KR950001428B1 - 반도체 기억장치 - Google Patents

Abstract

내용없음.

Description

반도체 기억장치

제1도는 이 발명의 하나의 실시예인 더미사이클 발생회로의 구성을 기능적으로 표시한 블럭도.

제2도는 제1도에 표시한 더미사이클 발생회로의 동작을 표시한 신호파형도.

제3도는 이 발명에 있어서 더미사이클 실행에 있어서 외부 제어신호의 상태를 표시한 파형도.

제4도는 제1도에 표시한 발진회로의 구체적 구성의 한예를 나타낸 그림.

제5도는 제1도에 표시한 발진제어회로의 구체적 구성의 한예를 표시한 그림.

제6도는 제1도에 표시한 전원투입 검출회로의 구체적 구성의 한예를 나타낸 그림.

제7도는 제6도에 표시한 전원투입 검출회로의 동작을 나타낸 신호파형도.

제8도는 이 발명의 다른것의 실시예인 더미사이클 발생회로의 구성을 기능적인 면에서 나타낸 블럭도.

제9도는 이 발명의 또다시 다른 것의 실시예인 더미사이클 발생회로의 구성적으로 나타낸 블럭도.

제10도는 종래의 DRAM의 전체의 구성을 개략적으로 나타낸 블럭도.

제11도는 제10도에 나타낸 DRAM의 더미사이클 실행시의 외부제어신호의 상태를 나타낸 신호파형도.

제12도는 종래의 VRAM의 전체의 구성을 나타내는 블럭도.

제13도는 제12도에 표시한 VRAM의 데이타 전송에 관련한 부분의 구성을 나타낸 그림.

제14도는 제12도에 나타낸 VRAM의 동작모드를 설정하기 위한 각 제어신호의 타이밍을 나타내는 신호파형도.

* 도면의 주요부분에 대한 부호의 설명

100 : DRAM 200 : VRAM

300 : 클럭발생기 350 : 더미사이클 발생회로

351 : 전원투입 검출회로 352, 602, 702 : 발진회로

353, 603, 703 : 발진제어회로 601 : 특수기능 검출회로

701 : OR회로

[산업상의 이용분야]

이 발명은 반도체 기억장치에 관해서, 특히, 전원투입후 또는 동작모드 변경후에 있어서 최초에 이루워지는 내부회로를 초기화(리세트)하기 위한 더미사이클을 실행하기 위한 회로구성에 관한 것이다.

[종래의 기술]

제10도는, 종래의 다이내믹크, 램덤, 액세스, 메모리, (이하, DRAM라 칭함)의 전체의 구성을 표시한 블럭도이다. 제10도에 있어서, DRAM(100)은, 행 및 열로 이루워진 매트릭스(matrix)상으로 배열된 복수의 다이내믹크형 메모리셀 MC로된 메모리셀 어레이 1과, 어드레스버퍼(10)에서의 내부 행어드레스 3a에 따라 메모리셀 어레이 1의 1행의 메모리셀을 선택하는 로우디코더(8)와, 어드레스버퍼(10)에서의 내부열어드레스(3b)에 따라 메모리셀 어레이(1)의 열을 선택하는 컬럼디코더(9)를 포함한다.

DRAM(100)이, 데이터의 입출력을 1비트 단위로 행할 경우, 컬럼디코더(9)는 메모리셀 어레이(1)의 1열을 선택한다. DRAM(100)은 데이타의 입출력을 예를 들면 4비트와 같은 복수비트 단위로 행할 경우, 컬럼디코더(9)는 메모리셀 어레이의 복수열을 선택한다.

어드레스버퍼(10)는 어드레스 입력단자(2)에서 주어지는 외부어드레스 A0~An를 받아 내부어드레스(3)를 발생한다. DRAM(100)은 다시 클럭입력단자(7)에게 주어지는 제어신호 *RAS, *CAS 및 *WE에 응답하여 각종 내부제어신호를 발생하는 클럭발생기(11)과, 데이타 입력단자(4)에게 주어지는 외부써넣기 데이타 Din을 받아 내부써넣기 데이타(6a)를 발생하는 입력버퍼(12)와, 내부데이타버스 6상의 신호(6b)를 받아 외부읽어내기 데이타 Dout를 생성하여 데이타 출력단자(5)에게 주어지는 출력버퍼(13)를 포함한다.

제어신호 *RAS는 DRAM(100)의 메모리 사이클을 지정하는 동시에, 어드레스버퍼(10)의 행어드레스를 받아들이는 타이밍을 주는 로우어드레스 스트로브 신호이다.

제어신호 *CAS는 어드레스버퍼(10)에 있어서 열어드레스를 받아들이는 타이밍을 주는 컬럼어드레스 스트로브 신호이다.

제어신호 *WE는, DRAM(100)의 데이타 써넣기/읽어내기를 지정하는 신호이다. 각 제어신호 *RAS, *CAS 및 *WE의 앞에 부쳐져있는 「*」는 각 제어신호가 부논리의 신호임을 표시하고 있다.

다음에 간단하게 동작에 대해서 설명한다.

클럭입력단자(7)에게 주어지는 제어신호 *RAS가 활성상태의 ＂L＂에게 내려가면, DRAM(100)은 메모리 사이클에 들어간다. 이때, 메모리 어레이(1)에 있어서는 각열은 소정의 프리챠지 전위에 있고 이 프리챠지 전위로 프로딩 상태로 된다.

어드레스버퍼(10)은, 이의 제어신호 *RAS의 강하에 응답하여 어드레스 입력단자(2)에게 주어진 외부어드레스 A0~An 어드레스로 받아들여 내부 행어드레스(3a)를 발생하여 로우디코더(8)에게 주어진다.

로우디코더(8)와 같은 모양으로 제어신호 *RAS에 응답하여 동작하고 그의 내부 행어드레스(3a)를 디코드하여 메모리셀 어레이(1)의 1행을 선택상태로 설정한다.

로우디코더(8)에서의 행선택신호로부터 선택행위 전위가 ＂H＂로 상승하면 이의 1행의 메모리셀 MC의 데이타가 대응의 열상에게 전달된다.

각 열상에 전달된 메모리셀 데이터는 도시하지 않은 각열 대응에 설치된 센스앰프에 의해서 증폭된다. 이 센스앰프의 활성화는 외부로부터의 제어신호 *RAS가 강하해서 소정시간 경과한후에 행하여진다.

다음에 클럭입력단자(7)에게 주어지는 제어신호 *CAS가 ＂L＂의 활성상태로 옮겨진다.

어드레스버퍼(10)은, 이의 제어신호 *CAS의 강하에 응답하여 클럭발생기(11)로부터 발생되는 내부클럭신호에 응답하여, 어드레스 입력단자(2)에게 주어지는 외부어드레스 A0~An를 열어드레스로 받아들여, 내부 열어드레스(3b)를 생성하여 컬럼디코더(9)에게 주어진다.

컬럼디코더(9)는 외부제어신호 *CAS의 내려감에 응답하여 클럭발생기(11)에서 발생되는 내부제어신호에 응답하여 활성화되어 이의 내부 열어드레스를 디코드하고, 메모리셀 어레이(1)내의 대응의 열을 선택하는 신호를 발생한다. 이것에 의해서, 선택된 열이 내부데이타버스(Data Bath)(6)에 접소된다.

데이타 써넣을시에 있어서 내부제어신호 *WE가 ＂L＂로 된다. 입력버퍼(12)는 이의 외부제어신호 *CAS와 내부제어신호 *WE가 같이 ＂L＂로 되었을 경우에 클럭발생기(11)에서 발생되는 내부제어신호에 응답하여 활성화되어, 데이타 입력단자(4)에게 주어지는 외부써넣기 데이타 Din에서 내부써넣기 데이타(6a)를 생성하여 내부 공통 데이타버스(6)로 전달한다.

이의 내부 공통 데이타버스(6)상에게 전달된 내부써넣기 데이터는 선택열을 통해서 이 선택행과 선택열과의 교점에 위치하는 메모리셀MC에 써넣는다.

데이타의 써넣기타임, 즉 입력버퍼(12)가 내부써넣기 데이타(6a)를 생성하는 타이밍은, 내부제어신호 *CAS 및 *WE의 늦은편의 하강의 타이밍으로 주어진다.

데이타 읽어낼시에 있어서, 외부제어신호 *WE는 ＂H＂에 있다. 이때에는, 클럭발생기(11)에서 외부제어신호 *CAS의 상승에 응답하여 발생되는 내부제어신호에 응답하여 출력버퍼(13)이 활성화되어, 내부데이터버스 6상의 내부신호(6b)로부터 외부 읽어내기 데이타 Dout을 생성하여 외부출력단자(5)에게 주어진다.

이상은 종래의 DRAM의 일반적인 동작이다.

상술한 바와 같이 DRAM(100)은, 외부제어신호 *RAS에 응답해서 구동되는 회로와, 외부제어신호 *CAS에 응답하여 구동되는 회로를 RAS계 회로라 칭하고, 외부제어신호 *CAS에 응답하여 구동되는 회로를 CAS계 회로라 칭한다.

DRAM에 있어서는, 메모리셀 어레이 1뿐만 아니라 주변회로도 다이내믹크한 동작을 하고 있다.

이의 다이내믹크 동작에 있어서는 각 신호선은 소정의 프리챠지 전위에 프리챠지된 후에는 프로딩 상태로 된다.

이와 같은 다이내믹한 동작을 행하는 회로(이하, 다이내믹크 회로라 칭함)을 초기 설정하기 위해서 「더미사이클」라고 부르는 동작이 이루워진다.

제11도는 전원투입 직후의 더미사이클의 동작을 표시하는 신호파형도이다.

제11도에 있어서 전원전압 VDD를 DRAM에 공급한후 외부에서의 제어신호 *RAS가 소정회수(통상 8회) 타클(toggle)된다.

이때의 외부제어신호 *CAS는 불활성 상태의 ＂H＂로 유지된다. 이의 외부제어신호 *RAS를 타글하면 제어신호 *RAS의 각 활성상태에 응하여 RAS계 회로가 구동된다.

예를 들면 메모리 어레이(1)에 있어서는 워드선(임의의 어드레스)의 선택이 이루어져, 메모리셀 데이터의 열(비트선)상에게 읽어내기가 행하여진다.

이어서, 센스앰프에 의한 각열상의 데이타 검지증폭이 행해진다.

계속해서 이의 센스앰프에 의한 검지증폭된 메모리셀 데이타의 레스토아 동작이 행하여진후, 워드선이 비선택으로 되고 센스앰프도 불활성 상태로 된다.

다음에는, 제어신호 *RAS를 불활성 상태에 응답하여 각열의 소정의 프리챠지 전위에 전위프리챠지 된다.

이의 동작을 소정회수 반복함으로서 메모리셀 어레이(1)에 있어서 각 비트선을 확실히 소정의 전위에 프리챠지 된다.

통상 DRAM의 각열은 한쌍의 비트선으로 구성되어 있고, 각 비트선의 전위도 이퀄라이즈(Equalige)된다.

또 같은 모양으로, RAS계 회로의 신호선도 소정전위 프리챠지된 상태로 된다.

이와 같은 더미사이클을 전원전압 투입후에 행함으로서, DRAM의 초기설정을 확실히 행할 수가 있어, 그후 계속해서 행하여지는 데이타 써넣기를 확실히 행할 수가 있다.

제10도에 나타낸 DRAM은 데이타의 써넣기와 데이타의 읽어내기와를 동시에 처리할 수는 없다.

이와 같은 DRAM을 화상처리 시스템에 있어서 프레임 버퍼로서 사용할 경우, DRAM에서 화상표시장치에의 데이타의 전송중에는 CPU(중앙연산처리장치)는 DRAM에 액세스할 수가 없다.

CPU의 DRAM에 액세스는 예를 들어 수평귀선기간중 등과 같은 짧은 기간에 제한된다.

이것은 화상처리시스템의 처리속도를 저하시킨다. 그래서 화상처리시스템에 있어서는 화상표시장치에의 데이타전송과 CPU로부터 액세스를 동시에 처리할 수 있는 듀얼포트랜덤, 액세스, 메모리(또는 비디오, 랜덤, 액세스, 메모리 이하 VRAM라 칭함)라고 불리는 기억장치가 프레임 버퍼로서 사용할때가 많다.

제12도는 종래의 VRAM의 전체의 구성을 표시하는 블럭도이다. 제12도에 있어서 VRAM(20)은 DRAM 메모리셀 어레이(1), 로우디코더(8), 컬럼디코더(9), 어드레스버퍼(10) 및 RAM입출력회로(55)로 되어 있는 RAM포트를 포함한다.

이 RAM포트의 구성은 제10도에 나타낸 DRAM과 같으며, 대응하는 부분에는 동일의 참조번호를 붙였다.

RAM입출력회로(55)는, 제10도에 표시한 입력버퍼(12)와 출력버퍼(13)를 포함한다.

이의 RAM입출력회로(55)는 RAM데이터 입출력단자(50)를 통해서 장치외부와 복수비트단위로 데이타의 수수를 한다. 그것때문에 내부데이타버스(60)는 복수본이 만들어진다.

VRAM(20)은 다시 DRAM메모리셀 어레이(1)의 1행분의 데이터를 격납할 수 있는 시리얼 레지스터(14)와, 시리얼 레지스터(14)와 DRAM메모리셀 어레이(1)의 선택된 1행과의 사이의 데이터의 전송을 하기 위한 전송회로(15)와, 시리얼 레지스트(14)에 포함한 레지스터 회로를 순차 SAM 내부데이타버스(21)에게 접속하기 위한 시리얼 셀렉타(16)과, 시리얼 셀렉타(16)의 선택동작 타이밍 및 선택동작속도를 결정하는 내부클럭신호를 발생하는 SC버퍼(19)를 포함한다.

SC버퍼(19)는 클럭입력단자(17)에게 주어지는 외부클럭신호 SC에 응답하여 내부클럭신호를 발생한다.

시리얼 셀렉타(16)은, 이의 외부제어신호 *CAS의 하강에 응답하여 클럭발생기(110)에서 발생되는 내부클럭에 응답한 어드레스버퍼(10)로부터의 내부 열어드레스(3b)를 거들어들여, 시리얼 레지스터(14)의 선택개시 어드레스로서 출력한다. 시리얼 셀렉타(16)은 이의개시 어드레스로부터 순차 SC버퍼(19)에서의 내부 클럭신호에 응답하여 그의 어드레스를 인크리먼트 한다.

클럭발생기(110)은, 클럭입력단자(70)에게 주어지는 외부클럭신호, DSF, *RAS, *CAS, *DT/*OE, *WB/*WE에 응답하여 각종 내부클럭신호를 발생한다.

시리얼 레지스터(14), 시리얼 셀렉타(16), SC버퍼(19) 및 SAM 입출력회로(20)의 SAM데이타 입출력단자(18)를 통한 데이타의 써넣기/읽어내기에 관련한 회로는 SAM포트라 부른다.

제어신호 *ST/*OE는 데이타의 입력동작을 지정하는 동시에, RAM포트와 SAM포트와의 사이에서의 데이터 전송을 하느냐 아니냐를 표시한다.

제어신호 *WB/*WE는, RAM포트에 있어서의 데이타의 써넣기 동작을 지정하는 동시에 라이트바비트동작을 지정한다.

이의 라이트바비트 동작은 SAM포트와 RAM포트와의 사이에서의 데이타 전송에 있어서 비트(SAM 데이타 입출력단자(18)에 있어서 비트)단위로 마스크를 걸어 전송을 행하는 동작모드이다.

제어신호 DSF는 이의 VRAM가 특수동작 모드에 들어가느냐 아니냐를 결정하기 위한 제어신호이다. 이의 특수동작 모드에 대해서는 후에 설명한다.

SAM입출력회로(20)에는 또 제어신호 *SE가 주어져, 또 SAM입출력회로(20)에서는 제어신호 QSF가 출력된다.

제어신호 *SE는 시리얼포트(SA포트)를 인에이블 상태로 설정하기 위한 제어신호이다.

제어신호 *SE가 불활성 상태의 경우, SAM포트는 아무 동작을 하지 않고, SC버퍼(19)에서도 내부클럭신호는 발생하지 않는다. 제어신호 QSF는, 시리얼 레지스터(14)가 블럭구성의 경우 어떤 블럭의 시리얼 레지스터가 사용되고 있는가를 나타내기 위한 신호이다.

즉 시리얼 레지스터(14)를 블럭분할해두고, 이의 어느것인가의 블럭과 SAM입출력회로(20)와의 사이의 데이터 전송을 하고 있는 사이에 남아있는 블럭과 DRAM메모리셀 어레이(1)과의 사이에서 데이타 전송을 하여, 이 동작을 교호로 반복하면, SAM포트로부터는 연속하여 중단하지 않고 데이타의 써넣기/읽어내기를 할 수가 있다.

이때 외부장치에서는 어느블럭의 데이타가 읽어내고 있는가를 모니터할 필요가 있고 이 때문에 제어신호 QSF가 사용된다. 시리얼 레지스터(14)의 블럭구성으로서는 하나의 블럭이 DRAM메모리셀 어레이(1)의 1/2행의 경우와, 1블럭이 DRAM메모리셀 어레이(1)의 1행의 경우도 있다.

다음에 동작에 대해서 설명한다.

RAM포트에 있어서의 입출력은 제10도에 표시한 DRAM과 같고, 제어신호 *RAS, *CAS, *DT/*OE, *WB/*WE에 응답하여 행선택, 열선택 및 데이타의 입출력이 행하여진다.

SAM포트를 구동하는 경우, 제어신호 *SE가 활성상태로 된다.

제어신호 *CAS의 강하에 응답하여 클럭발생기(110)로부터 발생되는 내부클럭에 응답하여, 시리얼 셀렉타(16)는 어드레스버퍼(10)로부터 발생되는 내부 열어드레스(3b)를 래치한다. 이 래치한 내부 열어드레스는 시리얼 레지스터(14)에 있어서 최초에 선택되는 레지스터 위치를 표시개시 어드레스로서 사용된다.

SC버퍼(19)는 외부로부터의 클럭신호 SC에 응답하여 내부클럭을 발생하여 시리얼 셀렉타(16)에게 주어진다.

시리얼 셀렉타(16)는 이의 SC버퍼(19)로부터의 내부클럭신호에 응답하여 시리얼 레지스터(14)에 있어서 선택 레지스터의 위치를 순차적으로 하나씩 비켜놓는다.

시리얼 레지스터(14)는 이의 시리얼 셀렉타(16)에 의해서 선택상태로된 레지스터를 SAM내부데이터버스(21)에 접속한다.

SAM포트가 데이타 써넣기모드이냐 데이타 읽어내기모드이냐는 그전의 사이클에서 행하여진 데이타 전송이 리드(read) 전송사이클이냐, 라이트 전송사이클이냐에 따라 결정된다.

앞의 사이클에 있어서 DRAM메모리셀 어레이(1)로부터 시리얼 레지스터(14)에게 전송회로(15)를 통해서 데이타를 전송하는 리드전송 사이클이 실행될 경우, SAM포트는 데이타 읽어내기 모드로 된다.

시리얼 레지스터(14)로부터 DRAM메모리셀 어레이(1)에게 전송회로(15)를 통해서 데이타를 전송한 경우 SAM포트는 데이타 써넣기 모드가 된다.

이의 데이타 전송동작에 대해서 이하에 설명한다.

제13도는 제12도에 표시한 VRAM의 데이타 전송에 관련한 부분의 구성을 구체적으로 나타낸 그림이다.

제13도에 있어서 DRAM메모리셀 어레이(1)는, 행방향에 배설되는 워드선 WL과, 그의 워드선 WL과 교차하도록 배열되는 비트선 BL, *BL를 포함한다.

워드선 WL는 메모리셀 어레이의 행을 결정하여, 비트선대 BL, *BL는 DRAM메모리셀 어레이(1)의 1열을 결정한다.

1대의 비트선 BL, *BL와 한가닥의 워드선 WL와의 교점에 하나의 메모리셀 MC가 배치된다.

메모리셀 MC는 정보를 기억하기 위한 캐패시터 C와, 워드선 WL상의 신호에 응답하여 캐패시터 C를 대응의 비트선 BL(또는 *BL)에게 접속한다.

예를 들면 MOS트랜지스터로부터 구성되는 전송트랜지스터 TR를 포함한다.

전송회로(15)는 각 비트선대 BL, *BL에 대해서 각각 설치되어, 전송지시신호 XF에 응답하여 ON상태로 되는 전송게이트 TG를 포함한다.

시리얼 레지스터(14)는 전송게이트 TG에 대해서 각각 설치되는 데이타 레지스터 DR로부터 이루워진 데이타 레지스터 회로(14a)와 시리얼 셀렉타(16)에서의 선택신호에 응답하여 ON상태로 되어, 대응의 데이타 레지스터 DR를 SAM내부도, 상술의 리드전송 사이클과 같이, DRAM어레이(1)에 있어서의 행선택 및 메모리셀 데이터의 센스동작 완료후, 외부제어신호 *DT/*OE의 상승엣지로 내부전송 지시신호 XF가 발생된다.

이것으로 데이터 레지스터 DR에 격납되어 있는 데이타가 각각 대응의 열상에 전달되어 각 메모리셀 KMC에 써넣어진다.

이 라이트 전송사이클에 있어서 제어신호 *RAS의 강하 엣지로 제어신호 *SE를 ＂L＂라 하면 실제에 SAM포트에서 RAM포트에의 데이타 전송이 행하여진다.

제어신호 *SE를 ＂H＂에 설정하면, 내부데이타 전송지시신호 XF는 발생하지 않고, SAM포트로부터의 RAM포트에의 데이타 전송을 행하여지지 않는다.

이의 전송사이클은 유사라이트 전송사이클이라고 불러지며, 단지 SAM입출력회로(20)을 출력모드에서 입력모드에 절환하기 위해 행하는 동작모드다.

[발명이 해결하고자 하는 과제]

종래의 DRAM에 있어서는 전원투입후 외부로부터의 제어신호 *RAS만을 소정회수 타글(toggle)함으로서 RAS계 회로의 초기화를 실행하고 있다.

이경우 더미사이클은 외부로부터의 제어신호에 의해서 결정됨으로, 시스템의 타이밍 설계가 복잡하게 되는 문제가 생긴다.

또, 제어신호 *RAS만을 사용하여 더미사이클을 발생하고 있기 때문에 DRAM에 있어서 초기화되는 것은 RAS계의 회로에 한정되어, RAS계 회로이외의 회로는 초기화되지 않는다는 문제가 생긴다.

특히 DRAM가 다기능화하여, 그의 내부회로구성은 복잡하게 됨에 따라 전원투입후 초기화 되지않은 회로가 수 많이 존재함으로서, 종래로부터의 제어신호 *RAS만을 사용한 더미사이틀의 발생에서는 확실한 DRAM의 초기화를 행할 수 없다는 문제가 생긴다.

어드레스 변화검출 회로부터의 펄스신호를 클릭신호로서 동작하는 유사스타틱스 RAM과 같은 내부동기식 RAM에 있어서 전원투입에 응답하여 더미사이클을 발생하는 구성이 예를들면, 특개소 60-242587호 공보에 표시되어 있다.

그러나 이의 선행기술의 RAM에 있어서는, 더미사이클의 종료/금지는 외부로부터의 제어신호에 의해서 결정되어 있다.

이때문에, 통상의 핀단자의 신호레벨을 통상동작시와 다른 레벨에 설정함으로서 더미사이클의 정지가 행해지고 잇다. 또 이의 선행기술의 RAM에 있어서 더미사이클은 전원투입 검출에 응답하여 1사이클만 더미사이클이 실행되고 있으며, 전원투입후 소정회수 더미사이클을 반복하는 구성은 나타내지 않았다.

특개소 60-11392호 공보는, 전원투입후의 써넣기 사이클을 더미사이클로서 실행하고, 이의 더미사이클중에서는 출력버퍼를 출력하여 임피던스 상태에 설정하는 구성이 표시되어 있다. 이의 선행기술은 전원투입후 리드모드 상태가 생겼을시에만 출력 하이 임피던스 상태로 보전하는 구성만이 표시되있고, 더미사이클은 외부제어신호에 응답하여 발생되고 있다.

또 VRAM에 있어서, 상술한 것과 같은 데이타 전송동작을 가하여, 다양한 기능이 부가되어 있다.

이의 VRAM의 기능모드는 제14도에 표시한 것같이 제어신호 *RAS 및 제어신호 *CAS의 강하엣지로 제어신호 DSF, *DT/*OE, *WB/*WE 및*SE의 상태를 결정함으로서 지정된다.

이와같은 기능모드로서는, DRAM셀 어레이의 1행의 데이타를 단번에 고쳐쓰는 푸레시모드, DRAM셀 어레이(1)의 1행에 있어서 4비트만이 단번에 거쳐쓰는 블럭라이트 모드, 소망의 연산기능을 실행하는 레스터 연산모드, 시리얼 레지스터가 복수의 블럭으로된 스플릿버퍼방식 또는 듀얼버퍼방식의 경우의 블럭단위에서의 선택적인 데이타 전송을 행하는 동작모드등이 있다.

이와같은 각 기능 모드가 지정되었을 경우, 최초의 동작사이클에 있어서는 상술한 바와같이 각 회로를 초기설정하기 위한 더미사이클이 실행된다.

그럼에도 불구하고, 더미사이클은 종래의 외부제어신호 *RAS의 제어하에서만이 실행되고 있다.

이것으로는 RAS계 회로의 초기설정만이 행할 수가 없다. 따라서 다기능의 VRAM의 각동작 모드에 대해서 소요의 내부회로를 전부 확실히 초기설정하는 것이 곤란한 문제가 생긴다.

특히, 기능모드가 *CAS의 강하엣지로 제어신호 DSF가 ＂H＂인 경우에 결정되는 것 같은 동작모드의 경우, 명백하게 제어신호 *RAS만이 사용한 더미사이클에서는 이와같은 동작모드의 초기화를 행하는 것은 곤란한 것이다.

왜냐하면 이와같은 동작모드로 구동되는 내부회로는 CAS계 회로를 포함되어 있기 때문이다.

또, 종래의 더미사이클의 발생은, 제어신호 *RAS를 사용하여 행하고 있기 때문에, 시리얼 레지스터의 각 데이타 레지스터를 리세트 할 수 없다는 문제가 생긴다.

그런고로, 이 발명의 목적은 복잡한 타이밍 설계를 할일이 없이 더미사이클을 용이하게 실행할 수 있는 반도체 기억장치를 제공하는 것이다.

이 발명의 다른 목적은, 소망의 회로를 용이하게 초기설정할 수 있는 더미사이클을 비치한 반도체 기억장치를 제공하는 것이다.

이 발명에 관계된 반도체 기억장치는 외부에서 주어지는 정해진 적어도 1개의 신호에 응답하여 더미사이클 지정신호를 지정신호를 발생하기 의한 수단과, 이의 더미사이클 지정신호에 응답하여 예정된 회수소망의 내부회로를 구동하기 위한 제어신호를 발생하는 수단과를 비치한다.

[작용]

이 발명에 걸려있는 반도체 기억장치에 있어서는, 더미사이클 지정신호에 응답하여, 내부에서 자동적으로 더미사이클을 실행하기 위한 제어신호가 발생되고 있고, 이 더미사이클이 소정회수 실행된후 자동적으로 종료한다.

이것에 의해서 복잡한 타이밍 설계를 할일이 없이, 용이하게 RAS계 회로뿐만 아니라 소망의 내부회로를 전부 초기설정할 수가 있다.

제1도는 이 발명의 하나의 실시예인 반도체 기억장치에 있어서 더미 사이클 발생회로의 구성을 기능적으로 나타낸 블럭도이다.

제1도에 나타낸 더미사이클 발생회로(350)은, 외부로부터의 제어신호에 따라서 각종 내부클럭신호를 발생하는 클럭발생기(300)에 포함한다.

이 클럭발생기(300)은, 반도체 기억장치가 제10도에 표시한 것 같은 DRAM의 경우 제10도에 표시한 클럭발생기(11)에 대응한다.

반도체 기억장치가 제12도에 표시한것 같은 VRAM의 경우, 클럭발생기(300)은, 제12도에 나타낸 클럭발생기(110)및 SC버퍼(19)에 대응한다.

제1도에 있어서는, 반도체 기억장치가 제12도에 표시하는 VRAM의 경우를 표시하고 있다.

또, 제1도에 표시한 더미사이클 발생회로(350)은 전원투입시에 더미사이클을 내부에서 자동적으로 발생하는 경우를 하나의 예로서 표시하고 있다.

제1도에 있어서, 더미사이클 발생회로(350)은, 전원단자(301)에 주어지는 전원전압 Vcc의 투입을 검출하여 소정의 펄스폭을 갖인 전원투입 검출신호 POR를 발생하는 전원투입 검출회로(351)와, 전원투입 검출신호 POR에 응답하여 더미사이클 기간을 결정하는 발진제어신호Φ를 발생하는 발진제어회로(353)과, 발진제어신호Φ에 응답하여 더미사이클 신호Φ를 발생하는 발진회로(352)와를 포함한다.

더미사이클 신호Φ는, RAS계 회로등의 소망의 내부회로에게 주어진다.

제1도에 있어서는, 소망의 내부회로로서 RAS계 회로만이 예시되어 있다.

더미사이클 신호 Φ는, 서로 겹치지않는 두상의 클럭신호 Φ0 및 Φ1를 포함한다.

발진회로(352)에서의 두상의 클럭신호 Φ0및Φ1은 발진제어회로(351)에게 주어진다.

두상의 클럭신호Φ0및Φ1은 발진제어신호 Φ의 활성상태 지속기간을 결정한다.

즉 두상의 클럭신호Φ0및Φ1은 발진제어신호 Φ0의 활성화에 응답하여 소정회수 발행된후, 발진제어신호 Φ는 불활성 상태로 된다.

클럭발생기(300)은, 다시, 외부핀단자(302)에게 주어지는 외부제어신호 ext. RAS를 받아서 내부제어신호 RAS 및 RAS를 발생하는 RAS 어퍼(355)와, 외부핀단자(303)에 주어지는 외부 클럭신호 ext.sc를 받아서 내부클럭신호 SC를 발생하는 SC버퍼(360)을 포함한다.

SC버퍼(360)은 제12도에 표시한 SC버퍼(19)에 대응한다.

RAS버퍼(355)로부터의 내부제어신호 RAS 및 *RAS는 행선택 동작에 관련하는 RAS계 회로에게 주어진다.

SC버퍼(360)으로부터의 내부클럭신호 SC는 제12도에 표시한 시리얼 셀렉타(16)에게 주어진다.

RAS버퍼(355) 및 SC버퍼(360)은 발진제어신호 Φ가 활성상태일때 출력디스에이블 상태로 된다.

즉, 발진제어신호 Φ가 발생되고 있는 더미사이클 기간중, 외부핀단자(302) 및 (303)은 불활성 상태로 되어, 더미사이클 기간중에 외부제어신호 ext.*RAS및/또는 ext.SC가 변화하여도 그의 변화는 무시된다.

제2도는, 제1도에 표시하는 더미사이클 발생회로(350)의 동작을 표시하는 신호파형도이다.

이하, 제1도 및 제2도를 참조하여 더미사이클 발생회로(350)의 동작에 대해서 설명한다.

시각 t1에 있어서 전원단자(301)에게 전원전압 Vcc가 인가되어, 전원단자(301)의 전원＂L＂로부터＂H＂로 상승한다.

이의 전원단자(301)에게 주어지는 전원전압 Vcc는 제1도에는 표시되지 않았지만 각 회로에게 동작전원 전압으로서 공급된다.

이경우, 전원단자(301)에게 주어진 전원전압 Vcc가 내부강압회로로 소정전압치로 강압된후에 각 회로에게 주어지는 구성되어도 좋다.

전원투입 검출회로(351)은, 이 전원단자(301)의 전위의 상승에 응답하여 시각 t2에 소정의 펄스폭을 갖인 전원투입 검출신호 POR를 발생한다.

이 전원투입 검출신호 POR는 더미사이클 지정신호로서 발진제어회로(353)에게 주어진다.

발진회로(353)은 전원투입 검출회로 POR에 응답하여, 시각 t3에 있어서 발진제어신호 Φ를 활성상태의 ＂H＂로 상승한다.

발진회로(352)는 발진제어회로(353)로부터의 발진제어신호 Φ에 응답하여 활성화되어, RAS계 회로등의 소망의 내부회로를 구동하기 위한 제어신호가 되는 더미사이클 신호 Φ를 시각 t4에서 발생한다.

더미사이클 신호 Φ는 2상의 서로 겹치지 않는 클럭신호 Φ0 및 Φ1을 포함하고 있다. 이의 2상의 클럭신호 Φ0 및 Φ1은 발진제어회로(353)에게 주어진다.

발진회로(352)는 발진제어신호 Φ가 ＂H＂의 활성상태에 있는 간발진동작을 하고, 2상의 클럭신호 Φ 및 Φ1을 교대로 발생한다.

시각 t5에 있어서 클럭신호 Φ0 및 Φ1이 소정회수 발진제어회로(353)에게 주어지면, 발진제어회로(353)은 시가 t6에 있어서 그의 발진제어신호 Φ를 불활성 상태의 ＂L＂에 설정한다. 발진회로(352)는 이의 불활성 상태의 발진제어신호 Φ에 응답하여 발진동작을 정지한다.

RAS계 회로등의 소망의 내부회로는 더미사이클 신호 Φ가 발생할때마다 소정의 동작을 실행한다.

더미사이클 지속기간은 발진제어신호 Φ에 의해서 결정된다.

따라서, RAS계 회로등의 소망의 내부회로의 초기설정이 반도체 기억장치에 내장된 더미사이클 발생회로 (350)로 부터의 더미사이클 신호 Φ의 제어하에 소정회수 자동적으로 전원전압투입후 실행된다. 이의 더미사이클 지속기간중, RAS버퍼(353) 및 SC버퍼(360)은 발진제어신호 Φ에 응답하여 출력디스에이블 상태로 되고 있다.

따라서 이 더미사이클 기간중은 외부핀단자(302) 및 (303)은, 불활성 상태로 되어, 외부액세스가 금지된다.

발진제어신호 Φ가 ＂L＂의 불활성 상태로 되어, 더미사이클이 왈료되면 버퍼(355)및 (360)은 그의 출력상태는, 외부핀단자(302) 및 (303)에 주어지는 신호전위에 응한 것으로 된다. 이것에 의해서 외부핀단자(302) 및 (303)은 활성상태로 외부액세스가 가능케 된다.

더구나, 더미사이클을 실행하는 내부회로가 RAS계 회로의 경우, RAS버퍼(355)로 부터의 내부제어신호 RAS및 * RAS와 더미사이클 신호 Φ와의 논리화를 취한 신호를 각 RAS계 회로에게 주어지는 구성으로 하면 RAS계 회로에게는 추가의 회로를 설치할 일이 없이 더미사이클 신호가 전달된다.

또, 더미사이클 신호 Φ는, 외부제어신호 ext.*RAS와는 독립으로 발생하고 있기때문에, 소망의 내부회로에게 전달하는 것이 가능해진다. 따라서 예를들면, 제13도에 표시하는 시리얼 레지스터(14)의 구성에 있어서 각 데이타 레지스터 DR에 이 더미사이클 신호 Φ에 응답하여 데이타 레지스터의 래치전위를 소정의 전위로 설정한다. 예를들면 트랜지스터 스위치를 접속하여 놓으면, 더미사이클에 따라서 시리얼 레지스터(14)의 기억내용을 모든 초기화할 수 있다.

또 이의 시리얼 레지스터의 초기설정은, 데이타 레지스터 DR가 인버어터 래치로 구성되어 있기 때문에, 한편의 인버어터 입력을 전원전압 Vcc레벨의 ＂H＂에, 다른편의 인버어터의 입력을 예를들면 접지전위 Vss의 ＂L＂에 이 더미사이클 신호 Φ에 응답하여 접속하는 구성이면 어떠한 구성이라도 용이하게 실현할 수가 있다.

또, 더미사이클 신호 Φ는. 제어신호 *RAS 및 RAS와 독립으로 발생됨으로, CAS계 회로등 또는 RAS계 회로 및 CAS계 회로에 포함되지 안흔 주변회로라도 확실히 초기설정할 수가 있다.

제3도는 이 발명의 한 실시예인 반도체 기억장치에 있어서 더미사이클중의 외부제어신호의 상태를 표시한 신호파형도이다.

제3도에 있어서, 외부전원전압 Vcc가 투입되어, 전원단자(301)의 전위가 ＂H＂로 상승하면 소정기간 발진제어신호 Φ가 발생된다. 이의 더미사이클 기간중에는 외부제어신호 ext.*RAS 및 ext.*CAS는 공히 불활성 상태의 ＂H＂에 설정된다. 더미사이클 기간이 완료하면 외부제어신호 ext.*RAS가 변화하여 그의 변화가 RAS버퍼(350)으로 검출된다. 이 사이클로부터는 통상의 소망의 데이타의 써넣기/읽어내기를 행하는 노말사이클이 행해진다.

상술과 같이 외부로부터의 전원전압 Vcc를 반도체 기억장치에게 주어지면은 자동적으로 내부에서 더미사이클이 실행되기 위해서, 외부제어신호 ext.*RAS를 소정회수 타글할 필요가 없이, 시스템의 타이밍 설계가 용이하게 된다.

더구나 이 발진제어신호 Φ를 외부핀단자를 통하여 외부에서 모니터하는 구성으로 하면, 외부에 설치한 CPU등의 제어회로는 반도체 기억장치에 대한 더미사이클 기간을 용이하게 검출할 수가 있어, 타이밍 사양(전원투입후에 외부제어신호 ext.*RAS가 최초에 하강할때까지 필요로 하는 지연시간등)을 설치하는 일 없이 용이하게 노말사이클을 개시할 수가 있다.

제4도는 제1도에 표시한 발진회로(352)의 구체적 구성의 한 예를 나타내는 도이다.

제4도에 있어서, 발진회로(352)는 발진제어신호 Φ에 응답하여 발진동작을 하는 동시에 더미사이클 신호 Φ를 발생하는 ＂링＂발진기(401)과, ＂링＂발진기(401)에서의 더미사이클 신호 Φ에게 응답하여 제1및 제2의 클럭신호 Φ0 및 Φ1을 각각 발생하는 클럭발생기(403) 및 (404)와 클럭발생기(403) 및(404)의 클럭발생 타이밍을 설정하는 래치회로(402)와 더미사이클 신호 Φ에 응답하여 래치신호(402)의 래치데이타를 절환하는 래치데이타 절환회로(410)을 포함한다.

링발진기(401)은, 4단의 계속 접속된 인버어터회로 IV41, IV42, IV43, IV44와, 인버어터회로 IV44의 출력신호와 발진제어신호 Φ와를 받는 게이트회로 G40을 포함한다.

게이트회로 G40은, 발진제어신호 Φ를 그의 위입력을 받아 인버어터회로 IV44의 출력신호를 그의 진입력을 받는다. 게이트회로 G40은, 발진제어신호 Φ가 ＂H＂에 있고, 더구나 인버어터회로 IV44의 출력신호가 ＂L＂에 있을때만이 ＂H＂의 신호를 발생한다.

따라서, 게이트회로 G40은, 발진제어신호 Φ가 ＂H＂인때는, 인버어터회로로서 기능한다. 게이트회로 G40의 출력신호 즉 더미사이클 신호 Φ는 소요의 내부회로에게 주어지는 동시에, 초단의 인버어터회로 IV41의 입력에게 피드백된다.

래치회로(402)는 2개의 인버어터회로 IV1및 IV2를 포함한다.

인버어터회로 IV1은 그의 입력이 노드 N10에 접속되어 그의 출력이 노드 N20에 접속된다. 인버어터회로 IV2는 그의 입력이 노드 N20에 접속되어 더우기 그 출력이 노드 N10에 접속된다.

즉 래치회로(401)는 인버어터 래치회로의 구성을 비치한다. 클럭신호 Φ0를 발생하기 위한 클럭발생기(403)은 더미사이클 신호 Φ의 래치회로(402)의 노드 N10이 전위신호와를 받는 2입력 게이트회로 G10과, 게이트회로 G10의 출력신호를 받는 인버어터회로 IV10과를 포함한다. 게이트회로 G10은 그의 양입력이 같이 ＂H＂인때만이 ＂L＂의 신호를 출력한다.

클럭신호 Φ1를 발생하기 위한 클럭발생기(404)는 더미사이클 신호 Φ와 래치회로(402) 노드 N20의 전위와를 받는 게이트회로 G20과 게이트회로 G20의 출력신호를 받는 인버어터회로 IV20를 포함한다.

제1의 RAS설정회로(405)는, 더미사이클 신호 Φ에 응답하여 캐패시터 C10의 일방전극을 노드 N10에게 접속하면 예를들면 n찬넬 MOS트랜지스터(절연게이트형 전계효과 트랜지스터)로 된 스위칭소자 T10과 캐패시터 C10의 일방전극의 전위에 응답하여 온상태로 된다.

예컨데 n찬넬 MOS트랜지스터로부터 스위칭 트랜지스터 T12와, 인버어터회로(407)의 출력신호에 응답하여 온상태로 되고, 스우칭소자 T12의 일방도통단자와 노드(Node)N10과를 접속한다.

예컨데 n찬넬 MOS트랜지스터로 이루어진 스위칭소자 T11를 포함한다.

캐패시터 C10의 다른쪽 전극은 예를들면 접지전위인 소정의 전위 Vss에 접속된다. 스위칭소자 T12의 다른쪽 도통단자도 같은 전위 Vss에 접속된다.

제2의 데이타 설정회로(406)도 같이 캐패시터 C20과 더미사이클 신호 Φ에 응답하여 캐패시터 C20의 일방전극을 노드 N20에 접속한다.

예를들면 n찬넬 MOS트랜지스터로 이루어진 스위칭소자 T21과, 캐패시터 C20의 일반전극의 전위에 응답하여 온상태로 된다.

예를들면 n찬넬 MOS트랜지스터로 이루어진 스위칭소자 T22와, 인버어터회로(407)의 출력신호에 응답하여 노드N20을 스위칭소자 T22의 일방도통단자에 접속한다.

예를들면 n찬넬 MOS트랜지스터로 이루어진 스위칭소자 T20을 포함한다.

캐패시터C20의 타방전극 및 스위칭소자 T22의 타방도통단자와 같이 전위 Vss에 접속된다.

인버어터회로(407)은 더미사이클 신호 Φ를 반전한다.

다음에 동작에 대해서 설명한다.

전원투입 직후에 있어서, 래치회로(402)는 그때의 상태에 따라 노드 N10과 노드 N20의 전위가 있는 서로 상보한 신호 전위로 확정한다. 지금 노드 N10은 ＂H＂, 노드 N20이 ＂L＂RHK기설정되었을 경우를 생각한다. 전원투입 직후는, 발진제어신호 Φ는 아직 ＂L＂이다. 따라서 게이트회로 G40의 출력신호 즉 더미사이클 신호 Φ는 ＂L＂에 있다.

따라서, 게이트회로 G10및 G20의 출력은 ＂H＂로 되고, 클럭신호 Φ0및 Φ1과 함께 ＂L＂에 있다.

제1도에 표시하는 전원투입 검출회로(351)로 부터 더미사이클 지정신호로서 전원투입 검출신호 POR가 발생되어지면 후에 상세히 설명하지만 발진제어회로(353)(제1도 참조)로 부터 발진제어신호 Φ가 발생된다.(제2도의 도작파형 참조).

발진제어신호 Φ가 ＂H＂로 올라가면 게이트회로 G40은 인버어터회로로서 동작한다. 이의 발진제어신호 Φ가 ＂H＂로 올라가기전 더미사이클 신호 Φ는 ＂L＂이다. 전원전압 투입후 인버어터회로 IV44의 출력신호 ＂L＂에 안정한다.

따라서, 이의 발진제어신호 Φ의 ＂H＂의 올라감에 응답하여 게이트회로 G40의 출력신호인 더미사이클 신호 Φ가 ＂H＂로 올라간다. 더미사이클 신호 Φ가 ＂H＂로 상승하면, 래치회로(402)의 노드 N10의 신호전위를 그의 입력으로 받는 게이트회로 G10의 출력신호가 ＂L＂로 되며, 인버어터회로 IV10으로부터의 클럭신호 Φ0가 ＂H＂로 올라간다. 이때 노드 N20의 신호전위가 ＂L＂때문에 클럭신호 Φ1은 ＂L＂그대로이다.

래치데이타 절환회로(410)에 있어서는 더미사이클 신호 Φ의 ＂H＂의 상승에 응답하여 스위칭소자 T10 및 T21이 온상태로 된다. 이것에 의해서, 래치데이타 설정회로(405)에 포함된 캐패시터 C10의 일방전극은 ＂H＂에 충전된다. 캐패시터 C20의 일방전극 ＂L＂에 충전된다. 이것에 따라 스위칭소자 T12가 온상태, 스위칭소자 T22가 오픈상태로 설정된다.

더미사이클 신호 Φ의 ＂H＂로 올라간후에 인버어터 IV41~IV44및 게이트회로 G40에 의해서 지연시간이 경과한후, 이의 더미사이클 신호 Φ는 ＂L＂로 내려간다. 이것에 의해서 클럭신호 Φ0도 ＂L＂로 내려간다.

더미사이클 신호 Φ의 ＂L＂의 내려감에 응답하여 인버어터회로(407)의 출력신호가 ＂H＂로 올라가고, 스위칭소자 T11및 T20이 온상태로 된다. 스위칭소자 T12가 온상태, 스위칭소자 T22는 오프상태와 각각의 캐패시터 C10및 C20의 충전전위에 따라 설정되어 있다. 이 데이타 설정회로(405)및 (406)의 전원구동능력은 래치회로(402)의 래치능력보다도 크게 하고 있다.

따라서 노드 N10의 데이타 ＂H＂의 신호전위가 고속으로 ＂L＂로 강하된다. 이것에 의해 노드 N10의 전위가 ＂L＂로 되어, 노드 N20의 신호전위는 ＂H＂로 된다. 뒤이어 더미사이클 신호 Φ가 ＂H＂로 다시 올라가면, 지금, 노드 N10의 전위가 ＂L＂, 노드 N20의 신호전위가 ＂H＂때문에, 클럭신호Φ0가 ＂L＂, 클럭신호Φ1이 ＂H＂로 된다. 즉, 더미사이클 신호 Φ가 발생될(활성상태로 됨)때마다 클럭신호Φ0및 Φ1이 교호로 발생된다. 이 동작은, 발진제어신호 Φ가 ＂H＂의 사이 반복된다. 즉 더미사이클 신호 Φ가 발생할때마다, 래치데이타 전환회로(410)의 제어하에 래치회로(402)의 래치데이타가 각각 교호로 절환되는 것으로 되어, 응하여 클럭신호Φ0및 Φ1이 교호로 발생된다. 이 클럭신호Φ0및 Φ1이 소정회수 발생되면은 발진회로(353)은 그의 발진제어신호 Φ를 ＂L＂에 내린다. 이것에 응답하여 게이트회로 G40의 출력신호 즉 더미사이클 신호 Φ는 ＂L＂로 되면, 클럭신호Φ0및 Φ1도 같이 ＂L＂로 된다.

상술의 동작을 행함으로서 내부회로를 초기설정하기 위한 더미사이클 신호를 소정회수만 자동적으로 발생할 수가 있다. 더구나 제4도에 표시하는 회로구성은 단지 하나예이며, 이 회로구성은, 발진제어신호 Φ가 발생상태로 되어 있는 기간 더미사이클 신호 Φ가 발생함과 동시에 , 이 더미사이클 신호Φ에 응하여 클럭Φ0및Φ1이 교호로 발생되는 구성이면 어떠한 회로구성도 좋다.

제5도는 제1도에 표시하는 발진제어회로(353)의 구체적 구성의 한 예를 표시하는 도이다. 이 제5도에 나타낸 발진제어회로(353)은, 제4도에 표시한 발진회로(352)와 조합하여 사용이된다.

제5도에 있어서 발진제어회로(353)은 발진제어신호 Φ의 활성상태 지속기간을 결정하는 회로블럭(385)와, 회로블럭(385)의 출력신호와 전원투입 검출신호POR에 응답하여 발진제어신호 Φ를 출력하는 출력회로(390)을 포함한다. 회로블럭(385)는 전원투입 검출신호 POR에 응답하여 기동되여, 클럭신호Φ0및 Φ1(즉 더미사이클 신호Φ)가 소정회수 주어질때, 출력회로(390)로 부터의 발진제어신호 Φ를 불활성 상태로 설정한다.

회로블럭(385)는 n단의 직렬로 접속된 신호전달 스테이지 395-1~395-n을 포함한다.

신호전달 스테이지 395-i(i=1~n)는, 전단의 신호전달 스테이지로부터의 출력신호를 받는 다이오드 접속된 n찬넬 MOS트랜지스터 Di와, 트랜지스터 Di의 출력에 응답하여 온상태로 되고, 클럭신호 Φ(Φ0또는 Φ1)을 출력노드 NDib에 전달하는 n찬넬 MOS트랜지스터 CTi와, 트랜지스터 CTi와의 게이트와 일방도통 단자와의 사이에 접속되는 부트스트랩(Boot strag)용량 CVi와, 노두 NDia및 NDib를 각각 리세트하기 위한 예를들면 n찬넬 MOS트랜지스터로 되어 있는 스위칭 트랜지스터 RTia 및 RTib를 포함한다. 신호전달 스테이지 395-i는 또다시, 스위칭 트랜지스터 RTia 및 RTib의 온, 오프를 제어하기 위하기 위한 게이트회로GCia및 GCib을 포함한다.

게이트회로 GCja(j=2~n)는, 출력노드 NDjb를 그의 진입력을 받아, 발진제어신호 Φ를 그의 위입력을 받아 더우기 전원투입 검출신호 POR를 인버어터회로 IV60을 통하여 그의 위입력을 받는다.

게이트회로 GCja는, 그의 관련의 출력노드 NDjb의 전위가 ＂H＂, 발진제어신호 Φ가 ＂L＂, 및 전원투입 검출신호 POR가 ＂H＂의 어느 것인가의 상태가 만족될때 ＂H＂의 신호를 출력한다. 초단의 신호전달 스테이지 395~1에 포함되는 게이트회로 GC1a는, 그의 출력노드 ND1b의 출력을 그의 진압력을 받아 더군다나 발진제어신호 Φ를 그의 위입력으로 받는다.

게이트회로 GC1a는, 출력노드 ND1b의 전위가 ＂H＂또는 발진제어신호 Φ가 ＂L＂로 될때에 ＂H＂의 신호를 출력한다.

게이트 회로 GCib(i=1~n)는, 클럭신호 Φ(Φ0 또는 Φ1)을 그의 위입력을 받아, 발진제어신호 Φ를 그의 위입력으로 받아 더욱이 전원투입 검출신호 POR를 인버어터회로 IV60을 통해서 그의 위입력에 받는다. 게이트회로 GCib는 그의 3입력중 어느 것인가가 ＂L＂로 될때 ＂H＂의 신호를 출력한다.

출력회로(390)은, P찬넬 MOS트랜지스터 PT1 및 n찬넬 MOS트랜지스터 NT1이 상보접속된 CMOS 인버어터와 P찬넬 MOS 트랜지스터 PT2와 n찬넬 MOS 트랜지스터 NT2가 상보접속된 CMOS 인버어터와를 포함한다.

트랜지스터 PT1및 NT2의 게이트는 출력노드 NAb에 접속된다. 트랜지스터 PT2및 NT2의 게이트는 입력노드 NAa에 접속된다. 트랜지스터 NT1과 병렬로 그의 게이트회로에 전원투입 검출신호 POR을 받는 n찬넬 MOS트랜지스터 NT3가 다시금 설치된다. 다음에 동작에 대해서 설명한다.

전원전압이 반도체 기억장치에게 투입되면은, 전원투입 검출회로로부터의 전원투입 검출신호 POR가 ＂H＂ 상승한다. 다이오드 접속된 트랜지스터 D1은 전원투입 검출신호 POR의 레벨이 그의 한계치 전압을 초과하면 온상태로 되며 노드 ND1a를 충전하기 시작한다. 이 노드 ND1a의 충전에 응해서 트랜지스터 CT1이 온상태로 된다.

전원투입 검출신호 POR가 ＂L＂로 강하하면, 스위칭 트랜지스터 RT1b는 오프(off)상태로 된다. 이 상태로 클럭신호 Φ0가 주어지면은, 노드 ND1b가, 트랜지스터 CT1을 통해서 충전된다. 노드 ND1b의 충전전위는 부트스트랩용량 CA1을 통해서 노드 ND1a에게 피드백되어, 트랜지스터 CT1의 게이트 전위를 다시금 상승시킨다. 이것에 의해서 트랜지스터 CT1은 고속으로 완전한 온(ON)상태로 되며, 클럭신호 Φ0를 신호손실을 일으키지 않고 노드 ND1b에게 전달한다. 이의 노드 ND1b상의 신호전위는 다이오드 접속되어 트랜지스터 D2을 통해서 노드 2a에게 전달된다. 이때 또 클럭신호 Φ1은 발생되어 있지 않기때문에 부트스트랩용량 CA2의 일방전극이 충전될뿐이다. 클럭신호 Φ0가 ＂L＂로 내려가면, 게이트회로 GC1b의 출력신호가 ＂H＂로 되어 스위칭 트랜지스터 RT1b가 온(on)상태로 되어, 노드 ND1b의 전위가 ＂L＂로 된다. 따라서, 다이오드 접속된 트랜지스터 D2가 오프(off)상태로 된다.

그러나 노드 ND2a는 이미 ＂H＂로 CND전되어 있어, 이의 충전전위를 보전된다. 또, 게이트회로 GC1a는 이의 노드 ND1b가 ＂H＂로 중전되면은, ＂H＂의 신호를 출력하여, 스위칭 트랜지스터 RT1a를 온(ON)상태로 한다. 이것에 의해서 ND1a의 전위가 ＂L＂로 된다. 클럭신호 Φ1을 이어서 주어지면은 게이트회로 GC26의 출력신호는 ＂L＂로 되며, 스위칭 트랜지스터 RT26가 오프(off) 상태로 된다. 스위칭 트랜지스터 G2는 이미 온(ON) 상태로 되어 있으며, 이 클럭신호 Φ1을 노드 ND2b에게 전달한다. 노드 ND2b의 충전전위는 부트스트램용량 CA2를 통해서 트랜지스터 CT2의 게이트 피드백되어, 노드 ND2b의 전위를 고속으로 충전한다. 이의 노드 ND2b의 전위는 트랜지스터 D3을 통해서 노드 NDa에게 전달된다.

노드 ND2b의 전위가 ＂H＂예로 상승하면, 스위칭 트랜지스터 RT2a가 온(ON)상태로 되고,노드 ND2a의 전위가 ＂L＂로 된다. 클럭신호 Φ1이 ＂L＂로 하강하면 게이트회로 GC2b의 출력신호에 의해서 트랜지스터 RT2b가 온(ON)상태로 되어, 노드 ND2b의 전위를 ＂L＂에 설정한다. 이것에 따라, 노드 ND3a는 ＂H＂의 상태로 보전된다. 계속해서 클럭신호 Φ0가 주어지면은, 노드 ND3b의 전위가 ＂H＂로 상승한다. 이후 이동작을 반복함으로서, 노드 NDnb의 전위가 ＂H＂로 상승한다.

클럭신호 Φ1가 소정회수(제5도에 있어서는 n/2)발생되면은, 노드 NDab가 ＂H＂의 전위에 충전된다. 이의 노드 NDnb의 충전전위는 트랜지스터 D_n+1를 통해서 노드 NAa에게 전달된다.

노드 NAa가 ＂H＂에게 충전되면은 노드 NDb의 전위가 ＂L＂로 되여, 래치회로(390)의 래치상태가 판전하여, 발진제어신호Φ가 ＂L＂로 된다. 이의 발진제어신호Φ가 ＂L＂가 되면, 클럭신호 Φ(Φ0.Φ1)의 상태에도 불구하고 게이트회로 GCia및 GCib의 출력은 모두 ＂H＂로 되고, 신호전달 스테이지 395-1~395-n의 각 노드 ND1a~NDna 및 ND1b~NDnb는 모두 ＂L＂로 확실히 설정된다.

상술과 같이 전원투입 검출신호 POR가 발생된후, 클럭신호 Φ(Φ0및Φ1)가 발생마다 그의 충전전위(＂H＂)를 순차 전달해감으로, 클럭신호 Φ(Φ0및Φ1)의 발생회수는 이 신호전달 스테이지 395-1~395-n의 단수에 의해서 결정되지만, 클럭신호 Φ가 소정회수 발생된후, 확실히 발진제어신호Φ를 ＂L＂에 설정할 수가 있다. 더구나 이 제4도에 표시하는 발진회로에 있어서는 클럭신호 Φ0및Φ1의 발생순서는 교환가능하다. 즉 래치회로(402)(제4도 참조)의 래치초기상태는 이의 인버어터의 구동능력차(제조바로메다에 의해서 미묘하게 불조화를 이루워, 소자마다 다르다)등에 의해서 결정된다.

따라서, 이런경우, 각 소자마다 발진제어신호Φ의 지속기간이 클럭신호 Φ의 1사이클분 엇갈릴 경우에도 생각되어진다. 즉, 최초클럭신호 Φ1이 발생되는 경우, 최초의 클럭신호 Φ1의 발생은 무시되기 때문이다. 이런경우, 제4도에 표시한 래치회로(402)에 있어서 노드 N10 및 N20을 각각 ＂H＂ 및 ＂L＂에 전원투입 검출신호 POR에 응답하여 초기설정하는 수위칭 트랜지스터를 설치해놓으면, 확실히 래치회로(402)의 초기 래치데이타를 설정할 수가 있으며, 항상 클럭신호 Φ0및Φ1의 발생순서를 동일하게 할 수 있다.

제6도는 제1도에 표시한 전원투입 검출회로(351)의 구체적 구성의 한 예를 표시한 그림이다.

반도체 기억장치가 형성되는 반도체 기판에는, 일정한 바이어스 전위 Vsub가 인가된다. 기판바이어스 전위Vsub의 인가는 반도체 기판과 신호선과의 용량결합의 방지, 기판전류주입에 의한 기판전위의 변동의 방지 및 MOS트랜지스터의 한계치 전압의 적정화등의 목적으로서 행하여지고 있다.

이와같은 기판바이어스 전위 Vsub는, 통상, 단일 칩의 기판바이어스 발생회로에 의해서 주어진다.

제6도에 표시한 전원투입 검출회로(351)은, 반도체 기억장치가 P형 반도체 기판상에 형성되어, 이의 기판바이어스 전위 Vsub가 부(-)전위의 경우의 구성을 나타내고 있다.

제6도에 있어서 전원투입 검출회로(351)은, 전원전압 Vcc에 응답하여 노드 N50을 충전하기 위한 저항 RS및 캐패시터 CA20과, 노드(50)의 신호전위를 반전하기 위한 P찬넬 MOS트랜지스터 PT21과 n찬넬MOS트랜지스터 NT21로 되어 있는 CMOS인버어터회로 IV75와, 이 CMOS인버어터회로 IV75출력을 받는, 인버어터회로 IV70과, 인버어터회로 IV75의 출력을 그의 게이트로 받아, 노드 N50과 전원 Vcc과를 접속하는 P찬넬 MOS트랜지스터 PT20을 포함한다.

저항 RS와 캐패스터 CA20과는 서로 병렬로 설치한다. 트랜지스터 PT20은, 인버어터회로 IV75의 회로동작의 고속화 및 안정화를 위해서 설치한다.

전원투입 검출회로(351)는 다시, 노드 N50과 반도체 기판과의 사이에 설치되는 다이오드 접속된 P찬넬 MOS트랜지스터 D50을 포함한다. 이 다이오드 접속된 트랜지스터 D50은, 기판바이어스 발생회로(500)으로 부터 반도체 기판에게 주어진 바이어스 전위 Vsub를 검출한다.

트랜지스터 D50은 그의 한계치 전압을 Vtu로 하면, 온(ON)의 상태인때에 노드 N50을 Vsub+Vth에 설정한다.

다음에 동작에 대해서 그의 동작파형도인 제7도를 참조하여 설명한다.

전원전압 Vcc의 투입에 응답하여 기판바이어스 발생회로(500)이 기동되어, 수백 ㎲경과후, 반도체 기판을 소종의 부전위에 설정한다. 반도체 기판의 바이어스 전위 Vsub는 트랜지스터 D50으로 검출된다.

전원투입직후, 기판 전위 Vsub는 아직 트랜지스터 D50의 한계치 전압을 넘지않고 있어, 트랜지스터 D50은 오프(off)상태에 있다. 전원전원 Vcc가 투입되면은, 노드 N50이 저항 RS을 통해서 충전되며 또한 또 캐패시터 CA20의 챠지펌프 동작에 의해서 충전된다. 노드 N50의 전위는 ＂H＂로 상승하면 인버어터회로 IV75및 IV70을 통해서 전원투입 검출신호 POR가 ＂H＂로 올라간다. 인버어터회로 IV75의 출력은 트랜지스터 PT20의 게이트에 주어지고 있다. 트랜지스터 PT20은 인버어터회로 IV75의 출력이 ＂L＂로 되면, 전원 Vcc를 노드 N50에게 접속하여, 노드 N50의 전위를 고속으로 안정상태로 설정한다. 기판바이어스 발생회로(500)의 동작에 의한 반도체 기판의 바이어스 전위 Vsub가 트랜지스터 D50의 문턱치 전압을 넘으면, 트랜지스터 D50이 온(ON)상태로 되고, 노드 N50의 전위를 저하시킨다.

최종적으로 노드 N50의 레벨은 Vsub+Vth의 ＂L＂가 된다. 이것에 의해서, 인버어터회로 IV75및 IV70을 통해서 전원투입 검출신호 POR가 ＂L＂로 내려간다. 여기서 노드 N50의 전위는 트랜지스터 D50을 통해서 반도체 기판에게 방전된다. 노드 N50은 저항 RS를 통해서 전원전압 Vcc에 접속된다.

따라서, 상시 전원전압 Vcc로부터 반도체 기판으로 전류가 공급되어, 반도체 기판의 바이어스 전위에게 악영향을 끼칠 수 있는 것이 생각된다.

그러나 이것은 트랜지스터 D50의 온(ON)저항을 충분히 크게해두고, 그것에 흐르는 전류를 미소치로 해두면 문제를 생기지 않으며 또 저항 RS의 저항치도 비교적 큰 치로 설정해두면 좋다.

제1도에 표시한 구성에 있어서, 전원투입 직후만이 더미사이클이 내부 발생되고 있다. 그러나 VRAM등에 있어서는, 각종 동작모드에 있어서 더미사이클을 행할 필요가 있다.

제8도에게 이의 동작모드에 있어서 더미사이클 신호를 내부 발생하기 위한 구성을 표시한다.

제8도에 있어서, 더미사이클 발생회로는, 클럭입력단자(610)에게 주어지는 소정의 짜맞춤의 외부클럭신호 ext.*RAS, ext.DSF 및 ext.*CAS를 받아 더미사이클을 행하는 특수기능 모드가 설치되어 있느냐 아니냐를 판정하는 특수기능 검출회로(610)과, 특수기능 검출회로(610)로 부터의 검출신호 OSP에 응답하여 발진제어신호Φ를 발생하여 발진회로(602)에게 주어지는 발진제어회로(603)과 발진제어회로(603)으로부터의 발진제어신호Φ에 응답하여 발진동작을 해서 더미사이클 신호 Φ를 발생하는 발진회로(602)를 포함한다. 발진회로(602) 및 발진제어회로(603)의 구성은 제4도 및 제5도에 표시한 발진회로 및 발진제어회로의 그것과 같다.

외부제어신호 ext.*RAS, ext.DSF 및 ext.*CAS는 제12도에 표시하는 제어신호와 같다. 이경우, 외부제어신호 ext,DSF가 외부제어신호 ext.*RAS및/또는 ext.*CAS의 강하엣지로 ＂H＂로 되었을때에 더미사이클을 행하는것같은 특수기능이 설정된다.

특수기능 검출회로(601)는 이의 설정된 특수기능에 응해서 전원투입 검출신호POR와 같은 특수기능 검출신호 OSP를 더미사이클 저정신호로서 발생하여 발진제어회로(603)에 주어진다.

발진회로(602) 및 발진제어회로(603)은 상술의 실시예와 같은 동작을 하여, 소정의 기간 더미사이클 신호 Φ를 그의 설정된 특수기능에 관련하여 초리화되여야 할 내부회로에게 전달한다. 이 특수기능 검출회로(601)에게 주어지는 외부제어신호로서 제8도에 표시한 외부제어신호의 다른 각종 제어신호 *WB/*WE,*DT/*DE등을 사용해도 좋다. 또, 특수기능 검출회로(601)를 복수개로 설치, 이 복수의 특수기능 검출회로 각각이 담당하는 내부회로를 검출된 기능모드마다에 그룹화하는 구성으로 해도 좋다. 이경우에, 지정된 특수모드에 따라서 필요량 최소한의 내부회로만이 초기화된다.

또 DRAM에 있어서, 소정의 외부클럭신호에 따라서 여러가지 동작모드가 설정되는 경우, 그의 설정된 동작모드에 따라 필요한 내부획로의 초기화를 할 수가 있다.

제9도는 이 발명의 또다른 실시예인 더미사이클 발생회로의 구성을 나타내는 그림이다.

제9도에 표시한 더미사이클 발생회로는, 특수기능 검출신호 OSP와 전원투입 검출신호POR을 받는 회로(701)을 포함한다. 이 OR회로(701)의 출력은 발진제어회로(703)에게 더미사이클 지정신호로서 주어진다.

OR회로(701)은, 특수기능 검출신호 OSP 및 전원투입신호 POR의 어느 것인가 발생될때에 더미사이클 지정신호를 발생하여 발진제어회로(703)을 구동한다. 발진제어회로(703)으로 부터의 발진제어신호 Φ에 응답하여 발진회로(702)가 발진동작하여 더미사이클 신호Φ를 발생한다.

따라서 이 제9도에 표시한 구성에 따르면, 전원투입 검출시 및 특수기능 검출시 각각에 있어서 내부에서 더미사이클을 발생할 수가 있다.

이상과 같이 이 발명에 의하면 더미사이클을 실행할 필요가 있을때 내부에서 자동적으로 더미사이클을 실행하기 위한 제어신호의 발생 및 장치를 행하는 동시에 더미사이클을 제어하기 위한 제어신호를 주어질 필요가 없어져서 시스템의 타이밍 설계가 용이하게 된다.

또, 더미사이클 신호가 주어질 수 있어, 동작모드등에 응해서 용이 또한 확실히 핀단자수를 증가시킬 일이 없는 소망의 내부회로를 초기화하는 것이 가능하다.

Claims (1)

1. 내부회로를 초기화하기 위한 더미사이클(dummy cyde)을 비치한 반도체 기억장치로서, 외부로부터 주어지는 예정된 적어도 1개의 신호에 응답하여 더미사이클 지시신호를 발생하기 위한 수단과, 전기더미사이클 지정신호에 응답하여 예정한 회수전기 내부회로를 구동하기 위한 제어신호를 발생하기 위한 수단과를 비치한 반도체 기억장치.