DE4201785A1 - Im dummy-zyklusbetrieb betreibbare halbleiterspeichereinrichtung und betriebsverfahren fuer diese - Google Patents

Description

Die vorliegende Erfindung bezieht sich allgemein auf Halblei­ terspeichereinrichtungen und im besonderen auf einen Schal­ tungsaufbau zur Ausführung eines Dummy-Zyklus zum Initiali­ sieren (Rücksetzen) einer internen Schaltung, der anfänglich nach dem Einschalten einer Spannungsquelle oder nach der Änderung der Betriebsart ausgeführt wird.

Fig. 10 ist ein Blockschaltbild, das den Gesamtaufbau eines herkömmlichen dynamischen Speichers mit wahlfreiem Zugriff (im folgenden als DRAM bezeichnet) zeigt. In Fig. 10 enthält ein DRAM 100 ein Speicherzellarray 1, das eine Mehrzahl von Spei­ cherzellen MC vom dynamischen Typ, die in einer Matrix aus Zeilen und Spalten angeordnet sind, einen Zeilendekoder 8 zur Auswahl einer Zeile der Speicherzellen im Speicherzellarray 1 auf der Grundlage einer internen Zeilenadresse 3a von einem Adreßpuffer 10 und einem Spaltendekoder 9 zur Auswahl einer Spalte oder von Spalten im Speicherzellarray 1 auf der Grund­ lage einer internen Spaltenadresse 3b vom Adreßpuffer 10 ent­ hält. Wenn der DRAM 100 Daten auf Bitbasis ein-/ausgibt, wählt der Spaltendekoder 9 eine der Spalten im Speicherzellarray 1 aus. Bei einem DRAM 100, der Daten auf der Basis einer Mehr­ zahl von Bit ein-/ausgibt, z. B. auf 4-Bit-Basis, wählt der Spaltendekoder 9 eine Mehrzahl von Spalten im Speicherzell­ array 1 aus.

Der Adreßpuffer 10 empfängt eine externe Adresse A0-An, die an den Adreßeingabeanschluß 2 angelegt ist, und erzeugt eine interne Adresse 3.

Der DRAM 100 enthält einen Taktgenerator 11 zum Erzeugen ver­ schiedener interner Steuersignale in Reaktion auf an einem Takteingabeanschluß 7 angelegte Steuersignale , und , einen Eingabepuffer 12 zur Aufnahme externer Schreibdaten Din, die an den Dateneingabeanschluß 4 angelegt sind, und zur Erzeugung interner Schreibdaten 6a, und einen Ausgabepuffer 13 zur Aufnahme eines Signales 6b auf einem internen Datenbus 6 zur Erzeugung nach außen ausgelesener Daten Dout und zur Anlegung derselben an einen Datenausgabeanschluß 5.

Das Steuersignal ist ein Zeilenadreßabtastsignal zur Be­ stimmung eines Speicherzyklus des DRAM 100 und gibt eine Zeit­ abfolge (ein Timing) zur Annahme einer Zeilenadresse im Adreß­ puffer 10. Das Steuersignal CAS ist ein Spaltenadreßabtastsi­ gnal zur Angabe einer Zeitfolge (eines Timings) zur Annahme einer Spaltenadresse im Adreßpuffer 10. Das Steuersignal WE ist ein Signal zur Bestimmung des Datenschreib/-Lesemodus des DRAM 100.

Im folgenden wird kurz die Betriebsweise beschrieben.

Wenn das am Takteingabeanschluß 7 angelegte Steuersignal RAS auf aktiv "L" (logisch niedrig) abfällt, tritt der DRAM 100 in einen Speicherzyklus ein. Zu diesem Zeitpunkt wird jede Spalte des Speicherzellarrays 1 auf ein vorbestimmtes Vorladungspoten­ tial, in einen schwebenden Zustand gesetzt.

Der Adreßpuffer 10 nimmt die externe Adresse A0-An am Adreß­ eingabeanschluß 2 in Reaktion auf das Abfallen des Steuersi­ gnals als Zeilenadresse an und erzeugt eine interne Zeilen­ adresse 3a, die an den Zeilendekoder 8 angelegt wird. Der Zei­ lendekoder 8 arbeitet ähnlich in Reaktion auf das Steuersignal und dekodiert die interne Zeilenadresse 3a, wodurch eine Zeile des Speicherzellarrays 1 ausgewählt wird.

Wenn das Potential der ausgewählten Zeile in Reaktion auf ein Zeilenauswahlsignal vom Zeilendekoder 8 auf "H" (logisch hoch) ansteigt, werden die Daten der Speicherzellen MC in dieser Zeile auf die entsprechenden Spalten übertragen. Die auf jede Spalte übertragenen Speicherzelldaten werden durch einen Lese­ verstärker (nicht gezeigt) verstärkt, der entsprechend jeder Spalte vorgesehen ist. Die Aktivierung der Leseverstärker wird nach dem Verstreichen einer vorbestimmten Zeitspanne nach dem Abfallen des externen Steuersignals RAS ausgeführt.

Dann geht das Steuersignal am Takteingabeanschluß 7 in den aktiven Zustand "L" über. In Reaktion auf ein internes Taktsi­ gnal, das vom Taktgenerator 11 in Reaktion auf das Abfallen des Steuersignals CAS erzeugt wird, akzeptiert der Adreßpuffer 10 eine externe Adresse A0-An am Adreßeingabeanschluß 2 als Spaltenadresse und erzeugt eine interne Spaltenadresse 3b, die an den Spaltendekoder 9 angelegt wird. Der Spaltendekoder 9 wird in Reaktion auf ein internes Steuersignal, welches vom Taktgenerator 11 in Reaktion auf das Abfallen des externen Steuersignals CAS erzeugt wird, aktiviert, dekodiert die interne Spaltenadresse und erzeugt ein Signal zur Auswahl einer entsprechenden Spalte im Speicherzellarray 1. Im Ergebnis dessen wird die ausgewählte Spalte mit dem internen Datenbus 6 verbunden.

Das externe Steuersignal nimmt beim Datenschreiben "L"-Pegel an. Der Eingabepuffer 12 wird in Reaktion auf ein internes Steuersignal, welches vom Taktgenerator 11 erzeugt wird, wenn sowohl das externe Steuersignal CAS als auch das externe Steu­ ersignal WE "L" annehmen, aktiviert und erzeugt dadurch inter­ ne Schreibdaten 6a aus den externen Schreibdaten Din, die über den Dateneingabeanschluß 4 aufgenommen wurden, und überträgt die erzeugten Daten auf den gewöhnlichen internen Datenbus 6. Die auf den gewöhnlichen internen Datenbus 6 übertragenen in­ ternen Schreibdaten werden durch die ausgewählte Spalte in eine am Schnittpunkt der ausgewählten Zeile und Spalte liegende Speicherzelle MC übertragen. Die Zeitabfolge zum Einschreiben der Daten, das heißt der Zeitpunkt, zu dem der Eingabepuffer 12 interne Schreibdaten 6a erzeugt, entspricht dem späteren der Zeitpunkte des Abfallens der internen Steuersignale und .

Das externe Steuersignal ist beim Datenlesen "H". Zu diesem Zeitpunkt wird in Reaktion auf ein internes Steuersignal, das vom Taktgenerator 11 in Reaktion auf ein Abfallen des externen Steuersignals erzeugt wird, der Ausgabepuffer 13 aktiviert, wodurch aus dem internen Signal 6b auf dem internen Datenbus 6 externe Auslesedaten Dout erzeugt werden, die an den externen Ausgabeanschluß 5 angelegt werden.

Das vorangehend Beschriebene ist der herkömmliche Betrieb eines herkömmlichen DRAM. Der DRAM 100 enthält eine Schaltung, die in Reaktion auf das externe Steuersignal RAS angesteuert wird, und eine Schaltung, die in Reaktion auf das externe Steuersignal angesteuert wird, wie oben beschrieben. Die in Reaktion auf das externe Steuersignal angesteuerte Schaltung wird als RAS-verbundene Schaltung und die in Reaktion auf das externe Steuersignal angesteuerte Schaltung wird als CAS-verbundene Schaltung bezeichnet.

In einem DRAM arbeiten nicht nur das Speicherzellarray 1, son­ dern auch eine periphere Schaltung dynamisch. Jede Signallei­ tung wird auf ein vorbestimmtes Vorladungspotential vorgeladen und dann in einem dynamischen Betrieb in einen schwebenden Zu­ stand versetzt. Zur Initialisierung einer Schaltung (im folgen­ den als dynamische Schaltung bezeichnet), die einen solchen dynamischen Betrieb ausführt, wird eine als "Dummy Zyklus" be­ zeichnete Operation ausgeführt.

Fig. 11 ist ein Signalwellenformdiagramm, das den Betrieb in einem Dummy-Zyklus unmittelbar nach dem Einschalten der Span­ nungsquelle zeigt. Wie Fig. 11 zeigt, wird das externe Steuer­ signal eine vorbestimmte Anzahl von Malen (im allgemeinen 8-mal) nach dem Zuführen einer Versorgungsspannung VDD an den DRAM abgesenkt und angehoben. In dieser Zeit wird das externe Steuersignal auf "H" im inaktiven Zustand gehalten. Auf das mehrfache Abfallen und Ansteigen des externen Steuersignals folgt die Ansteuerung der RAS-verbundenen Schaltung ent­ sprechend jedem aktiven Zustand des Steuersignals . Bei­ spielsweise wird im Speicherzellarray 1 die nachfolgende Opera­ tion ausgeführt. Eine Wortleitung (eine beliebige Adresse) wird ausgewählt, um die Speicherzelldaten auf jeweils eine Spalte (Bitleitung) auszulesen, worauf ein Auslesen und eine Verstärkung der Daten auf jeder Spalte durch einen Leseverstär­ ker erfolgt. Nachfolgend werden die durch den Leseverstärker ausgelesenen und verstärkten Daten wieder hergestellt, worauf die Wortleitung in den nicht-ausgewählten und der Leseverstär­ ker in den inaktiven Zustand versetzt wird. Dann wird jede Spalte in Reaktion auf den inaktiven Zustand des Steuersignals auf das vorbestimmte Vorladepotential vorgeladen.

Eine Wiederholung dieses Vorganges für eine vorbestimmte Anzahl von Malen führt zu einem zuverlässigen Vorladen jeder Bitlei­ tung im Speicherzellarray 1 auf ein vorbestimmtes Potential. Im allgemeinen enthält jede Spalte eines DRAM ein Paar von Bitlei­ tungen, deren Potentiale in einem Vorladezyklus egalisiert werden. Ähnlich wird eine Signalleitung in einer RAS-verbunde­ nen Schaltung auf ein vorbestimmtes Potential vorgeladen.

Die Ausführung eines solchen Dummy-Zyklus nach der anfänglichen Anlegung einer Betriebsspannung ermöglicht die Initialisierung eines DRAM und die zuverlässige Ausführung eines nachfolgenden Datenschreibens.

Bei dem in Fig. 10 gezeigten DRAM ist es nicht erlaubt, ein Datenschreiben und Datenlesen zur gleichen Zeit auszuführen. Wird ein solcher DRAM in einem Bildverarbeitungssystem als Bildpuffer verwendet, ist ein Zugriff auf den DRAM durch die CPU (Zentralverarbeitungseinheit) während der Datenübertragung vom DRAM auf eine Bilddarstellungseinrichtung nicht möglich. Ein Zugriff auf den DRAM durch die CPU ist nur während kurzer Zeitspannen wie einer horizontalen Austastperiode möglich. Dies verringert die Verarbeitungsgeschwindigkeit des Bildverarbei­ tungssystems. Daher verwenden viele Bildverarbeitungssysteme als Bildpuffer eine Speichereinrichtung, die als Dual-Port- Speicher mit wahlfreiem Zugriff (oder Videospeicher mit wahl­ freiem Zugriff, nachfolgend als VRAM bezeichnet), der eine Datenübertragung auf eine Bilddarstellungseinrichtung und einen gleichzeitigen Zugriff durch eine CPU erlaubt, bezeichnet wird.

Fig. 12 ist ein Blockschaltbild, welches den Gesamtaufbau eines herkömmlichen VRAM zeigt. Wie Fig. 12 zeigt, enthält ein VRAM 200 einen RAM-Port, der ein DRAM-Speicherzellarray 1, einen Zeilendekoder 8, einen Spaltendekoder 9, einen Adreßpuf­ fer 10 und eine RAM-Ein-/Ausgabeschaltung 55 aufweist. Der Auf­ bau dieses RAM-Ports ist der gleiche wie bei dem in Fig. 10 gezeigten DRAM, wobei einander entsprechenden Teilen auch die gleichen Bezugszeichen gegeben wurden. Die RAM-Ein-/Ausgabe­ schaltung 55 enthält den Eingabepuffer 12 und Ausgabepuffer 13, wie in Fig. 10 gezeigt. Die RAM-Ein-/Ausgabeschaltung 55 sen­ det und empfängt Daten nach/von außerhalb des Gerätes über einen RAM-Datenein-/ausgabeanschluß 50 auf einer Basis von mehreren Bit. Ein interner Datenbus 60 enthält daher eine Mehr­ zahl von Signalleitungen.

Der VRAM 200 enthält weiter ein serielles Register 14, welches Daten einer Zeile des DRAM-Speicherzellarrays 1 speichern kann, eine Übertragungsschaltung 15 zum Übertragen von Daten zwischen dem seriellen Register 15 und einer ausgewählten Zeile des DRAM-Speicherzellarrays 1, eine serielle Auswahleinrichtung 16 zum aufeinanderfolgenden Verbinden der im seriellen Register 14 enthaltenen Registerschaltungen mit einem internen SAM-Datenbus 21 und einen SC-Puffer 19 zur Erzeugung eines internen Taktsignales, welches die Zeitabfolge der Auswahloperation und die Geschwindigkeit der Auswahloperation der seriellen Auswahl­ einrichtung 16 bestimmt.

Der SC-Puffer 19 erzeugt ein internes Taktsignal in Reaktion auf ein externes Taktsignal MC, das durch den Takteingabean­ schluß 17 aufgenommen wird. Die serielle Auswahleinrichtung 16 nimmt eine interne Spaltenadresse 3b vom Adreßpuffer 10 in Reaktion auf einen internen, vom Taktgenerator 110 in Reaktion auf ein Abfallen eines externen Steuersignals CAS erzeugten Takt auf und gibt die Adresse als Auswahlstartadresse des se­ riellen Registers 14 aus. Die serielle Auswahleinrichtung 16 inkrementiert, beginnend mit der Startadresse, sequentiell die Adresse in Reaktion auf das interne Taktsignal vom SC-Puffer 19.

Der Taktgenerator 110 erzeugt verschiedene interne Taktsignale in Reaktion auf die externen Taktsignale DSF, , , und , die über einen Takteingabeanschluß 70 empfangen werden. Solche Schaltungen, die mit dem Datenschreiben/-lesen über einen SAM-Dateneingbe-/ausgabeanschluß 18 als serielles Register 14, serielle Auswahlschaltung 16, SC-Puffer 19 und SAM-Ein-/Ausgabeschaltung 20 verbunden sind, werden als SAM- Ports bezeichnet.

Das Steuersignal bestimmt einen Datenausgabevorgang und zeigt außerdem an, ob eine Datenübertragung zwischen dem RAM- Port und dem SAM-Port auszuführen ist. Das Steuersignal bestimmt einen bitweisen Schreibvorgang ebenso wie einen Daten­ schreibvorgang im RAM-Port. Der bitweise Schreibvorgang ist ein Betriebszustand, bei dem zwischen dem SAM-Port und dem RAM-Port eine Datenübertragung unter Maskierung einer Bit-Basis (eines Bit am SAM-Datenein-/ausgabeanschluß 18) ausgeführt wird. Das Steuersignal DSF ist ein Steuersignal zur Bestimmung dessen, ob der VRAM in eine spezielle Betriebsweise eintritt oder nicht. Diese spezielle Betriebsweise wird später beschrieben.

Ein Steuersignal an die SAM-Ein-/Ausgabeschaltung wird angelegt, die ihrerseits ein Steuersignal QSF ausgibt. Das Steuersignal ist ein Steuersignal zum Versetzen eines se­ riellen Ports (SAM-Port) in einen Freigabezustand. Wenn das Steuersignal inaktiv ist, führt der SAM-Port keinen Be­ triebsvorgang aus, und der SC-Puffer 19 erzeugt kein internes Taktsignal. Das Steuersignal QSF ist ein Signal zur Angabe des­ sen, daß ein serielles Register, von dem ein Block verwendet wird, in Blöcke aufgeteilt wird. Das heißt, das serielle Regi­ ster 14 ist in Blöcke aufgeteilt derart, daß zwischen einem dieser Blöcke und der SAM-Ein-/Ausgabeschaltung 20 eine Daten­ übertragung ausgeführt wird, während zwischen den verbleibenden Registerblöcken und dem DRAM-Speicherzellarray 1 eine Daten­ übertragung ausgeführt wird. Eine abwechselnde Wiederholung dieses Vorganges führt zu einem aufeinanderfolgenden Daten­ einschreiben/-auslesen in dem und aus dem SAM-Port ohne Un­ terbrechnung. Während dieser Zeit erfordert ein externes Gerät die Überwachung bzw. Angabe eines Blockes, aus dem Daten aus­ gelesen werden, und das Steuersignal QSF wird für diesen Zweck verwendet. Eine der Blockanordnungen des seriellen Registers 14 ist die, daß ein Block einer halben Zeile des DRAM-Speicher­ zellarrays 1 entspricht und die andere ist die, daß ein Block einer Zeile des DRAM-Speicherzellarrays 1 entspricht.

Im folgenden wird eine Beschreibung der Betriebsweise gegeben. Die Datenein-/ausgabe in den/aus dem RAM-Port ist ähnlich der bei dem in Fig. 6 gezeigten DRAM, und die Zeilenauswahl, Spal­ tenauswahl und Datenein-/ausgabe werden in Reaktion auf Steuer­ signale , , und ausgeführt. Beim Ansteuern des SAM-Ports wird das Steuersignal aktiviert. Die serielle Auswahleinrichtung 16 speichert die interne Spaltenadresse 3b, die vom Adreßpuffer 10 in Reaktion auf einen vom Taktgenerator 110 erzeugten internen Takt in Reaktion auf ein Abfallen des Steuersignals CAS erzeugt wurde, zwischen. Die zwischengespei­ cherte interne Spaltenadresse wird als Startadresse benutzt, die den Ort eines Registers angibt, das zuerst im seriellen Register 14 verwendet wird. Der SC-Puffer 19 erzeugt einen in­ ternen Takt in Reaktion auf ein externes Taktsignal SC und legt diesen an die serielle Auswahleinrichtung 16 an. Die serielle Auswahleinrichtung 16 verschiebt eine Position eines im seriel­ len Register 14 auszuwählenden Registes in Reaktion auf das interne Taktsignal vom SC-Puffer 19 jeweils um eins. Das seri­ elle Register 14 verbindet ein durch die serielle Auswahlein­ richtung 16 ausgewähltes Register mit dem internen SAM-Datenbus 21. Ob der SAM-Port in einem Datenschreibmodus oder in einen Datenauslesemodus ist, wird dadurch bestimmt, ob der Zyklus, in dem die vorige Datenübertragung ausgeführt wurde, ein Leseüber­ tragungszyklus oder ein Schreibübertragungszyklus ist.

Wenn der vorige Zyklus ein Leseübertragungszyklus ist, bei dem über eine Übertragungsschaltung 15 Daten vom DRAM-Speicherzell­ array 1 in das serielle Register 14 übertragen werden, tritt der SAM-Port in einen Datenauslesemodus ein. Wenn durch die Übertragungsschaltung 15 Daten vom seriellen Register 14 in das DRAM-Speicherzellarray 1 übertragen werden, tritt der SAM-Port in einen Datenschreibmodus ein. Der Datenübertragungsbetrieb wird im folgenden beschrieben.

Fig. 13 zeigt speziell den Aufbau eines mit der Datenübertra­ gung verbundenen Teils des in Fig. 12 gezeigten VRAM. In Fig. 13 enthält das DRAM-Speicherzellarray 1 Wortleitungen WL, die in Zeilenrichtung angeordnet sind, und Bitleitungen BL und , die so angeordnet sind, daß sie die Wortleitungen WL kreuzen. Eine Wortleitung WL bestimmt eine Zeile des Speicherzellarrays 1, und ein Paar von Bitleitungen BL und bestimmt eine Spalte des DRAM-Speicherzellarrays 1. Eine Speicherzelle MC ist entsprechend einem Kreuzungspunkt eines Paares von Bitleitungen BL und mit einer Wortleitung WL angeordnet. Eine Speicher­ zelle MC enthält einen Kondensator C zum Speichern von Informa­ tion und einen Übertragungstransistor TR, der beispielsweise einen MOS-Transistor aufweist, zur Verbindung des Kondensators 10 mit der entsprechenden Bitleitung BL (oder ) in Reaktion auf ein Signal auf der Wortleitung WL.

Eine Übertragungsschaltung 15 enthält ein Übertragungsgatter TG, das für jede Bitleitung BL und ) vorgesehen ist, und das in Reaktion auf ein Übertragungsbefehlsignal XF eingeschaltet wird.

Das serielle Register 14 enthält eine Datenregisterschaltung 14a, die Datenregister DR enthält, die jeweils entsprechend einem Paar von Übertragungsgattern TG vorgesehen sind, und eine Auswahlschaltung 14b, die in Reaktion auf ein Auswahlsignal von der seriellen Auswahleinrichtung 16 einzuschaltende Auswahlgat­ ter SG zur Verbindung des entsprechenden Datenregisters DR mit dem internen SAM-Datenbus 21 enthält. Ein Datenregister DR ist als Inverter-Latch, die 2 Inverter aufweist, aufgebaut, und bildet damit eine Speicherzelle vom statischen Typ. Im folgen­ den wird ein Datenübertragungsvorgang beschrieben.

Es wird ein Leseübertragungszyklus beschrieben, bei dem Daten von einem DRAM-Speicherzellarray 1 auf ein serielles Register 14 übertragen werden. Der Leseübertragungszyklus wird durch Setzen der Steuersignale und auf "H" an der abfallen­ den Flanke des externen Steuersignals und der Steuersignale und DSF auf "L" bestimmt. Die Zustände des Steuersignals und des Taktsignals SC sind zu diesem Zeitpunkt beliebig. In diesem Zustand wird im DRAM entsprechend der an den Adreßein­ gabeanschluß 2 an der abfallenden Flanke des Steuersignals angelegten externen Adresse A0-An ein Zeilenauswahlvorgang ausgeführt. Das heißt, die Daten einer mit der ausgewählten Zeile WL verbundenen Speicherzelle MC werden auf die entspre­ chende Bitleitung BL (oder ) übertragen. Nachfolgend bewirkt ein (nicht gezeigter) Leseverstärker, daß die Daten auf jedem Bitleitungspaar festgehalten werden.

Nachfolgend, wenn das Steuersignal abfällt, wird durch den Adreßpuffer 10 eine externe Adresse A0-An als interne Spal­ tenadresse angenommen. Die interne Spaltenadresse 3b vom Adreß­ puffer 10 wird durch die serielle Auswahleinrichtung 16 als Startadresse zwischengespeichert. Danach, wenn das externe Steuersignal auf "H" gebracht wird, wird in Reaktion da­ rauf das interne Übertragungsbefehlssignal XF generiert, um die Übertragungsgatter TG einzuschalten. Im Ergebnis dessen werden die Daten auf jedem Bitleitungspaar BL und in das entspre­ chende Datenregister DR übertragen. Nach der Vollendung dieses Übertragungsvorganges verschiebt die serielle Auswahleinrich­ tung 16, beginnend mit der Startadresse, die Position des aus­ zuwählenden Registers in Reaktion auf einen internen Takt vom externen SC-Puffer 19 jeweils um eins, wodurch das so ausge­ wählte Gatter SG eingeschaltet wird. Voranstehend ist der Betrieb beschrieben, wie er sich im Leseübertragungszyklus zum Übertragen von Daten vom RAM-Port auf den SAM-Port abspielt.

Der Schreibübertragungszyklus, in dem Daten vom SAM-Port auf den RAM-Port übertragen werden, wird durch Setzen des Steuersignais auf "H" und der Steuersignale , und DSF auf "L" an der abfallenden Flanke des externen Steuersignals RAS bestimmt. Ähnlich zum oben beschriebenen Leseübertragungszyklus wird an der ansteigenden Flanke des externen Steuersignals nach dem Abschluß der Zeilenauswahl im DRAM-Array 1 und des Auslesevorgangs der Speicherzelldaten ein internes Übertragungsbefehlssignal XF generiert. Im Ergebnis dessen werden die in den Datenregistern DR gespeicherten Daten in die entsprechenden Spalten übertragen und die entsprechenden Speicherzellen MC eingeschrieben.

Bei diesem Schreibübertragungszyklus wird in der Praxis eine Datenübertragung vom SAM-Port auf den RAM-Port durch Setzen des Steuersignals auf "L" an der abfallenden Flanke des Steuer­ signals ausgeführt. Ein Setzen des Steuersignals SE auf "H" erzeugt ein internes Datenübertragungs-Befehlssignal XF, wodurch eine Datenübertragung vom SAM-Port auf den RAM-Port verhindert wird. Dieser Übertragungszyklus wird als Pseudo­ schreibübertragungszyklus bezeichnet und stellt eine Betriebsweise zum einfachen Umschalten der SAM-Ein-/Ausgabe­ schaltung 20 vom Ausgabemodus in einen Eingabemodus dar.

Bei einem herkömmlichen DRAM wird die RAS-verbundene Schaltung durch mehrfaches Anheben und Absenken nur eines externen Steu­ ersignals RAS für mehrere Male nach dem Einschalten einer Span­ nungsquelle initialisiert. In diesem Falle wird, da durch ein externes Steuersignal ein Dummy-Zyklus bestimmt wird, der Zeit­ punkt zum Eintritt in den Dummy-Zyklus und zur Rückkehr aus diesem im Speichersystem kompliziert zu bestimmen. Außerdem wird, da der Dummy-Zyklus in Reaktion nur auf das Steuersignal aktiviert wird, im DRAM nur die RAS-verbundene Schaltung initialisiert, aber nicht die anderen Schaltungen.

Insbesondere ein DRAM mit Mehrfachfunktionen mit kompliziertem innerem Schaltungsaufbau enthält eine große Anzahl von Schal­ tungen, die nach dem Einschalten einer Spannungsquelle nicht initialisiert sind. Eine zuverlässige Initialisierung des DRAM kann daher mittels eines herkömmlichen Dummy-Zyklus unter Verwendung nur des Steuersignals nicht ausgeführt werden.

Ein solcher RAM mit innerer Synchronisation, der dazu geeignet ist, in Reaktion auf das Einschalten einer Spannungsquelle einen Dummy-Zyklus zu erzeugen, ist beispielsweise in der japa­ nischen Patentoffenlegungsschrift Nr. 60-242587 als pseudo­ statischer RAM beschrieben, der durch Verwendung eines Impulssignals von einer Adreßübergangsnachweisschaltung als Taktsignal betrieben werden kann. Bei diesem bekannten RAM wird das Ende bzw. die Hemmung des Dummy-Zyklus durch ein externes Steuersignal bestimmt. Der Dummy-Zyklus wird durch Setzen eines normalen Signalpegels an einem Anschlußstift auf einen Pegel, der sich von dem im normalen Betrieb unterscheidet, beendet. Es wird ein Dummy-Zyklus für einen RAM beschrieben, der einmal in Reaktion auf den Nachweis des Einschaltens der Stromversorgung auszuführen ist, es wird jedoch keine Wiederholung des Dummy- Zyklus mehrere Male nach dem Einschalten der Stromversorgung beschrieben.

In der japanischen Patentoffenlegungsschrift Nr. 60-113392 wird die Ausführung eines Schreibzyklus nach dem Einschalten einer Spannungsquelle als Dummy-Zyklus beschrieben, wobei ein Ausgabepuffer in einen hochohmigen Ausgangszustand versetzt wird. Entsprechend dieser Lösung wird der hochohmige Ausgangszustand nur aufrechterhalten, wenn nach dem Einschalten der Stromversorgung ein Auslesemodus aktiviert und in Reaktion auf das externe Steuersignal der Dummy-Zyklus generiert wird.

Es hat sich ergeben, daß VRAM zusätzlich zur oben beschriebenen Funktion der Datenübertragung weitere Funktionen aufweisen. Wie in Fig. 14 gezeigt, wird ein Funktionsmodus eines VRAM durch eine Kombination der Zustände der Steuersignale DSF, , und an einer abfallenden Flanke jedes der Steuersigna­ le RAS und CAS bestimmt. Solche Funktionsmodi sind beispiels­ weise ein Einblend- oder Flashmodus des Umschreibens von Daten einer Zeile eines DRAM-Zellarrays auf einmal, der Blockschreib­ modus zum vollständigen Umschreiben von 4 Bit in einer Zeile eines DRAM-Zellarrays 1, der Rasterbetriebsmodus zur Ausführung einer gewünschten Operation und ein Modus der selektiven Daten­ übertragung auf Blockbasis in einem aufgespalteten oder dualen Puffersystem mit einem eine Mehrzahl von Blöcken aufweisenden seriellen Register.

In einem beliebigen dieser Funktionsmodi wird in einem ersten oder Anfangs-Operationszyklus ein Dummy-Zyklus, wie oben be­ schrieben, zur Initialisierung jeder Schaltung ausgeführt. Ein herkömmlicher Dummy-Zyklus wird jedoch nur unter Steuerung durch ein externes Steuersignal ausgeführt, welches nur die Initialisierung der RAS-verbundenen Schaltung ermöglicht. Es ist daher schwierig, alle benötigten internen Schaltungen für jeden Operationsmodus eines Mehrfunktions-VRAM zu initialisie­ ren. Für einen solchen Operationsmodus bzw. Betriebszustand, der bestimmt wird, wenn das Steuersignal DSF an der abfallenden Flanke von auf "H" ist, macht im besonderen ein Dummy- Zyklus, der nur das Steuersignal benutzt, die Initialisie­ rung eines solchen Betriebszustandes schwierig. Dies hängt da­ mit zusammen, daß die in einem solchen Betriebszustand betrie­ bene interne Schaltung eine CAS-verbundene Schaltung enthält.

Ein weiteres Problem ist es, daß ein herkömmlicher Dummy- Zyklus, der durch Verwendung des Steuersignals generiert wird, es nicht erlaubt, daß jedes Datenregister eines seriellen Registers zurückgesetzt wird.

Es ist Aufgabe der Erfindung, eine Halbleiterspeichereinrich­ tung, bei der leicht ohne komplizierten Zeitfolge-Entwurf ein Dummy-Zyklus, der insbesondere die Initialisierung einer ge­ wünschten Schaltung ermöglichen soll, ausgeführt werden kann. Es ist weiter Aufgabe der Erfindung, ein einfaches und zuver­ lässiges Verfahren zur Initialisierung einer Halbleiterspei­ chereinrichtung anzugeben.

Eine Halbleiterspeichereinrichtung entsprechend der vorliegen­ den Erfindung enthält eine Schaltung zur Erzeugung eines Dummy- Zyklus-Bestimmungssignals in Reaktion auf mindestens eines von extern angelegten Signalen und eine Schaltung zur Erzeugung eines Steuersignals zur Ansteuerung einer gewünschten internen Schaltung für eine vorbestimmte Anzahl von Malen in Reaktion auf das Dummy-Zyklus-Bestimmungssignal.

Bei der Halbleiterspeichereinrichtung entsprechend der Erfin­ dung wird in Reaktion auf das Dummy-Zyklus-Bestimmungssignal ein Steuersignal zur automatischen Ausführung eines Dummy-Zyk­ lus intern erzeugt. Der Dummy-Zyklus wird eine vorbestimmte An­ zahl von Malen ausgeführt und automatisch beendet. Es ist daher mit Leichtigkeit möglich, nicht nur eine RAS-verbundene Schal­ tung, sondern alle gewünschten internen Schaltungen zu ini­ tialisieren, ohne daß ein komplizierter Zeitfolge-Entwurf nötig wäre.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Erläuterung von Ausführungsbeispielen anhand der Figuren.

Von den Figuren zeigen:

Fig. 1 ein Funktions-Blockschaltbild, das den Aufbau einer Dummy-Zyklus-Erzeugungsschaltung entspre­ chend einer Ausführungsform zeigt,

Fig. 2 ein Signalwellenformdiagramm, das den Betrieb der Dummy-Zyklus-Erzeugungsschaltung nach Fig. 1 verdeutlicht,

Fig. 3 ein Wellenformdiagramm, das den Zustand der ex­ ternen Steuersignale bei der Ausführung des Dummy-Zyklus gemäß der Erfindung zeigt,

Fig. 4 ein Schaltbild, das ein Beispiel für den spe­ ziellen Aufbau einer Schwingungsschaltung nach Fig. 1 zeigt,

Fig. 5 ein Schaltbild, das ein Beispiel für einen spezi­ fischen Aufbau der Schwingungssteuerschaltung nach Fig. 1 zeigt,

Fig. 6 ein Schaltbild, das ein Beispiel für den spezi­ fischen Aufbau der Spannung-Strom-Ein-Nachweis­ schaltung zeigt,

Fig. 7 ein Signalwellenformdiagramm, das den Betrieb der Spannung-Ein-Nachweisschaltung nach Fig. 6 zeigt,

Fig. 8 ein Funktions-Blockschaltbild, das den Aufbau einer Dummy-Zyklus-Erzeugungsschaltung nach einer weiteren Ausführungsform zeigt,

Fig. 9 ein Funktions-Blockschaltbild, das den Aufbau einer Dummy-Zyklus-Erzeugungsschaltung nach einer weiteren Ausführungsform zeigt,

Fig. 10 ein schematisches Blockschaltbild, das den Ge­ samtaufbau eines herkömmlichen DRAM zeigt,

Fig. 11 ein Signalwellenformdiagramm, das den Zustand ex­ terner Steuersignale während der Ausführung eines Dummy-Zyklus beim in Fig. 10 gezeigten DRAM zeigt,

Fig. 12 ein Blockschaltbild des gesamten Aufbaus eines herkömmlichen VRAM,

Fig. 13 ein Schaltbild, das den Aufbau eines mit der Da­ tenübertragung verbundenen Teils des in Fig. 12 gezeigten VRAM zeigt, und

Fig. 14 ein Signalwellenformdiagramm, das die Zeitfolge für jedes Steuersignal zur Einstellung eines Be­ triebsmodus des in Fig. 12 gezeigten VRAM dar­ stellt.

Fig. 1 ist ein Funktions-Blockschaltbild, das den Aufbau einer Dummy-Zyklus-Erzeugungsschaltung in einer Halbleiterspeicher­ einrichtung nach einer Ausführungsform der Erfindung zeigt. Eine Dummy-Zyklus-Erzeugungsschaltung 350, wie sie in Fig. 1 gezeigt ist, ist in einem Taktgenerator 300 zur Erzeugung ver­ schiedener interner Takte in Reaktion auf externe Taktsignale enthalten. Wenn eine Halbleiterspeichereinrichtung ein DRAM, wie in Fig. 10 gezeigt, ist, entspricht der Taktgenerator 300 dem in Fig. 10 gezeigten Taktgenerator 11. Wenn die Halblei­ terspeichereinrichtung, wie in Fig. 12 gezeigt, ein VRAM ist, entspricht der Taktgenerator 300 dem in Fig. 12 gezeigten Taktgenerator 110 und SC-Puffer 19. Fig. 1 zeigt einen Aufbau, bei dem die Halbleiterspeichereinrichtung ein VRAM ist, wie in Fig. 12 gezeigt. Die in Fig. 1 gezeigte Dummy-Zyklus-Erzeu­ gungsschaltung 350 stellt als Beispiel eine Konstruktion dar, bei der ein Dummy-Zyklus intern und automatisch beim Einschal­ ten generiert wird.

In Fig. 1 enthält die Dummy-Zyklus-Erzeugungsschaltung 350 eine Spannung (Strom)-Ein-Nachweisschaltung 351 zum Nachweis des Anlegens einer Netzspannung Vcc an einem Netzanschluß 301, die ein Spannung (Strom)-Ein-Nachweissignal POR mit einer vorbestimm­ ten Impulsbreite erzeugt, eine Schwingungssteuerschaltung 353, die auf das Spannung-Ein-Nachweissignal POR anspricht und ein Schwingungssteuersignal Φ zur Bestimmung eines Dummy-Zyklus Φ erzeugt, und eine Schwingungsschaltung 352, die auf das Schwingungssteuersignal Φ anspricht und ein Dummy-Zyklussignal erzeugt. Das Dummy-Zyklussignal Φ wird an eine gewünschte interne Schaltung, etwa eine RAS-verbundene Schaltung, ange­ legt. Fig. 1 zeigt nur eine RAS-verbundene Schaltung als gewünschte interne Schaltung. Das Dummy-Zyklussignal Φ enthält zweiphasige, nicht überlappende Taktsignale Φ0 und Φ1. Die Zweiphasen-Taktsignale Φ0 und Φ1 von der Schwingungsschaltung 352 werden an die Schwingungssteuerschaltung 353 angelegt. Die Zweiphasen-Taktsignale Φ0 und Φ1 bestimmen die Dauer des akti­ ven Zustands des Schwingungssteuersignals Φ. Das heißt, das Schwingungssteuersignal Φ wird inaktiv, nachdem die Zwei­ Phasen-Taktsignale Φ0 und Φ1 in Reaktion auf die Aktivierung des Schwingungssteuersignals Φ eine vorbestimmte Anzahl von Malen erzeugt wurden.

Der Taktgenerator 300 enthält weiter einen RAS-Puffer 355 zur Aufnahme eines externen Steuersignals ext., das an einen externen Anschlußstift 302 angelegt ist, und zur Erzeugung in­ terner Steuersignale RAS und , und einen SC-Puffer 360 zur Aufnahme eines externen Taktsignals ext.SC, das an einen ex­ ternen Anschlußstift 303 angelegt ist, und zur Erzeugung eines internen Taktsignals SC. Der SC-Puffer 360 entspricht dem in Fig. 12 gezeigten SC-Puffer 19. Die internen Steuersignale RAS und vom RAS-Puffer 355 werden an die mit dem Zeilenauswahl­ vorgang verbundene RAS-verbundene Schaltung angelegt. Das interne Taktsignal SC vom SC-Puffer 360 wird an die serielle Auswahleinrichtung 16 angelegt, wie in Fig. 12 gezeigt. Der RAS-Puffer 355 und der SC-Puffer 360 haben nicht freigegebene Ausgänge, wenn das Schwingungssteuersignal Φ aktiv ist. Das heißt, die externen Anschlußstifte 302 und 303 sind während eines Dummy-Zyklus, bei dem das Schwingungssteuersignal Φ er­ zeugt wird, unabhängig von einer Änderung des externen Steu­ ersignals ext./oder ext.SC deaktiviert.

Fig. 2 ist ein Signalwellenformdiagramm, das den Betrieb der in Fig. 1 gezeigten Dummy-Zyklus-Erzeugungsschaltung 350 ver­ deutlicht. Der Betrieb der Dummy-Zyklus-Erzeugungsschaltung 350 wird unter Bezugnahme auf die Fig. 1 und 2 beschrieben.

Eine Stromversorgungsspannung Vcc wird an den Netzanschluß 301 zum Zeitpunkt t1 angelegt, um das Potential des Netzanschlusses 301 von "L" auf "H" zu bringen. Die Stromversorgungsspannung Vcc, die an den Stromversorgungsanschluß 301 angelegt ist, wird - obgleich dies in Fig. 6 nicht dargestellt ist - an alle Schaltungen als Betriebsspannung angelegt. In diesem Falle kann die am Stromversorgungsanschluß 301 anliegende Stromversor­ gungsspannung Vcc an jede Schaltung nach Reduzierung auf einen vorbestimmten Spannungswert mittels einer internen Herabset­ zungsschaltung angelegt werden.

Zum Zeitpunkt t2 erzeugt eine Spannung-Ein-Nachweisschaltung 351 ein Spannung-Ein-Nachweissignal POR mit einer vorbestimmten Impulsbreite in Reaktion auf den Potentialanstieg des Stromver­ sorgungsanschlusses 301. Das Spannung-Ein-Nachweissignal POR wird als Dummy-Zyklus-Bestimmungssignal an die Schwingungssteu­ erschaltung 353 angelegt.

Die Schwingungssteuerschaltung 353 bringt das Schwingungssteu­ ersignal Φ in Reaktion auf das Spannung-Ein-Nachweissignal POR zum Zeitpunkt t3 auf den aktiven H-Pegel.

Die Schwingungsschaltung 352 wird in Reaktion auf das Schwin­ gungssteuersignal Φ von der Schwingungssteuerschaltung 353 ak­ tiviert und erzeugt ein Dummy-Zyklussignal Φ, das als Steuer­ signal zur Ansteuerung einer gewünschten internen Schaltung, wie einer RAS-verbundenen Schaltung, zum Zeitpunkt t4 dient. Das Dummy-Zyklussignal Φ enthält nicht-überlappende Zweipha­ sen-Taktsignale Φ0 und Φ1. Die Zweiphasen-Taktsignale Φ0 und Φ1 werden an die Schwingungssteuerschaltung 353 angelegt. Die Schwingungsschaltung 352 schwingt, während das Schwingungssteu­ ersignal Φ auf aktiven "H"-Pegel ist, und erzeugt abwechselnd Zweiphasen-Taktsignale Φ0 und Φ1.

Wenn die Taktsignale Φ0 und Φ1 an die Schwingungssteuerschal­ tung 353 zum Zeitpunkt t5 eine vorbestimmte Anzahl von Malen angelegt wurden, setzt die Schwingungssteuerschaltung 353 das Schwingungssteuersignal Φ zum Zeitpunkt t6 auf inaktiven "L"- Pegel. Die Schwingungsschaltung 352 beendet in Reaktion auf das inaktive Schwingungssteuersignal Φ die Schwingung.

Eine gewünschte interne Schaltung wie eine RAS-verbundene Schaltung, führt jedesmal, wenn ein Dummy-Zyklussignal Φ erzeugt wird, eine vorbestimmte Operation aus. Die Dauer des Dummy-Zyk­ lus wird durch das Schwingungssteuersignal Φ bestimmt. Damit wird eine Initialisierung einer gewünschten internen Schaltung, wie einer RAS-verbundenen Schaltung, eine vorbestimmte Anzahl von Malen unter der Steuerung eines Dummy-Zyklussignals Φ von der Dummy-Zyklus-Erzeugungsschaltung 350, die in der Halblei­ terspeichereinrichtung enthalten ist, nach Anlegung einer Stromversorgungsspannung automatisch ausgeführt.

Die Ausgänge des RAS-Puffers 355 und des SC-Puffers 360 sind für die Dauer des Dummy-Zyklus in Reaktion auf das Schwin­ gungssteuersignal Φ gesperrt. Dementsprechend sind die exter­ nen Anschlüsse 302 und 303 während dieser Dummy-Zyklusperiode inaktiv, um einen externen Zugriff zu verhindern. Wenn das Schwingungssteuersignal Φ den aktiven "L"-Pegel annimmt, um den Dummy-Zyklus zu beenden, entsprechen die Zustände der Ausgänge der Puffer 355 und 360 den an die externen Anschlüsse 302 und 303 angelegten Signalpotentialen. Im Ergebnis dessen werden die externen Anschlüsse 302 und 303 aktiviert, um externen Zugriff zu ermöglichen.

Eine als eine solche interne Schaltung zur Ausführung eines Dummy-Zyklus dienende RAS-verbundene Schaltung kann in Reaktion auf ein Dummy-Zyklussignal arbeiten, ohne daß zusätzliche Schaltungen vorgesehen sind, wenn sie so angeordnet ist, daß sie als Aktivierungssteuersignal ein der logischen Summe der internen Steuersignale RAS oder vom RAS-Puffer 355 und dem Dummy-Zyklussignal entsprechendes Signal aufnimmt. Dies trifft auch für den Fall einer CAS-verbundenen Schaltung zu.

Das Dummy-Zyklussignal Φ, das unabhängig vom externen Steuer­ signal ext. erzeugt wird, kann auf eine gewünschte interne Schaltung übertragen werden. Es ist daher möglich, alle Spei­ cherinhalte eines seriellen Registers 14 entsprechend dem Dum­ my-Zyklus zu initialisieren, indem jedes Datenregister DR im seriellen Register 14 nach Fig. 13 beispielsweise mit einem Transistorschalter verbunden wird, um das Zwischenspeicherpo­ tential des Registers in Reaktion auf das Dummy-Zyklussignal auf ein vorbestimmtes Potential zu setzen. Bei einem aus Inverter-Latches aufgebauten Datenregister DR kann eine Ini­ tialisierung des seriellen Registers leicht durch Verbinden des Eingangs eines Inverters mit "H"-Potential auf dem Vcc-Pegel der Stromversorgung und des Eingangs des anderen Inverters mit "L"-Potential auf Vss-Masse-Potentialpegel in Reaktion auf das Dummy-Zyklussignal Φ erreicht werden. Das Dummy-Zyklussignal Φ, das unabhängig von den Steuersignalen RAS und erzeugt wird, kann eine CAS-verbundene Schaltung oder eine periphere Schaltung, die nicht in einer RAS-verbundenen oder einer CAS-ver­ bundenen Schaltung enthalten ist, initialisieren.

Fig. 3 ist ein Signalwellenformdiagramm, das die Zustände der externen Steuersignale einer Halbleiterspeichereinrichtung in einem Dummy-Zyklus nach einer Ausführungsform zeigt.

Nach Fig. 3 wird ein Schwingungssteuersignal Φ für eine vorbe­ stimmte Zeitspanne erzeugt, wenn das Potential am Stromversor­ gungsanschluß 301 bei Anlegen einer externen Stromversorgungs­ spannung Vcc auf "H" ansteigt. Beide externen Steuersignale ext. und ext. werden in diesem Dummy-Zyklus auf inakti­ ven "H"-Pegel gesetzt. Auf die Beendigung des Dummy-Zyklus folgt die Änderung des externen Steuersignals ext., die durch den RAS-Puffer 355 nachgewiesen wird. Danach beginnt ein normaler Zyklus des Ausführens eines Schreib- oder Lesevorgangs gewünschter Daten.

Wie oben beschrieben, wird der Dummy-Zyklus intern und automa­ tisch nach Anlegen einer externen Stromversorgungsspannung Vcc an die Halbleiterspeichereinrichtung ausgeführt. Es ist daher unnötig, das externe Steuersignal ext. mehrere Male abzu­ senken und anzuheben, was den Entwurf des Timings (der Zeit­ steuerung) für ein Speichersystem einfach macht.

Die externe Überwachung des Schwingungssteuersignals Φ über den externen Anschlußstift ermöglicht es einer extern vorgesehenen Steuerschaltung, wie einer CPU, leicht eine Dummy-Zyklus­ periode in der Halbleiterspeichereinrichtung nachzuweisen, und aufgrund dessen einen normalen Zyklus zu starten, ohne daß eine Zeitfolgespezifizierung (eine Verzögerungszeit, die für das externe Steuersignal ext. erforderlich ist, um nach dem Einschalten der Netzspannung aktiv gemacht zu werden, o. ä.) vorgesehen ist.

Fig. 4 zeigt ein Beispiel eines speziellen Aufbaus für die in Fig. 1 gezeigte Schwingungsschaltung 352. Wie Fig. 4 zeigt, enthält die Schwingungsschaltung 352 einen Ringoszillator 401, der in Reaktion auf ein Schwingungssteuersignal Φ schwingt und ein Dummy-Zyklussignal Φ erzeugt, Taktgeneratoren 403 und 404 zur Erzeugung eines ersten bzw. zweiten Taktsignals Φ0 bzw. Φ1 in Reaktion auf das Dummy-Zyklussignal Φ vom Ringoszillator 401, eine Latchschaltung 402 zum Setzen der Takterzeugungs- Zeitfolge der Taktgeneratoren 403 und 404 und eine Latchdaten- Schalteinrichtung 410 zum Umschalten der Latchdaten (zwischen­ gespeicherten Werte) der Latchschaltung 402 in Reaktion auf das Dummy-Zyklussignal.

Der Ringoszillator 401 enthält kaskadenartig miteinander ver­ bundene vierstufige Inverterschaltungen IV41, IV42, IV43 und IV44 und eine Gatterschaltung G40, die das Ausgangssignal der Inverterschaltung IV44 und das Schwingungssteuersignal Φ empfängt. Die Gatterschaltung G40 empfängt das Schwingungssteu­ ersignal Φ an ihrem Falsch-Eingang und das Ausgangssignal der Inverterschaltung IV44 an ihrem Wahr-Eingang. Die Gatterschal­ tung G40 erzeugt ein "H"-Signal nur dann, wenn das Schwingungs­ steuersignal Φ auf "H"-Pegel und das Ausgangssignal der Inverterschaltung IV44 auf "L"-Pegel ist. Dementsprechend funk­ tioniert die Gatterschaltung G40 als Inverterschaltung, wenn das Schwingungssteuersignal Φ auf "H"-Pegel ist. Das Ausgangs­ signal der Gatterschaltung G40, das heißt das Dummy-Zyklus­ signal Φ wird an eine gewünschte interne Schaltung angelegt, während es zum Eingang der Inverterschaltung IV41 in der ersten Stufe zurückgeführt wird.

Die Latchschaltung 402 enthält 2 Inverterschaltungen IV1 und IV2. Ein Eingang der Inverterschaltung IV1 ist mit einem Knoten N10 und ein Ausgang mit einem Knoten N20 verbunden. Ein Eingang der Inverterschaltung IV2 ist mit dem Knoten N20 und ein Aus­ gang mit dem Knoten N10 verbunden. Das heißt, die Latchschal­ tung 402 ist als Inverter-Latchschaltung aufgebaut.

Der Taktgenerator 403 zum Erzeugen eines Taktsignals Φ0 ent­ hält eine Gatterschaltung G10 mit 2 Eingängen zur Aufnahme des Dummy-Zyklussignals Φ und des Potentialsignals am Knoten N10 der Latchschaltung 402 und eine Inverterschaltung IV10 zur Auf­ nahme des Ausgangssignals der Gatterschaltung G10. Die Gatter­ schaltung G10 gibt ein "L"-Signal nur dann aus, wenn beide Eingänge auf "H"-Pegel liegen. Der Taktgenerator 404 zur Erzeugung eines Taktsignals Φ enthält eine Gatterschaltung G20 zur Aufnahme des Dummy-Zyklussignals Φ und des Potentialsignal am Knoten N20 der Latchschaltung 402 und eine Inverterschaltung IV20 zur Aufnahme des Ausgangssignals der Gatterschaltung G20. Ähnlich zur Gatterschaltung G10 gibt die Gatterschaltung G20 nur dann ein "L"-Signal aus, wenn ihre beiden Eingänge "H"- Pegel annehmen.

Die Latchdaten-Schalteinrichtung 410 enthält eine erste Daten­ bestimmungsschaltung 405, eine zweite Datenbestimmungsschaltung 406 und eine Inverterschaltung 407 zur Steuerung des Betriebs der Datenbestimmungsschaltungen 405 und 406.

Die erste Datenbestimmungsschaltung 405 enthält ein Schaltele­ ment T10, das zum Beispiel durch einen n-Kanal-MOS-Transistor (IGFET) gebildet wird, zur Verbindung einer Elektrode eines Kondensators C10 mit dem Knoten N10 in Reaktion auf das Dummy- Zyklussignal Φ, einen Schalttransistor T12, der zum Beispiel durch einen n-Kanal-MOS-Transistor gebildet wird und in Reak­ tion auf das Potential einer Elektrode des Kondensators C10 einschaltet, und ein Schaltelement T11, das zum Beispiel durch einen n-Kanal-MOS-Transistor gebildet wird und in Reaktion auf das Ausgangssignal der Inverterschaltung 407 einschaltet und einen Leitungsanschluß des Schaltelements T12 mit dem Knoten N10 verbindet. Die andere Elektrode des Kondensators C10 wird mit einem vorbestimmten Potential Vss, welches beispielsweise Massepotential ist, verbunden. Der andere Leitungsanschluß des Schaltelements T12 wird ähnlich mit dem Potential Vss verbun­ den.

Die zweite Datenbestimmungsschaltung 406 enthält in ähnlicher Weise einen Kondensator C20, ein Schaltelement T21, das zum Beispiel durch einen n-Kanal-MOS-Transistor gebildet wird und in Reaktion auf das Dummy-Zyklussignal Φ eine Elektrode des Kondensators C20 mit dem Knoten N20 verbindet, ein Schaltele­ ment T22, das zum Beispiel durch einen n-Kanal-MOS-Transistor gebildet wird und in Reaktion auf das Potential einer Elektrode des Kondensators C20 einschaltet, und ein Schaltelement T20, das zum Beispiel durch einen n-Kanal-MOS-Transistor gebildet wird und in Reaktion auf das Ausgangssignal der Inverterschal­ tung 407 den Knoten N20 mit einem Leitungsanschluß des Schalt­ elements T22 verbindet. Die andere Elektrode des Kondensators C20 und der andere Leitungsanschluß des Schaltelements T22 sind beide mit dem Potential Vss verbunden. Die Inverterschal­ tung 407 invertiert das Dummy-Zyklussignal Φ. Die Betriebswei­ se wird im folgenden beschrieben.

Unmittelbar nach dem Einschalten der Stromversorgung werden die Potentiale an den Knoten N10 und N20 auf zueinander komplemen­ tären Signalpotentialen, die vom Zustand des entsprechenden Knotens in der Latchschaltung 402 zu diesem Zeitpunkt abhängen, festgehalten. Es wird angenommen, daß der Knoten N10 auf "H" und der Knoten N20 auf "L" initialisiert seien. Das Schwin­ gungssteuersignal Φ bleibt unmittelbar nach dem Einschalten der Spannung auf "L"-Pegel. Das Ausgangssignal der Gatterschaltung G40, das heißt das Dummy-Zyklussignal Φ ist auf "L"-Pegel.

Infolgedessen nehmen die Ausgänge der Gatterschaltungen G10 und G20 "H"-Pegel an, während die Taktsignale 0 und 1 beide auf "L"-Niveau sind.

Nach Erzeugung des Strom-Ein-Nachweissignal POR als ein Dummy- Zyklus-Bestimmungssignal von der in Fig. 1 gezeigten Strom- Ein-Nachweisschaltung 351 erzeugt die Schwingungssteuerschal­ tung 353 (siehe Fig. 1), die weiter unten im Detail beschrie­ ben wird, ein Schwingungssteuersignal Φ (siehe die Wellenform­ darstellung der Fig. 2). Wenn das Schwingungssteuersignal Φ auf "H" ansteigt, wirkt die Gatterschaltung G40 als Inverter­ schaltung. Das Dummy-Zyklussignal Φ ist vor dem Anstieg des Schwingungssteuersignals Φ auf "H" auf "L"-Pegel. Das Ausgangs­ signal der Inverterschaltung IV44 wird nach dem Einschalten des Stromes auf "L" festgehalten. Im Ergebnis dessen steigt das Dummy-Zyklussignal Φ, welches das Ausgangssignal der Gatter­ schaltung G40 ist, in Reaktion auf den Anstieg des Schwingungs­ steuersignals Φ auf "H" auf "H" an.

Mit dem Anstieg des Dummy-Zyklussignals Φ auf "H" nimmt das Ausgangssignal der Gatterschaltung G10, die an ihrem Eingang das Signalpotential am Knoten N20 der Latchschaltung 402 auf­ nimmt, "L"-Pegel an, und das Taktsignal Φ0 von der Inverter­ schaltung IV10 steigt auf "H" an. Zu dieser Zeit, zu der das Signalpotential des Knotens N20 auf "L" ist, bleibt das Taktsi­ gnal Φ1 auf "L".

Die Schaltelemente T10 und T21 in der Latchdaten-Schalteinrich­ tung 410 werden in Reaktion auf den Anstieg des Dummy-Zyklussi­ gnals Φ auf "H" eingeschaltet. Eine Elektrode des Kondensators C10 in der Latchdaten-Bestimmungsschaltung 405 wird auf "H" ge­ laden, während eine Elektrode des Kondensators C20 auf "L" ge­ laden wird. Im Ergebnis dessen wird das Schaltelement T12 ein­ geschaltet, und das Schaltelement T22 wird ausgeschaltet.

Nach dem Anstieg des Dummy-Zyklussignals Φ auf "H" fällt das Dummy-Zyklussignal Φ nach dem Verstreichen einer Verzögerungs­ zeit der Inverter IV41-IV44 und der Gatterschaltung G40 auf "L" ab. Im Ergebnis dessen fällt das Taktsignal Φ0 auf "L" ab. Das Ausgangssignal der Inverterschaltung 407 steigt in Reaktion auf das Abfallen des Dummy-Zyklussignals Φ auf "L" auf "H" an, wodurch die Schaltelemente T11 und T20 einschalten.

Durch die Aufladungspotentiale der Kondensatoren C10 bzw. C20 wird bestimmt, daß das Schaltelement T12 "ein" und das Schalt­ element T22 "aus" ist. Die Stromsteuerfähigkeit der Datenbe­ stimmungsschaltungen 405 und 406 wird größer als die Zwischen­ speicherkapazität der Latchschaltung 402 gesetzt. Infolgedessen wird das Signalpotential des Wertes "H" am Knoten N10 mit großer Geschwindigkeit auf "L" verringert. Im Ergebnis dessen wird das Potential am Knoten N10 "L", und das Signalpotential am Knoten N20 wird "H".

Während das Potential des Knotens N10 auf "L" und das Signalpo­ tential des Knotens N20 auf "H" ist, nehmen nach einem Anstieg des Dummy-Zyklussignals Φ auf "H" das Taktsignal Φ0 "L"-Pegel und das Taktsignal Φ1 "H"-Pegel an.

Das heißt, die Taktsignale Φ0 und Φ1 werden bei jeder Erzeugung (Aktivierung) des Dummy-Zyklussignals Φ abwechselnd generiert. Dieser Vorgang wird wiederholt, während das Schwingungssteuer­ signal Φ auf "H"-Pegel ist. Genauer gesagt wird jedesmal, wenn ein Dummy-Zyklussignal erzeugt wird, der Latchwert der Latch­ schaltung 402 unter der Steuerung der Latchdatenschalteinrich­ tung 410 umgeschaltet, um alternierend Taktsignale Φ0 und Φ1 zu erzeugen.

Nach einer vorbestimmten Anzahl von Erzeugungen der Taktsignale Φ0 und Φ1 bringt die Schwingungssteuerschaltung 353 das Schwin­ gungssteuersignal Φ auf "L"-Pegel herab. In Reaktion darauf nimmt das Ausgangssignal der Gatterschaltung G40, das heißt das Dummy-Zyklussignal Φ, "L"-Pegel an, und beide Taktsignale Φ0 und Φ1 nehmen "L"-Pegel an.

Durch den oben beschriebenen Betrieb wird automatisch für eine vorbestimmte Anzahl von Malen ein Dummy-Zyklussignal zur Initi­ alisierung einer internen Schaltung erzeugt.

Der in Fig. 4 gezeigte Schaltungsaufbau ist ein Beispiel, es kann jedoch ein beliebiger Schaltungsaufbau benutzt werden, bei dem ein Dummy-Zyklussignal Φ erzeugt wird, wenn das Schwin­ gungssteuersignal Φ erzeugt wird, und bei dem in Reaktion auf das Dummy-Zyklussignal Φ alternierend Taktsignale Φ0 und Φ1 er­ zeugt werden.

Fig. 5 ist ein Schaltbild, das ein Beispiel für den speziellen Aufbau einer in Fig. 1 gezeigten Schwingungssteuerschaltung 353 zeigt. Die in Fig. 5 gezeigte Schwingungssteuerschaltung 353 kann in Kombination mit der in Fig. 4 gezeigten Schwin­ gungsschaltung 352 verwendet werden.

Wie Fig. 5 zeigt, enthält die Schwingungssteuerschaltung 353 einen Schaltungsblock 385 zum Bestimmen der Zeitdauer des akti­ ven Zustands des Schwingungssteuersignals Φ und eine Ausgangs­ schaltung 390 zur Ausgabe des Schwingungssteuersignals Φ in Re­ aktion auf ein Ausgangssignal des Schaltungsblocks 385 und des Strom-Ein-Nachweissignals POR. Der Schaltungsblock 385 wird in Reaktion auf das Strom-Ein-Nachweissignal POR aktiviert und macht das Schwingungssteuersignal Φ von der Ausgangsschaltung 390 inaktiv, während er die Taktsignale Φ0 und Φ1 (das heißt das Dummy-Zyklussignal Φ) eine vorbestimmte Anzahl von Malen empfängt.

Der Schaltungsblock 385 enthält Signalübertragungsstufen 395-1- 395-n, die in einer n-stufigen Kaskade angeordnet sind. Die Signalübertragungsstufe 395-i (i= 1-n) enthält einen mit einer Diode verbundenen n-Kanal-MOS-Transistor Di zur Aufnahme eines Ausgangssignals einer Signalübertragungsstufe in einer hervorgehenden Stufe, einen n-Kanal-MOS-Transistor CTi, der auf den Ausgang des Transistors Di anspricht, um ein Taktsignal Φ (Φ0 oder Φ1) auf einen Ausgangsknoten NDib zu übertragen, einen Bootstrap-Kondensator CAi, der zwischen das Gate und einen Lei­ tungsanschluß des Transistors CTi geschaltet ist, und Schalt­ transistoren RTia und RTib, die zum Beispiel n-Kanal-MOS-Transi­ storen sind, zum Rückstellen der Knoten NDia bzw. NDib.

Die Signalübertragungsstufe 395-i enthält weiter Gatterschal­ tungen GCia und GCib zur Ein- und Aus-Steuerung der Schalt­ transistoren RTia und RTib. Eine Gatterschaltung GCja (j= 2-n) ist mit dem Ausgangsknoten NDjb an ihrem Wahr-Eingang, mit dem Schwingungssteuersignal Φ an ihrem Falsch-Eingang und dem Strom-Ein-Nachweissginal POR an ihrem Falsch-Eingang über eine Inverterschaltung IV60 verbunden. Die Gatterschaltung GCja gibt ein Signal "H" aus, wenn das Potential am mit ihr verbundenen Ausgangsknoten NDjb "H" annimmt oder das Schwingungssteuer­ signal Φ "L" annimmt oder das Strom-Ein-Nachweissignal POR "H" annimmt.

Eine in der ersten Signalübertragungsstufe 395-1 enthaltene Gatterschaltung GC1a liegt an ihrem Wahr-Eingang am Ausgang ihres Ausgangsknotens ND1b, und mit ihrem Falsch-Eingang nimmt sie das Schwingungssteuersignal Φ auf. Die Gatterschaltung GC1a nimmt ein Signal auf "H"-Pegel auf, wenn das Potential am Aus­ gangsknoten ND1b "H"-Niveau oder das Schwingungssteuersignal Φ "L"-Niveau annimmt.

Die Gatterschaltung GCib (i= 1-n) empfängt an ihrem Falsch- Eingang das Taktsignal Φ (Φ0 oder Φ1), an ihrem Falsch-Eingang das Schwingungssteuersignal Φ und an ihrem Falsch-Eingang über die Inverterschaltung IV60 das Strom-Ein-Nachweissignal POR. Die Gatterschaltung GCib gibt ein Signal auf "H"-Pegel aus, wenn mindestens einer ihrer 3 Eingänge "L"-Pegel annimmt.

Die Ausgangsschaltung 390 enthält einen CMOS-Inverter, der einen komplementär miteinander verbundenen p-Kanal-MOS-Transi­ stor PT1 und n-Kanal-MOS-Transistor NT1 aufweist, und einen CMOS-Inverter, der einen komplementär mit einem n-Kanal-MOS- Transistor NT2 verbundenen p-Kanal-MOS-Transistor PT2 aufweist. Die Gates der Transistoren PT1 und NT1 sind am Ausgangsknoten NAb miteinander verbunden. Die Gates der Transistoren PT2 und NT2 sind am Eingangsknoten NAa verbunden. Parallel zum Transi­ stor NT1 ist weiter ein n-Kanal-MOS-Transistor NT3 vorgesehen, dessen Gate das Netz-Ein-Nachweissignal POR empfängt. Im folgenden wird die Betriebsweise beschrieben.

Wenn an die Halbleiterspeichereinrichtung eine Stromversor­ gungsspannung angelegt wird, steigt ein Strom-Ein-Nachweis­ signal POR einer Strom-Ein-Nachweisschaltung auf "H" an. In Reaktion darauf schaltet der Transistor NT3 ein und setzt den Knoten NAa auf "L" bzw. das Potential Vss. Das Potential am Ausgangsknoten NAb nimmt "H"-Pegel an, wodurch ein Schwingungs­ steuersignal Φ erzeugt (aktiviert) wird. Das Strom-Ein-Nachweis­ signal POR wird auch an den Falsch-Eingang der Gatterschaltung GCib über die Inverterschaltung IV60 angelegt. Alle Schalt­ transistoren RTib werden in Reaktion auf das Strom-Ein- Nachweissignal POR eingeschaltet, wodurch der Knoten NDib auf "L" rückgestellt wird. Über die Inverterschaltung IV60 wird das Strom-Ein-Nachweissignal POR an den Falsch-Eingang der Gatter­ schaltung GCja angelegt. Im Ergebnis dessen wird der Schalt­ transistor RTja eingeschaltet und der Knoten NDja auf "L" rückgestellt. Das Ausgangssignal der Gatterschaltung GC1a nimmt "L"-Pegel an, wenn das Schwingungssteuersignal Φ aktiviert wird, wodurch der Schalttransistor RT1a eingeschaltet wird.

Der diodenartig geschaltete Transistor D1 schaltet ein, wenn der Pegel des Strom-Ein-Nachweissignals POR eine Schwellspan­ nung überschreitet, und beginnt den Knoten ND1a aufzuladen. Der Transistor CT1 wird in Reaktion auf die Aufladung des Knotens ND1a eingeschaltet.

Wenn das Strom-Ein-Nachweissignal POR auf "L"-Pegel abfällt, wird der Schalttransistor RT1b ausgeschaltet. Wird in diesem Zustand das Taktsignal Φ0 angelegt, wird der Knoten ND1b über den Transistor CT1 aufgeladen. Das Aufladungspotential des Kno­ tens ND1b wird über den Bootstrap-Kondensator CA1 an den Knoten ND1a zurückgeführt (rückgekoppelt), wodurch das Gatepotential des Transistors CT1 weiter erhöht wird. Im Ergebnis dessen wird der Transistor CT1 mit hoher Geschwindigkeit vollständig einge­ schaltet, wodurch das Taktsignal Φ0 auf den Knoten ND1b über­ tragen wird, ohne daß ein Signalverlust bewirkt wird. Das Signalpotential am Knoten ND1b wird über den diodenartig ge­ schalteten Transistor D2 auf den Knoten ND2a übertragen. Wenn zu diesem Zeitpunkt kein Taktsignal Φ1 erzeugt wird, wird nur eine Elektrode des Bootstrap-Kondensators CA2 aufgeladen.

Wenn das Taktsignal Φ1 auf "L" abfällt, nimmt das Ausgangssi­ gnal der Gatterschaltung GC1b "H"-Pegel an, der Schalttran­ sistor RT1b wird eingeschaltet, und das Potential am Knoten ND1b wird "L". Im Ergebnis dessen wird der diodenartig geschal­ tete Transistor D2 ausgeschaltet. Der Knoten ND2a, der bereits auf "H"-Pegel aufgeladen wurde, wird auf dem Aufladungspoten­ tial gehalten. Wenn der Knoten ND1b auf "H" aufgeladen ist, gibt die Gatterschaltung GC1a ein Signal auf "H"-Pegel aus, um den Schalttransistor RT1a einzuschalten. Im Ergebnis dessen wird das Potential am Knoten ND1a "L".

Bei der nachfolgenden Anlegung des Taktsignals Φ1 nimmt das Ausgangssignal der Gatterschaltung GC2b "l"-Pegel an, wodurch der Schalttransistor RT2b ausgeschaltet wird. Der bereits im Ein-Zustand befindliche Schalttransistor CT2 überträgt das Taktsignal Φ1 auf den Knoten ND2b. Das Aufladungspotential des Knotens ND2b wird über den Bootstrap-Kondensator CA2 an das Gate des Transistors CT2 zurückgeführt (rückgekoppelt), um das Potential am Knoten ND2b mit hoher Geschwindigkeit zu erhöhen. Das Potential am Knoten ND2b wird über den Transistor D3 auf den Knoten ND3a übertragen. Wenn das Potential am Knoten ND2b auf "H" ansteigt, wird der Schalttransistor RT2a eingeschaltet, so daß das Potential am Knoten ND2a auf "L" absinkt.

Wenn das Taktsignal Φ1 auf "L" abfällt, schaltet das Ausgangs­ signal der Gatterschaltung GC2b den Transistor RT2b ein, wo­ durch das Potential am Knoten ND2b auf "L" gesetzt wird. Im Er­ gebnis dessen wird der Knoten ND3a auf "H"-Pegel gehalten.

Bei nachfolgender Anlegung des Taktsignals Φ0 steigt das Poten­ tial am Knoten ND3b auf "H" an. Das Potential des Knotens NDna steigt durch nachfolgende Wiederholung dieses Vorganges auf "H" an. Mehrmalige (in Fig. 5 n/2malige) Erzeugung des Taktsi­ gnals Φ1 lädt den Knoten NDnb auf "H"-Potential auf. Das Auf­ ladungspotential des Knotens NDnb wird über den Transistor Dn+1 auf den Knoten NAa übertragen. Wenn der Knoten NAa auf "H" aufgeladen ist, nimmt das Potential am Knoten NAb den Wert "L" an, so daß der Latch-Zustand der Latchschaltung 390 umgekehrt wird und das Schwingungssteuersignal Φ den "L"-Pegel annimmt. Wenn das Schwingungssteuersignal Φ "L"-Pegel annimmt, werden unabhängig vom Zustand des Taktsignals Φ (Φ0, Φ1) alle Ausgänge der Gatterschaltungen GCia und GCib "H", wodurch zuverlässig alle Knoten ND1a-NDna und ND1b-NDnb der entsprechenden Signalübertragungsstufen 395-1 bis 395-n auf "L"-Pegel gesetzt werden.

Es ist möglich, das Schwingungssteuersignal Φ nach Erzeugung des Taktsignals Φ für eine bestimmte Anzahl von Malen im Ergeb­ nis der aufeinanderfolgenden Übertragung eines Ladungspoten­ tials ("H") jedes Mal, wenn nach der Erzeugung des Netz-Ein- Nachweissignals POR das Taktsignal Φ (Φ0 und Φ1) erzeugt wird, zuverlässig auf "L" zu setzen. Die Anzahl von Erzeugungen des Taktsignals Φ (Φ0 und Φ1) wird durch die Anzahl der Stufen der Signalübertragungsstufen 395-1 bis 395-n bestimmt.

Bei der in Fig. 4 gezeigten Schwingungsschaltung ist die Reihenfolge der Erzeugung der Taktsignale Φ0 und Φ1 variabel. Der Latch-Anfangszustand der Latchschaltung 402 (siehe Fig. 4) ist durch die Differenz zwischen den Stromsteuerfähigkeiten der Inverter (die infolge von Herstellungsparametern und Unter­ schieden jedes Elements geringfügig voneinander abweichen) o. ä. bestimmt. In einem solchen Falle kann daher die Dauer des Schwingungssteuersignals Φ für jede Einrichtung um einen Zyklus des Taktsignals Φ abweichen. Das heißt, eine erste Erzeugung eines Taktsignals Φ1 könnte ignoriert werden. In einem solchen Falle wird durch das Vorsehen eines Schalttransistors zur Initialisierung der Knoten N10 und N20 auf "H" bzw. "L" in Reaktion auf das Strom-Ein-Nachweissignal POR in der in Fig. 4 gezeigten Latchschaltung 402 der anfängliche Latchwert der Latchschaltung 402 zuverlässig eingestellt, wodurch die Reihen­ folge der Erzeugung der Taktsignale Φ0 und Φ1 festgelegt wird.

Fig. 6 ist ein Schaltbild, das ein Beispiel für den speziellen Aufbau einer Strom-Ein-Nachweisschaltung 351 in Fig. 1 zeigt. Ein vorbestimmtes Vorspannungspotential Vsub wird an ein Halb­ leitersubstrat angelegt, auf dem die Halbleiterspeichereinrich­ tung gebildet ist. Die Anlegung des Substratvorspannungspoten­ tials Vsub dient dazu, eine kapazitive Kopplung zwischen dem Halbleitersubstrat und einer Signalleitung und Fluktuationen des Substratpotentials, die durch ein Einfließen eines Sub­ stratstromes verursacht werden, zu verhindern und die Schwell­ spannung eines MOS-Transistors zu optimieren. Ein solches Sub­ stratvorspannungspotential Vsub wird gewöhnlich durch eine auf dem Chip angeordnete Substratvorspannungs-Erzeugungsschaltung erzeugt und angelegt. In Fig. 6, die die Netz-Ein-Nachweis­ schaltung 351 zeigt, ist die Halbleiterspeichereinrichtung auf einem p-Halbleitersubstrat mit einem negativen Substratvor­ spannungspotential Vsub gebildet.

Wie Fig. 6 zeigt, enthält die Strom-Ein-Nachweisschaltung 351 ein Register RS und einen Kondensator CA20 zum Aufladen eines Knotens N50 in Reaktion auf die Stromversorgungsspannung Vcc, eine CMOS-Inverterschaltung IV75, die einen p-Kanal-MOS-Tran­ sistor PT21 und einen n-Kanal-MOS-Transistor NT21 aufweist, zum Invertieren des Signalpotentials des Knoten N50, eine Inverter­ schaltung IV70, die mit dem Ausgang der CMOS-Inverterschaltung IV75 verbunden ist, und einen p-Kanal-MOS-Transistor PT20, dessen Gate mit dem Ausgang der Inverterschaltung IV75 verbun­ den ist und der den Knoten N50 mit der Stromversorgungsspan­ nung Vcc verbindet.

Ein Widerstand RS und ein Kondensator CA20 sind parallel zu­ einander angeordnet. Der Transistor PT20 ist dazu vorgesehen, den Betrieb der Inverterschaltung IV75 zu beschleunigen und zu stabilisieren.

Die Strom-Ein-Nachweisschaltung 351 enthält weiter einen dio­ denartig geschalteten p-Kanal-MOS-Transistor D50, der zwischen den Knoten N50 und das Halbleitersubstrat geschaltet ist. Der diodenartig geschaltete Transistor D50 weist das von der Sub­ stratvorspannungs-Erzeugungsschaltung 500 an das Halbleiter­ substrat angelegte Vorspannungspotential Vsub nach. Der Tran­ sistor D50 setzt im Ein-Zustand, wobei seine Schwellspannung Vth ist, den Knoten N50 auf Vsub + Vth. Die Betriebsweise wird unter Bezugnahme auf das Wellenformdiagramm der Fig. 7 beschrieben.

Die Substratvorspannungs-Erzeugungsschaltung 500 wird in Reak­ tion auf die Anlegung der Stromversorgungsspannung Vcc akti­ viert, wodurch das Halbleitersubstrat nach Verstreichen einiger 100 µs auf ein vorbestimmtes negatives Potential gesetzt wird. Da das Substratpotential Vsub unmittelbar nach dem Einschalten des Stromes die Schwellspannung des Transistors D50 nicht über­ schreitet, ist der Transistor D50 aus. Nach Anlegung der Strom­ versorgungsspannung Vcc wird der Knoten N50 über den Widerstand RS und auch durch die Ladungspumpwirkung des Kondensators CA20 aufgeladen. Wenn das Potential am Knoten N50 auf "H" ansteigt, steigt das Strom-Ein-Nachweissignal POR über die Inverterschal­ tungen IV75 und IV70 auf "H" an. Der Ausgang der Inverterschal­ tung IV75 wird an das Gate des Transistors PT20 angelegt. Der Transistor PT20 verbindet, wenn der Ausgang der Inverterschal­ tung IV75 "L"-Pegel annimmt, die Stromversorgung Vcc mit dem Knoten N50, wodurch das Potential des Knotens N50 mit hoher Geschwindigkeit stabilisiert wird.

Wenn das Vorspannungspotential Vsub des Halbleitersubstrats im Ergebnis der Tätigkeit der Halbleitervorspannungs-Erzeugungs­ schaltung 500 die Schwellspannung des Transistors D50 über­ steigt, wird der Transistor D50 eingeschaltet und verringert das Potential des Knotens N50. Der Pegel des Knotens N50 wird mit Vsub + Vth schließlich "L". Im Ergebnis dessen fällt das Strom-Ein-Nachweissignal POR über die Inverterschaltungen IV75 und IV70 auf "L" ab.

Das Potential am Knoten N50 wird den Transistor D50 auf das Halbleitersubstrat entladen. Der Knoten N50 ist über den Wider­ stand RS mit der Stromversorgungsspannung Vcc verbunden. Damit wird von der Stromversorgungsspannung Vcc konstant ein Strom auf das Halbleitersubstrat geliefert, was das Vorspannungspo­ tential des Halbleitersubstrats nachteilig beeinflussen könnte. Dies kann jedoch dadurch verhindert werden, daß der Ein-Wider­ stand des Transistors D50 hinreichend groß ist, um den Strom­ fluß durch diesen sehr klein zu machen, oder durch Setzen des Widerstandswertes des Widerstandes RS auf einen relativ großen Wert.

Bei dem in Fig. 1 gezeigten Aufbau wird nur unmittelbar nach dem Einschalten der Netzspannung intern ein Dummy-Zyklus gene­ riert. In einem VRAM o. ä. sollte jedoch in jeder der verschie­ denen Betriebsarten ein Dummy-Zyklus ausgeführt werden. Fig. 8 zeigt den Aufbau zur internen Erzeugung eines Dummy-Zyklus­ signals entsprechend diesen Betriebsarten.

Wie Fig. 8 zeigt, enthält eine Dummy-Zyklus-Erzeugungsschal­ tung eine Spezialfunktions-Nachweisschaltung 601 zur Aufnahme einer vorbestimmten Kombination der externen Taktsignale ext., ext.DSF und ext., die an einen Takteingangsan­ schluß 610 angelegt werden, um zu bestimmen, ob eine spezielle Betriebsweise zur Ausführung eines Dummy-Zyklus vorgegeben wurde oder nicht, eine Schwingungssteuerschaltung 603, die auf ein Nachweissignal OSP von der Spezialfunktions-Nachweisschal­ tung 601 anspricht, um ein Schwingungssteuersignal Φ zu erzeu­ gen und dieses an die Schwingungsschaltung 602 anzulegen, und eine Schwingungsschaltung 602, die auf das Schwingungssteuer­ signal Φ von der Schwingungssteuerschaltung 603 anspricht und schwingt, um ein Dummy-Zyklussignal Φ zu erzeugen. Der Aufbau der Schwingungsschaltung 602 und der Schwingungssteuerschal­ tung 603 ist derselbe wie bei den in Fig. 4 und 5 gezeigten Ausführungsformen.

Die externen Steuersignale ext., ext.DSF und ext. sind die gleichen wie in Fig. 12 gezeigten Steuersignale. In diesem Falle wird eine Spezialfunktion vorgegeben, um einen Dummy- Zyklus auszuführen, wenn das externe Steuersignal ext.DSF an der abfallenden Flanke des externen Steuersignals ext. und/oder ext. "H"-Pegel annimmt. Die Spezialfunktions-Nach­ weisschaltung 601 erzeugt in Reaktion auf die so vorgegebene Spezialfunktion ein Spezialfunktions-Nachweissignal OSP ähnlich dem Strom-Ein-Nachweissignal POR als Dummy-Zyklus-Bestimmungs­ signal und legt dieses an die Schwingungssteuerschaltung 603 an.

Die Schwingungsschaltung 602 und die Schwingungssteuerschaltung 603 arbeiten auf die gleiche Weise wie in der oben beschriebe­ nen Ausführungsform und übertragen das Dummy-Zyklussignal eine vorbestimmte Anzahl von Malen an eine interne Schaltung, die in bezug auf die vorgegebene Spezialfunktion zu initiali­ sieren ist.

Als an die Spezialfunktions-Nachweisschaltung 601 anzulegendes externes Steuersignal können verschiedene andere als die in Fig. 8 gezeigten externen Steuersignale, etwa die Steuersig­ nale , o. ä. verwendet werden. Es ist auch möglich, eine Mehrzahl von Spezialfunktions-Nachweisschaltungen 601, die jeweils bestimmten Betriebsarten entsprechen, vorzusehen. Die internen Schaltungen werden jeweils entsprechend den Spezial­ funktions-Nachweisschaltungen oder entsprechenden Betriebsar­ ten gruppiert. In diesem Falle wird nur eine unvermeidliche mi­ nimale Anzahl interner Schaltungen entsprechend einem bestimm­ ten Spezialmodus initialisiert.

Wenn in Reaktion auf die vorbestimmten externen Steuersignale mehrere Betriebsarten vorgegeben werden, ermöglicht ein DRAM auch die Initialisierung einer erforderlichen internen Schal­ tung.

Fig. 9 ist ein Schaltbild, das den Aufbau einer Dummy-Zyklus- Erzeugungsschaltung nach einer weiteren Ausführungsform zeigt. Die in Fig. 9 gezeigte Dummy-Zyklus-Erzeugungsschaltung ent­ hält eine ODER-Schaltung 701, die ein Spezialfunktions-Nach­ weissignal OSP und ein Netz-Ein-Nachweissignal POR empfängt. Der Ausgang der ODER-Schaltung 701 wird als Dummy-Zyklus-Be­ stimmungssignal an die Schwingungssteuerschaltung 703 angelegt. Die ODER-Schaltung 701 erzeugt ein Dummy-Zyklus-Bestimmungssi­ gnal, um die Schwingungssteuerschaltung 703 anzusteuern, wenn entweder ein Spezialfunktions-Nachweissignal OSP oder ein Netz- Ein-Nachweissignal POR erzeugt wird. Eine Schwingungsschaltung 702 schwingt, um ein Dummy-Zyklus-Signal Φ in Reaktion auf ein Schwingungssteuersignal Φ von der Schwingungssteuerschaltung 703 zu erzeugen. Der in Fig. 9 gezeigte Aufbau erlaubt es, so­ wohl beim Nachweis des Netz-Ein-Zustandes als auch einer Spe­ zialfunktion intern einen Dummy-Zyklus zu generieren.

Wie vorangehend beschrieben, erlaubt es die Erfindung, die dazu geeignet ist, daß intern und automatisch ein Steuersignal zur Ausführung eines Dummy-Zyklus, falls dieser erforderlich ist, erzeugt und beendet wird, die Notwendigkeit der Erzeugung eines Steuersignals zur externen Vorgabe des Starts und des Endes eines Dummy-Zyklus ebenso wie der Steuerung des Dummy-Zyklus zu umgehen, wodurch der Entwurf der Zeitfolge (Steuerung) eines Speichersystems vereinfacht wird. Außerdem ist es, wenn das Dummy-Zyklussignal intern und automatisch erzeugt wird, mög­ lich, das Dummy-Zyklussignal an eine gewünschte interne Schal­ tung anzulegen, um leicht und zuverlässig eine gewünschte interne Schaltung entsprechend einer bestimmten Betriebsart zu initialisieren, ohne daß die Anzahl der äußeren Anschlüsse ver­ größert wird.

Claims (20)

1. In einem Dummy-Zyklus zur Initialisierung einer internen Schaltung betreibbare Halbleiterspeichereinrichtung mit einer ersten Erzeugungseinrichtung (351; 601; 701) zur Erzeugung eines Dummybetriebs-Bestimmungssignals (POR; OSP) in Reaktion auf ein vorbestimmtes Eingangssignal und einer zweiten Erzeu­ gungseinrichtung (352, 353; 602, 603) zur Erzeugung eines Dummy-Zyklus-Steuersignals (Φ) zur Ansteuerung der internen Schaltung eine vorbestimmte Anzahl von Malen in Reaktion auf das Dummybetriebs-Bestimmungssignal.

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch ge­ kennzeichnet, daß die erste Erzeugungseinrichtung eine Einrich­ tung (351) aufweist, die in Reaktion auf das Anlegen einer Stromversorgungsspannung an die Halbleiterspeichereinrichtung ein Netz-Ein-Nachweissignal als Dummybetriebs-Bestimmungssig­ nal erzeugt.

3. Halbleiterspeichereinrichtung nach Anspruch 2, dadurch ge­ kennzeichnet, daß die auf die Anlegung reagierende Einrichtung (351) eine auf die Anlegung der Stromversorgungsspannung rea­ gierende Aufladeeinrichtung (RS, CA20) zur Aufladung eines ersten Knotens (N50), eine auf das Potential am ersten Knoten reagierende Einrichtung (IV75, IV70) zur Erzeugung des Strom- Ein-Nachweissignals und eine Entladeeinrichtung (D50), die in Reaktion auf ein Potential des Substrates, auf dem die Halb­ leiterspeichereinrichtung gebildet ist, den ersten Knoten ent­ lädt, aufweist.

4. Halbleiterspeichereinrichtung nach Anspruch 3, dadurch ge­ kennzeichnet, daß die Aufladeeinrichtung eine Widerstandsein­ richtung (RS) und eine Kondensatoreinrichtung (CA20), die para­ llel zueinander zwischen den ersten Knoten (N50) und eine Stromversorgungsleitung (Vcc) geschaltet sind, aufweist.

5. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die erste Erzeugungseinrichtung eine Einrichtung (601) aufweist, die in Reaktion auf ein Spezialbetriebs-Bestimmungssignal, welches einen speziellen Betriebsmodus der Halbleiterspeichereinrichtung bestimmt, ein Spezialbetrieb-Nachweissignal (OSP) als Dummy-Zyklus-Bestim­ mungssignal erzeugt, aufweist.

6. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die zweite Erzeugungseinrichtung eine Schwingungssteuereinrichtung (353), die in Reaktion auf das Dummybetriebs-Bestimmungssignal ein Schwingungssteuersig­ nal (Φ) erzeugt, und eine Schwingungseinrichtung (352), die in Reaktion auf das Schwingungssteuersignal (Φ) das Dummy-Zyklus- Steuersignal (Φ) erzeugt, aufweist, wobei die Schwingungssteu­ ereinrichtung eine Einrichtung (385) zum Zählen des Dummy- Zyklus-Steuersignals und zu dessen Deaktivierung, wenn eine vorbestimmte Anzahl von Dummy-Zyklus-Steuersignalen gezählt wurde, aufweist.

7. Halbleiterspeichereinrichtung nach Anspruch 6, dadurch ge­ kennzeichnet, daß die Schwingungseinrichtung (352) eine Ring­ oszillatoreinrichtung (401), die in Reaktion auf das Schwin­ gungssteuersignal aktiviert wird und das Dummy-Zyklus-Steuer­ signal (Φ) erzeugt, und eine Taktgeneratoreinrichtung (402, 403, 410), die in Reaktion auf das Dummy-Zyklus-Steuersignal zweiphasige, nicht-überlappende Taktsignale (Φ0, Φ1) an die Schwingungssteuereinrichtung (353) liefert, aufweist.

8. Halbleiterspeichereinrichtung nach Anspruch 7, dadurch ge­ kennzeichnet, daß die Taktgeneratoreinrichtung aufweist:
eine Latcheinrichtung (402), die einen ersten Speicherknoten (N10) und einen zweiten Speicherknoten zum Speichern komple­ mentärer Signale am ersten und zweiten Speicherknoten enthält,
eine erste Gattereinrichtung (403), die in Reaktion auf das Dummy-Zyklus-Steuersignal und ein am ersten Speicherknoten (N10) gespeichertes Signal einen ersten Takt (Φ0) erzeugt,
eine zweite Gattereinrichtung (404), die in Reaktion auf das Dummy-Zyklus-Steuersignal und ein am zweiten Speicherknoten (N20) gespeichertes Signal einen zweiten Takt (Φ1) erzeugt, und
eine Alternierungseinrichtung (410), die in Reaktion auf das Dummy-Zyklus-Steuersignal abwechselnd die entsprechenden Signalpegel an den ersten und zweiten Speicherknoten ändert.

9. Halbleiterspeichereinrichtung nach Anspruch 8, dadurch ge­ kennzeichnet, daß die Alternierungseinrichtung (410) aufweist:
eine erste Latcheinrichtung (T10, C10), die in Reaktion auf das Dummy-Zyklus-Steuersignal (Φ) einen Signalpegel am ersten Spei­ cherknoten (N10) speichert,
eine erste Bestimmungseinrichtung (T11, T12), die in Reaktion auf ein durch die erste Latcheinrichtung gespeichertes Signal und das Dummy-Zyklus-Steuersignal einen Signalpegel am ersten Speicherknoten bestimmt, wobei die erste Latcheinrichtung und die erste Bestimmungseinrichtung komplementär zueinander akti­ viert werden,
eine zweite Latcheinrichtung (T21, C20), die in Reaktion auf das Dummy-Zyklus-Steuersignal einen Signalpegel am zweiten Speicherknoten (N20) speichert, und
eine zweite Bestimmungseinrichtung (T20, T22), die in Reaktion auf das Dummy-Zyklus-Steuersignal und einen durch die zweite Latcheinrichtung gespeicherten Signalpegel einen Signalpegel am zweiten Speicherknoten bestimmt, wobei die zweite Latcheinrich­ tung und die zweite Bestimmungseinrichtung komplementär zuein­ ander aktiviert werden.

10. Halbleiterspeichereinrichtung nach einem der Ansprüche 6 bis 9, dadurch gekennzeichnet, daß die Einrichtung zum Zählen (385) eine Mehrzahl von kaskadenartig miteinander verbundenen Signalübertragungsstufen (D1, CA1, CT1-CAn, CTn, Dn+1) zur sequentiellen Übertragung des Dummy-Zyklus-Bestimmungssignals in Reaktion auf die zweiphasigen, nicht überlappenden Taktsi­ gnale (Φ0, (Φ1) aufweist.

11. Halbleiterspeichereinrichtung nach Anspruch 10, dadurch ge­ kennzeichnet, daß die Schwingungssteuereinrichtung (353) weiter eine Flip-Flop-Einrichtung (390), die in Reaktion auf das Dummy-Zyklus-Bestimmungssignal (POR; OSP) so eingestellt wird, das sie das Schwingungssteuersignal (Φ) erzeugt, und die in Reaktion auf eine Ausgabe der kaskadenartig verbundenen Signal­ übertragungsstufen rückgestellt wird, um das Schwingungssteuer­ signal zu deaktivieren, aufweist.

12. Halbleiterspeichereinrichtung nach Anspruch 10 oder 11, da­ durch gekennzeichnet, daß die kaskadenartig verbundenen Signal­ übertragungsstufen eine alternierende Anordnung einer ersten Übertragungsstufe (CTi, Di, Cai), die auf ein Taktsignal (Φ0) des zweiphasigen, nicht-überlappenden Taktsignals anspricht, und einer zweiten Übertragungsstufe (Cti+1, Di+1, CAi+1), die auf ein anderes Taktsignal (Φ1) der zweiphasigen, nicht­ überlappenden Taktsignale anspricht, aufweist.

13. Halbleiterspeichereinrichtung nach Anspruch 12, dadurch gekennzeichnet, daß die erste Übertragungsstufe eine einen Aus­ gangswert einer vorhergehenden zweiten Übertragungsstufe auf­ nehmenden und den so aufgenommenen Ausgangswert an einen ersten Knoten (Ndia) weiterleitende Diodeneinrichtung (Di), ein auf einen Signalpegel am ersten Knoten ansprechenden und das eine Taktsignal an einen zweiten Knoten (NDib) übertragendes Übertragungsgatter (CT2i+1) und eine Rückkoppelungseinrichtung (CAi+2) zum Rückkoppeln eines Signalpotentials am zweiten Knoten auf ein Steuergate des Übertragungsgatters aufweist.

14. Halbleiterspeichereinrichtung nach Anspruch 13, dadurch ge­ kennzeichnet, daß die erste Übertragungsstufe weiter eine erste Rückstelleinrichtung (RTia, GCia), die in Reaktion auf einen Signalpegel des zweiten Knotens der ersten Übertragungsstufe und das Schwingungssteuersignal (Φ) und das Dummy-Zyklus-Be­ stimmungssignal einen Signalpegel des ersten Knotens der ersten Übertragungseinrichtung rückstellt, und eine zweite Rückstell­ einrichtung (RTib, GCib), die in Reaktion auf das Dummy-Zyklus- Bestimmungssignal (POR, OSP), das eine Taktsignal (Φ0) und das Schwingungssteuersignal (Φ) den zweiten Knoten der ersten Über­ tragungsstufe rückstellt, aufweist.

15. Halbleiterspeichereinrichtung nach einem der Ansprüche 12 bis 14, dadurch gekennzeichnet, daß die zweite Übertragungs­ stufe aufweist:
eine Diodeneinrichtung (D2i), die einen Ausgangswert einer vorhergehenden ersten Übertragungsstufe aufnimmt und den so aufgenommenen Ausgangswert an einen ersten Knoten (ND2ia) weiterleitet,
ein Übertragungsgatter (CT2i), das in Reaktion auf einen Signalpegel am ersten Knoten das andere Taktsignal auf einen zweiten Knoten (ND2ib) überträgt, und
eine Rückkoppelungseinrichtung (CA2i) zum Rückkoppeln eines Signals am zweiten Knoten auf den ersten Knoten.

16. Halbleiterspeichereinrichtung nach Anspruch 15, dadurch ge­ kennzeichnet, daß die zweite Übertragungsstufe weiter aufweist:
eine erste Rückstelleinrichtung (GC2ia, RT2ia), die in Reaktion auf das Dummy-Zyklus-Bestimmungssignal, das Schwingungssteuer­ signal und einen Signalpegel am zweiten Knoten der zweiten Übertragungsstufe den ersten Knoten der zweiten Übertragungs­ stufe rückstellt, und
eine zweite Rückstelleinrichtung (RT2ib, GC2ib), die in Reak­ tion auf das andere Taktsignal, das Schwingungssteuersignal und das Dummy-Zyklus-Bestimmungssignal ein Signalpotential am zweiten Knoten der zweiten Übertragungsstufe rückstellt.

17. Verfahren zur Initialisierung einer internen Schaltung einer Halbleiterspeichereinrichtung mit den Schritten:
interne Erzeugung eines Dummy-Zyklus-Bestimmungssignals (POR; OSP) in Reaktion auf ein empfangenes Eingangssignal, Erzeugung eines Dummy-Zyklus-Aktivierungssignals (Φ) aufein­ anderfolgend für eine vorbestimmte Anzahl von Malen in Reaktion auf das Dummy-Zyklus-Bestimmungssignal und
Anlegen des Dummy-Zyklus-Aktivierungssignals an die interne Schaltung zu deren Initialisierung.

18. Verfahren nach Anspruch 17, dadurch gekennzeichnet, daß der Schritt des Erzeugens eines Dummy-Zyklus-Bestimmungssignals die Schritte des Nachweises des Einschaltzustandes der Halbleiter­ speichereinrichtung und der Erzeugung des Dummy-Zyklus-Bestim­ mungssignals in Reaktion auf den Nachweis des Einschaltzustan­ des aufweist.

19. Verfahren nach Anspruch 18, dadurch gekennzeichnet, daß der Schritt des Erzeugens eines Dummy-Zyklus-Bestimmungssignals den Schritt des Nachweises der Bestimmung eines speziellen Be­ triebsmodus der Halbleiterspeichereinrichtung in Reaktion auf eine Kombination vorbestimmter Steuersignale (RAS, CAS, DSF, WE) und des Erzeugens des Dummy-Zyklus-Aktivierungssignals in Reaktion auf den Nachweis des speziellen Betriebsmodus aufweist.

20. Verfahren nach einem der Ansprüche 17 bis 19, dadurch ge­ kennzeichnet, daß der Schritt des Erzeugens eines Dummy-Zyklus- Aktivierungssignals die Schritte aufweist:
Erzeugen eines Dummy-Zyklus-Steuersignals (Φ) in Reaktion auf das Dummy-Zyklus-Bestimmungssignal (POR; OSP),
Erzeugen eines Taktsignals (Φ) als Dummy-Zyklus-Aktivierungs­ signal in einem vorbestimmten Intervall, während das Dummy- Zyklus-Steuersignal aktiv ist,
Zählen der Taktsignale und
Deaktivieren des Dummy-Zyklus-Aktivierungssignals, wenn die Zählung der Taktsignale einen vorbestimmten Wert ergibt.