DE19613667C2

DE19613667C2 - Halbleiterspeichereinrichtung

Info

Publication number: DE19613667C2
Application number: DE19613667A
Authority: DE
Inventors: Takeshi Hamamoto; Kiyohiro Furutani; Yoshikazu Morooka
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1995-05-15
Filing date: 1996-04-04
Publication date: 1999-01-28
Anticipated expiration: 2016-04-05
Also published as: KR960042736A; US5841705A; US5995435A; KR100203344B1; DE19613667A1; US5699303A; JPH08315570A

Description

Die vorliegende Erfindung betrifft eine Halbleiterspeicher einrichtung nach dem Oberbegriff des Anspruches 1.

Im allgemeinen werden Halbleitereinrichtungen grob klassifi ziert in durch ein RAM verkörperte flüchtige Speicher und durch ein ROM verkörperte nichtflüchtige Speicher. Die flüchtigen Speicher sind ferner grob klassifiziert in DRAMs und statische Speicher mit wahlfreiem Zugriff (SRAMs). Ein DRAM aktiviert den Betrieb innerhalb eines Chips durch Ein geben eines Zeilenadressen-Strobesignals (nachstehend als RAS bezeichnet) und eines Spaltenadressen-Strobesignals (nachstehend als CAS bezeichnet). Bei dem RAS und dem CAS ist das H (logisches Hoch) ein Bereitschaftszustand und das L (logisches Tief) ein Aktivzustand. Durch Aktivierung des RAS wird eine Eingangsadresse als Zeilenadresse aufgenommen. Durch Aktivierung des CAS wird die Eingangsadresse als Spal tenadresse aufgenommen.

Die Fig. 15A und 15B sind Timingdarstellungen, die er läutern, wie in einem Normalbetriebsmodus das RAS und das CAS eingegeben werden. Fig. 15A ist vorgesehen für einen normalen Eingang des RAS und des CAS, wenn die Zeilenadresse und die Spaltenadresse aufgenommen werden, wogegen Fig. 15B vorgesehen ist für den Eingang des RAS und des CAS, wenn nur die Zeilenadresse aufgenommen wird.

Wenn unter Bezugnahme auf Fig. 15A die Zeilen- und die Spaltenadresse aufgenommen werden, dann wird zunächst das RAS aktiviert, um die Zeilenadresse aufzunehmen, und dann wird das CAS aktiviert, um die Spaltenadresse aufzunehmen.

Wenn unter Bezugnahme auf Fig. 15B nur die Zeilenadresse aufgenommen wird, dann wird nur an dem RAS eine Aktivierung ausgeführt, während das CAS in einem Bereitschaftszustand aufrechterhalten wird, so daß nur die Zeilenadresse aufge nommen wird.

In den beiden Fällen der Fig. 15A und 15B werden inner halb des Chips N der aufgenommenen Zeilenadresse entspre chende Wortleitungen im Speicherarray aktiviert. N ist eine durch die Struktur des Chips bestimmte Konstante. Im allge meinen ist N = 1, 2, 4, 8, 16 und so weiter.

Die DRAMs verwenden ferner eine CBR-Modus (CAS-vor-RAS- Modus) genannte Eingabemethode, die verwendet wird, wenn sie einen Auffrischbetrieb ausführen.

Fig. 16 ist eine Timingdarstellung zum Erläutern des Zu standes des Eingangs während des CBR-Modus.

Unter Bezugnahme auf Fig. 16 wird in einer Reihenfolge, die zu derjenigen in Fig. 15A entgegengesetzt ist, vor der Ak tivierung des RAS das CAS aktiviert. Im CBR-Modus wird in den Chip keine der Zeilenadresse und der Spaltenadresse ex tern aufgenommen und werden jene M × N Wortleitungen auf dem Speicherarray aktiviert, welche einer internen Zeilenadresse entsprechen, die in einem Adressenzähler innerhalb des Chips in Synchronisation mit dem RAS erzeugt wird. Hier ist dieses N dieselbe Zahl wie das vorstehend genannte N. Im allge meinen ist M = 1, 2, 4, 8, 16 und so weiter, was auch durch die Struktur des Chips bestimmt ist.

Fig. 17 zeigt ein Beispiel eines Speicherarrays 1600, das im allgemeinen in einem herkömmlichen DRAM enthalten ist.

Unter Bezugnahme auf Fig. 17 ist das Speicherarray 1600 in rechteckige Speicherblöcke #0-15 geteilt, von denen jeder so vorgesehen ist, daß seine eine Seite eine Länge von 1 Wort leitung (das heißt eine 1-WL-Länge) und seine andere Seite eine Länge von 1 Bitleitung (das heißt eine 1-BL-Länge) auf weist. Die Speicherblöcke #0-15 enthalten jeweils entspre chende Wortleitungen WL0-15 (obgleich die WL1, 3, 5, 7, 9, 11, 13 und 15 nicht dargestellt sind).

Bei dem in den Fig. 15A und 15B gezeigten Normalbetriebs modus wird beispielsweise an den vier Wortleitungen WL0, 4, 10, 14 eine Aktivierung bewirkt. Inzwischen wird im CBR- Modus an einer Gesamtheit von acht Wortleitungen, das heißt an den Wortleitungen WL0, 4, 10, 14 und den Wortleitungen WL2, 6, 8, 12, eine Aktivierung bewirkt. Folglich stellt das in Fig. 17 gezeigte Beispiel den Fall dar, in dem N = 4 und M = 2 ist.

Die vorstehend beschriebenen Wortleitungen sind auf GND, wenn sie im Bereitschaftszustand sind, und sie werden auf ein Potential Vpp geladen, das größer als ein Stromversor gungspotential Vcc ist, wenn sie im aktivierten Zustand sind. In dem in den Fig. 15A und 15B gezeigten Normalbe triebsmodus wird eine Ladung Q (Normal), die pro Zyklus (d. h. in einem Zyklus, in dem das RAS einmal aktiviert ist) verbraucht wird, ausgedrückt durch Q (Normal) = N × Cw × Vpp, wobei Cw die Kapazität einer Wortleitung ist.

Wie in Fig. 17 gezeigt, arbeiten außerdem die N = 4 Spei cherblöcke #0, 4, 10, 14 in dem in den Fig. 15A und 15B gezeigten Normalbetriebsmodus. Insbesondere werden die Bit leitungen der vorstehend beschriebenen Speicherblöcke gela den oder entladen und sind diesen Speicherblöcken entspre chende Abtastverstärker im Betrieb. Inzwischen ist in dem in Fig. 16 gezeigten CBR-Modus eine Gesamtheit von N × M = 8 Speicherblöcken, das heißt die Speicherblöcke #0, 4, 10, 14 und die Speicherblöcke #2, 6, 8, 12, im Betrieb. Die Bit leitungen der vorstehend beschriebenen Speicherblöcke werden geladen oder entladen, während die diesen Speicherblöcken entsprechenden Abtastverstärker im Betrieb sind.

Doch in dem in Fig. 16 gezeigten CBR-Modus wird eine Ladung Q (CBR), die innerhalb eines Zyklus verbraucht wird, durch Q (CBR) = N × M × Cw × Vpp ausgedrückt und mittels der Vpp- Stromversorgung wie im Normalbetriebsmodus geladen. Folglich ist die Menge der im CBR-Modus verbrauchten Ladung M-mal so groß wie die Menge der im Normalmodus verbrauchten Ladung.

Unter Bezugnahme auf Fig. 8, in welcher eine Teilstruktur einer in einem DRAM 100 enthaltenen Speicherzelle gezeigt ist, wird ferner eine Transfergate-Steuerleitung TG1 auch manchmal auf ein Potential Vpp' geladen, das größer als das Stromversorgungspotential Vcc an der Vpp-Stromversorgung oder an einem sich von dem Vpp unterscheidenden Knoten ist. Hier wird die innerhalb eines Zyklus im Normalbetriebsmodus verbrauchte Ladung Q (Normal) ausgedrückt durch Q (Normal) = N × Ctg × Vpp (oder Q (Normal) = N × Ctg × Vpp'), wobei Ctg die Kapazität einer Transfergate-Steuerleitung ist, wogegen im CBR-Modus Q (CBR) = N × M × Ctg × Vpp (oder Q (CBR) = N × M × Ctg × Vpp') ist, so daß die Menge der aus der Vpp-Strom versorgung (oder der Vpp'-Stromversorgung) verbrauchten La dung M-mal so groß wie die Menge der im Normalbetriebsmodus verbrauchten Ladung ist.

Dieses interne Stromversorgungspotential Vpp (oder Vpp') wird in einer Vpp-(oder Vpp'-)Erzeugungsschaltung erzeugt.

Fig. 18 ist ein Schaltbild, das eine allgemeine Verstär kungspumpe 1800 zeigt, welche als Vpp-Erzeugungsschaltung verwendet wird.

Wenn unter Bezugnahme auf Fig. 18 eine Kapazität Cp des in der Verstärkungspumpe 1800 enthaltenen Pumpkondensators 1803 verwendet wird, dann wird die Ladung, die innerhalb eines Zyklus mittels der Vpp-Erzeugungsschaltung erzeugt werden kann, ausgedrückt durch Q = (2Vcc - Vpp) × Cp. Wenn folglich die Vpp-Erzeugungsschaltung so vorgesehen ist, daß sie dem Normalbetriebsmodus angepaßt ist, dann würde die zum Laden der Wortleitung erforderliche Ladung nicht ausreichend sein, wenn der CBR-Modus eingenommen ist.

Dieses Speicherarray ist ferner auf einem P-Typ-Halbleiter substrat gebildet, das ein Potential Vbb aufweist, das klei ner als GND ist. Wie schon erwähnt, ist die Anzahl der im CBR-Modus arbeitenden Speicherblöcke M-mal so groß wie die Anzahl der im Normalbetriebsmodus arbeitenden Speicher blöcke. Wenn folglich eine Bitleitung geladen oder entladen wird, dann ist der Betrag des Substratstroms in das P-Typ- Halbleitersubstrat in dem Abtastverstärkerabschnitt während des CBR-Modus M-mal so groß wie der Betrag des im Normalbe triebsmodus erreichten Substratstroms. Das interne Stromver sorgungspotential Vbb wird in der Vbb-Erzeugungsschaltung erzeugt, und die Ladung, die mittels der Vbb-Erzeugungs schaltung innerhalb eines Zyklus erzeugt werden kann, ist wie bei der vorstehend beschriebenen Vpp-Erzeugungsschaltung vorbestimmt. Wenn die Vbb-Erzeugungsschaltung so vorgesehen ist, daß sie dem Normalbetriebsmodus angepaßt ist, dann wird der Substratstrom vergrößert, wenn der CBR-Modus eingenommen wird, derart daß das Vbb-Potential nicht kleiner (d. h. grö ßer) als das vorgeschriebene Potential gemacht werden kann.

Aus IEEE Journal of Solid State Circuit, 1990, Bd. 25, Nr. 5, S. 1112-1117, A 38-ns 4-Mb DRAM with a Battery-Backup (BBU) Mode, ist eine Halbleiterspeichereinrichtung gemäß dem Oberbegriff des Anspruches 1 bekannt.

Aus Patent Abstracts of Japan, P. 382, 1985, Vol. 9, Nr. 207, JP 60-69896 ist eine dynamische Halbleiterspeichervorrichtung bekannt, die eine erste Substratpotentialerzeugungsschaltung mit einer ersten Ladungspumpe und einer zweiten Ladungspumpe aufweist. Die erste Ladungspumpe ist andauernd in Betrieb und die zweite Ladungspumpe ist nur in Betrieb, wenn die dynami sche Halbleiterspeichervorrichtung einen höheren Stromver brauch aufweist.

Es ist Aufgabe der vorliegenden Erfindung, eine Halbleiter speichereinrichtung vorzusehen, bei welcher eine Schwankung des Potentials der internen Spannung verhindert werden kann, selbst wenn die Anzahl von betriebenen Speicherblöcken ver größert wird und die Stromaufnahme bei konstanter Anzahl von betriebenen Speicherblöcken zeitlich variiert.

Die Aufgabe wird durch die Halbleiterspeichereinrichtung ge mäß Anspruch 1 oder 2 gelöst.

Weiterbildungen der Erfindung sind in den Unteransprüchen an gegeben.

Weitere Merkmale und Zweckmäßigkeiten ergeben sich aus der folgenden Beschreibung von Ausführungsformen anhand der Figu ren.

Von den Figuren zeigen:

Fig. 1 ein Blockschaltbild, das den Gesamtaufbau eines DRAMs zur Erläuterung des technischen Hintergrundes zeigt;

Fig. 2 ein Blockschaltbild, das die Struktur eines RAS-Puffers, eines CAS-Puffers und einer Schaltung zum Erzeugen einer internen Span nung zeigt;

Fig. 3 ein Schaltbild, das eine Vpp-Erzeugungsschal tung (Verstärkungspumpe) als Beispiel der WL-Pumpe in Fig. 2 zeigt;

Fig. 4 eine Timingdarstellung, welche einen Betrieb der Vpp-Erzeugungsschaltung in Fig. 3 er läutert;

Fig. 5 eine Timingdarstellung, welche einen anderen Betrieb der Vpp-Erzeugungsschaltung in Fig. 3 erläutert;

Fig. 6 ein Blockschaltbild, das die Struktur eines RAS-Puffers, eines CAS-Puffers und einer Schaltung zum Erzeugen einer internen Span nung gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 7 ein Schaltbild, das eine Vpp-Erzeugungs schaltung als Beispiel einer TG-Pumpe in Fig. 6 zeigt;

Fig. 8 ein Schaltbild, das eine Teilstruktur eines Speicherzellarrays zeigt, welches in einem DRAM gemäß den Ausführungsformen der vorlie genden Erfindung enthalten ist;

Fig. 9 eine Timingdarstellung, die den Betrieb einer als Beispiel der WL-Pumpe vorgesehenen Vpp- Erzeugungsschaltung und einer als Beispiel der TG-Pumpe vorgesehenen vpp-Erzeugungs schaltung gemäß der ersten Ausführungsform erläutert;

Fig. 10 eine Timingdarstellung, die den Betrieb einer als Beispiel der WL-Pumpe vorgesehenen Vpp- Erzeugungsschaltung und einer als Beispiel der TG-Pumpe vorgesehenen Vpp-Erzeugungs schaltung gemäß der ersten Ausführungsform erläutert;

Fig. 11 ein Blockschaltbild, das die Struktur eines RAS-Puffers, eines CAS-Puffers und einer Schaltung zum Erzeugen einer internen Span nung eines DRAMs gemäß einer zweiten Ausfüh rungsform der vorliegenden Erfindung zeigt;

Fig. 12 ein Blockschaltbild, das die Struktur eines RAS-Puffers, eines CAS-Puffers und einer Schaltung zum Erzeugen einer internen Span nung eines DRAMs gemäß einer dritten Ausfüh rungsform der vorliegenden Erfindung zeigt;

Fig. 13 ein Schaltbild, das eine Vbb-Erzeugungsschal tung als Beispiel der Vbb-Pumpe der Fig. 12 zeigt;

Fig. 14 ein Schaltbild, das eine Vbb-Erzeugungs schaltung als Beispiel der Vbb-Pumpe der Fig. 12 zeigt;

Fig. 15A und 15B Timingdarstellungen, die erläutern, wie im Normalbetriebsmodus das RAS und das CAS ein gegeben werden;

Fig. 16 eine Timingdarstellung, die zeigt, wie im CBR-Modus das RAS und das CAS eingegeben werden;

Fig. 17 eine Darstellung eines Beispiels eines Spei cherarrays, das im allgemeinen in einem her kömmlichen DRAM enthalten ist; und

Fig. 18 ein Schaltbild einer allgemeinen Verstär kungspumpe, die als Vpp-Erzeugungsschaltung verwendet wird.

Unter Bezugnahme auf Fig. 1 enthält ein DRAM 100 ein Spei cherzellarray 101, einen Zeilendecodierer 103, einen Spal tendecodierer 105, einen Wortleitungs-(WL-)Treiber 107, eine Abtastverstärkerkette 109, eine Abtastverstärkerketten steuereinrichtung 111, einen Zeilen- und Spaltenadressenpuf fer 113, einen RAS-Puffer 115, einen CAS-Puffer 117 und eine Schaltung zum Erzeugen einer internen Spannung 130.

In dem Speicherzellarray 101 ist längs der Richtung der Zei len eine Mehrzahl von Wortleitungen (nicht dargestellt) und längs der Richtung der Spalten eine Mehrzahl von Bitleitun gen (nicht dargestellt) angeordnet. Die Speicherblöcke (sie he Fig. 17), die durch eine Wortleitungslänge der Wortlei tungen und eine Bitleitungslänge der Bitleitungen geteilt sind, sind in einer Matrix längs der Richtung der Zeilen und der Richtung der Spalten angeordnet. Außerdem ist an den Kreuzungen der Wortleitungen und der Bitleitungspaare eine Mehrzahl von Speicherzellen (nicht dargestellt) angeordnet.

Der Zeilen- und Spaltenadressenpuffer 113 liefert selektiv externe Adressensignale A0-A11 in den Zeilendecodierer 103 und den Spaltendecodierer 105. Der Zeilendecodierer 103 wählt in Reaktion auf das aus dem Zeilen- und Spaltenadres senpuffer 113 gelieferte Zeilenadressensignal eine aus der Mehrzahl von Wortleitungen. Der Spaltendecodierer 105 wählt in Reaktion auf das aus dem Zeilen- und Spaltenadressenpuf fer 113 gelieferte Spaltenadressensignal eines der Mehrzahl von Bitleitungspaaren. Der WL-Treiber 107 liefert eine in terne Stromversorgungsspannung Vpp in die durch den Zeilen decodierer 103 gewählte Wortleitung, um diese Wortleitung zu treiben. Die Abtastverstärkerkette 109 enthält eine Mehrzahl von Abtastverstärkern. Die Mehrzahl von Abtastverstärkern ist entsprechend der Mehrzahl von Bitleitungspaaren vorge sehen. Jeder Abtastverstärker verstärkt die Potentialdif ferenz zwischen dem entsprechenden Bitleitungspaar.

Fig. 2 ist ein Blockschaltbild, welches die Struktur eines RAS-Puffers 115, eines CAS-Puffers 117 und einer Schaltung zum Erzeugen einer internen Spannung 130 in Fig. 1 zeigt.

Unter Bezugnahme auf Fig. 2 enthält die Schaltung zum Er zeugen einer internen Spannung 130 eine Takterzeugungsschal tung 119, eine CBR-Modusbestimmungsschaltung 121 und Wort leitungs-(WL-)Pumpen 123, 125.

Die CBR-Modusbestimmungsschaltung 121 ist mit dem RAS-Puffer 115 und dem CAS-Puffer 117 verbunden. Die Takterzeugungs schaltung 119 ist mit dem RAS-Puffer 115 verbunden. Die WL- Pumpe 123 ist mit der Takterzeugungsschaltung 119 verbunden, wogegen die WL-Pumpe 125 sowohl mit der Takterzeugungsschal tung 119 als auch mit der CBR-Modusbestimmungsschaltung 121 verbunden ist.

In Fig. 2 wird aus dem RAS-Puffer 115 auf der Grundlage eines extern eingegebenen RAS ein internes Zeilenadressen- Strobesignal (nachstehend als internes RAS bezeichnet) er zeugt und in die Takterzeugungsschaltung 119 und die CBR- Modusbestimmungsschaltung 121 eingegeben. Ferner wird aus dem CAS-Puffer 117 auf der Grundlage eines extern einge gebenen CAS ein internes Spaltenadressen-Strobesignal (nach stehend als internes CAS bezeichnet) erzeugt und in die CBR- Modusbestimmungsschaltung 121 eingegeben.

Ein Pumptakt A wird aus der Takterzeugungsschaltung 119 auf der Grundlage des eingegebenen internen RAS erzeugt und in die WL-Pumpen 123, 125 eingegeben. Wenn die CBR-Modusbestim mungsschaltung 121 das Timing des CBR-Modus aus dem Ein gangstiming des eingegebenen internen RAS und demjenigen des eingegebenen internen CAS bestimmt, dann erzeugt sie ein CBR-Modussignal, das in die WL-Pumpe 125 einzugeben ist. (Eine Beschreibung des CBR-Modus ist unter Bezugnahme auf Fig. 15 gegeben worden.)

Die WL-Pumpe 123 ist beispielsweise die in Fig. 18 gezeigte Verstärkungspumpe 1800 oder eine ähnliche Schaltung zum Er zeugen einer internen Stromversorgungsspannung (Vpp).

Die WL-Pumpe 123 speichert die Ladung auf der Grundlage der Stromversorgungsspannung Vcc in Synchronisation mit dem in der Takterzeugungsschaltung 119 erzeugten Pumptakt A, um die Ladung in die Vpp-Stromversorgung Vpp zu liefern. Somit wird die interne Stromversorgungsspannung Vpp verstärkt.

Andere Schaltungen können auch als WL-Pumpe 123 verwendet werden, solange sie eine Funktion haben, die derjenigen der in Fig. 18 gezeigten Schaltung ähnlich ist.

Fig. 3 zeigt eine Vpp-Erzeugungsschaltung (d. h. eine Ver stärkungspumpe) 125' als Beispiel der WL-Pumpe 125 in Fig. 2.

Unter Bezugnahme auf Fig. 3 ist die vpp-Erzeugungsschaltung 125' eine Schaltung, die der in Fig. 18 gezeigten Schaltung ähnlich ist und ferner ein UND-Gatter 303 enthält. Der Ein gang des UND-Gatters 303 ist mit der Takterzeugungsschaltung 119 und der CBR-Modusbestimmungsschaltung 121 in Fig. 2 verbunden. Der Ausgang des UND-Gatters 303 ist mit einem in der Vpp-Erzeugungsschaltung 125' enthaltenen Kondensator 1803 verbunden.

In Fig. 3 werden der in der Takterzeugungsschaltung 119 er zeugte Pumptakt A und das in der CBR-Modusbestimmungsschal tung 121 erzeugte CBR-Modussignal in das UND-Gatter 303 ein gegeben. Zu dieser Zeit wird in Synchronisation mit dem UND- Signal aus dem Pumptakt A und dem CBR-Modussignal in die Vpp-Stromversorgung Ladung geliefert. Folglich wird außer der WL-Pumpe 123 die WL-Pumpe 125 betrieben, derart daß in die Vpp-Stromversorgung nur dann ausreichend Ladung gelie fert werden kann, wenn das CBR-Modussignal aktiv ist (d. h. während des CBR-Modus).

Somit kann eine allmähliche Verschlechterung der internen Stromversorgungsspannung Vpp verhindert werden, selbst wenn die Anzahl der betriebenen Speicherblöcke größer als die jenige der Speicherblöcke im Normalbetrieb ist.

Die Fig. 4 und 5 sind Timingdarstellungen zum Erläutern des Betriebs der Vpp-Erzeugungsschaltung 125' in Fig. 3. Fig. 4 ist für den Normalbetriebsmodus vorgesehen, und Fig. 5 ist für den CBR-Modus vorgesehen.

Der Betrieb der Vpp-Erzeugungsschaltung 125' in Fig. 3 wird nun unter Bezugnahme auf die Timingdarstellung der Fig. 4 detailliert beschrieben.

Zunächst erfolgt die Beschreibung eines Falles, in dem nur die WL-Pumpe 123 im Betrieb (d. h. im Normalbetriebsmodus) ist.

Wenn, wie in Fig. 4 gezeigt, einer Abnahme des CAS eine Ab nahme des RAS vorausgeht, dann wird in Reaktion auf die Ab nahme des RAS in der Takterzeugungsschaltung 119 der Pump takt A erzeugt, wenn nach der Abnahme des RAS ein Zeitab schnitt Δt = d₁ vergangen ist, und in die WL-Pumpe 123 ein gegeben. Folglich wird die WL-Pumpe 123 so betrieben, daß sie in die Vpp-Stromversorgung Ladung liefert.

Der Fall, in dem die WL-Pumpe 125 (oder die Vpp-Erzeugungs schaltung 125') im Betrieb (d. h. im CBR-Modus) ist, wird als nächstes beschrieben.

Wenn, wie in Fig. 5 gezeigt, einer Abnahme des RAS eine Ab nahme des CAS vorausgeht, dann bestimmt die CBR-Modusbestim mungsschaltung 121, daß der CBR-Modus eingenommen wird. Das CBR-Modussignal wird in Reaktion auf die Abnahme des RAS nach einem Zeitabschnitt Δt = d₂ (wobei d₁ < d₂) erzeugt, um es in das UND-Gatter 303 in der WL-Pumpe 125 einzugeben. Außerdem wird nach einem Zeitabschnitt Δt = d₁ der Pumptakt A erzeugt und in die WL-Pumpe 123 und das UND-Gatter 303 in der WL-Pumpe 125 eingegeben. Folglich liefert die WL-Pumpe 123 durch den eingegebenen Pumptakt A Ladung in die Vpp- Stromversorgung. Die WL-Pumpe 125 hat ihren UND-Ausgang des UND-Gatters 303 so vorgesehen, daß er durch den eingegebenen Pumptakt A und das CBR-Modussignal zunimmt, um in die Vpp- Stromversorgung Ladung zu liefern. Außerdem nehmen das CBR- Modussignal und der Pumptakt A ab, wenn das RAS zunimmt, und somit nimmt der UND-Ausgang des UND-Gatters 303 ab, derart daß mittels der WL-Pumpe 125 in die Vpp-Stromversorgung keine Ladung mehr geliefert wird.

Fig. 6 ist ein Blockschaltbild, das die Struktur eines RAS- Puffers 115, eines CAS-Puffers 117 und einer Schaltung zum Erzeugen einer internen Spannung 130 gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigt.

Unter Bezugnahme auf Fig. 6 enthält die Schaltung zum Er zeugen einer internen Spannung 130 Takterzeugungsschaltungen 119, 129, eine CBR-Modusbestimmungsschaltung 121, WL-Pumpen 123, 125 und Transfergate-Steuerleitungs-(TG-)Pumpen 133, 135.

Die Takterzeugungsschaltung 119, die CBR-Modusbestimmungs schaltung 121 und die WL-Pumpen 123, 125 sind in einer Art und Weise geschaltet, welche dem ähnlich ist, was in Fig. 2 gezeigt ist. Die Takterzeugungsschaltung 129 ist in Verbin dung mit dem RAS-Puffer 115. Die TG-Pumpe 133 ist mit der Takterzeugungsschaltung 129 verbunden, wogegen die TG-Pumpe 135 verbunden ist mit der Takterzeugungsschaltung 129 und der CBR-Modusbestimmungsschaltung 121.

Mit anderen Worten, die Schaltung zum Erzeugen einer in ternen Spannung 130 gemäß der ersten Ausführungsform weist einen Aufbau auf, bei dem die in Fig. 2 gezeigte Schaltung zum Erzeugen einer internen Spannung 130 der ersten Ausfüh rungsform zusätzlich versehen ist mit der Takterzeugungs schaltung 129 und den TG-Pumpen 133, 135, die zum Verstärken der internen Spannung der Transfergate-Steuerleitung verwen det werden.

Die Takterzeugungsschaltung 129 erzeugt einen Pumptakt B, der in die TG-Pumpen 133, 135 eingegeben wird. Die CBR- Modusbestimmungsschaltung 121 bestimmt das Timing des Ein gangs des internen RAS und des internen CAS, welche auf der Grundlage des von außen eingegebenen RAS und des von außen eingegebenen CAS entsprechend in dem RAS-Puffer 115 und dem CAS-Puffer 117 erzeugt werden, und wenn sie im CBR-Modus ist, dann gibt sie in die WL-Pumpe 125 und die TG-Pumpe 135 das CBR-Modussignal aus.

Die TG-Pumpe 133 ist eine Schaltung, die der in Fig. 18 ge zeigten Vpp-Erzeugungsschaltung ähnlich ist.

Fig. 7 zeigt eine vpp-Erzeugungsschaltung 135' als Beispiel der TG-Pumpe 135 in Fig. 6.

Bei der Vpp-Erzeugungsschaltung 135' der Fig. 7 ist eine Verzögerungsschaltung 701 verbunden mit dem Eingangsanschluß eines UND-Gatters 303, in das das CBR-Modussignal aus der Vpp-Erzeugungsschaltung der Fig. 3 eingegeben wird.

In Fig. 7 kann mittels der Verzögerungsschaltung 701 das Eingangstiming des CBR-Modussignals verzögert werden.

Fig. 8 zeigt die Teilstruktur eines Speicherzellarrays, das in einem DRAM 100 gemäß den Ausführungsformen der vorliegen den Erfindung enthalten ist.

Unter Bezugnahme auf Fig. 8 enthält das Speicherzellarray 800 einen Abtastverstärker 801, Bitleitungen BL1, BL2, kom plementäre Bitleitungen BL1, BL2, Transfergate-Steuerlei tungen TG1, TG2, eine Wortleitung WL, eine Speicherzelle 803, Transistoren Q1, Q1', Q2, Q2' und Kondensatoren Ctg, Cw.

Der in dem Speicherzellarray 803 enthaltene Transistor hat seine Drainelektrode verbunden mit der Bitleitung BL1 und seine Gateelektrode verbunden mit der Wortleitung WL. Der Abtastverstärker 801 ist mittels der Transistoren Q1 und Q1' entsprechend mit der Bitleitung BL1 und der komplementären Bitleitung BL1 in Verbindung. Er ist mittels der Transi storen Q2 und Q2' entsprechend mit der Bitleitung BL2 und der komplementären Bitleitung BL2 in Verbindung. Die Transi storen Q1, Q1' haben ihre Gateelektrode verbunden mit der Transfergate-Steuerleitung TG1, und die Transistoren Q2, Q2' haben ihre Gateelektrode verbunden mit der Transfergate- Steuerleitung TG2. Die beiden Kondensatoren Ctg haben ihre eine Elektrode entsprechend mit einer der Transfergate- Steuerleitungen TG1 und TG2 verbunden, wogegen ihre andere Elektrode jeweils mit Masse verbunden ist. Der Kondensator Cw hat seine eine Elektrode verbunden mit der Wortleitung WL und seine andere Elektrode verbunden mit Masse.

Die durch die Schaltung zum Erzeugen einer internen Spannung 130 in Fig. 6 erzeugte interne Spannung Vpp ist in dem WL- Treiber 107 und der Abtastverstärkerkettensteuereinrichtung 111, die in Fig. 1 gezeigt sind, vorgesehen. Der WL-Treiber 107 wird durch Vorsehen der internen Spannung Vpp auf einer durch den Zeilendecodierer 103 gewählten Wortleitung getrie ben. Die Abtastverstärkerkettensteuereinrichtung 111 sieht auf den Transistorsteuerleitungen TG1 und TG2 der Fig. 8 in Reaktion auf das Zeilenadressensignal aus dem Zeilen- und Spaltenadressenpuffer 113 die interne Spannung Vpp selektiv vor.

Die Fig. 9 und 10 sind Timingdarstellungen zum Erläutern des jeweiligen Betriebs der Vpp-Erzeugungsschaltungen, die entsprechend ein Beispiel der WL-Pumpe 125 und ein Beispiel der TG-Pumpe 135 sind. Fig. 9 zeigt den Betrieb während des Normalbetriebsmodus, und Fig. 10 stellt den Betrieb während des CBR-Modus dar.

Der Betrieb der WL-Pumpe 125 und der TG-Pumpe 135 gemäß der ersten Ausführungsform wird nun unter Bezugnahme auf die Timingdarstellungen der Fig. 9 und 10 beschrieben.

Zunächst erfolgt eine Beschreibung des Betriebs während des Normalbetriebsmodus.

Wenn, wie in Fig. 9 gezeigt, nach einer Abnahme des RAS das CAS abnimmt, dann wird in der Takterzeugungsschaltung 119 in Reaktion auf die Abnahme des RAS mit einer Verzögerung von Δt = d₁ bezüglich dieser Abnahme des RAS der Pumptakt A er zeugt, um ihn in die WL-Pumpe 123 einzugeben. Danach wird anstelle des Pumptaktes A ein Pumptakt B in Reaktion auf die Zunahme des RAS erzeugt und in die TG-Pumpe 133 eingegeben. Folglich werden die WL-Pumpe 123 und die TG-Pumpe 133 nach einander betrieben und wird sowohl nach einem Zeitabschnitt Δt = d₁ auf die Wortleitung WL als auch nach einem Zeitab schnitt Δt = d₃ auf die Transfergate-Steuerleitung TG1 die interne Spannung Vpp geliefert.

Der Betrieb während des CBR-Modus wird nun beschrieben.

Wenn, wie in Fig. 10 dargestellt, vor einer Abnahme des RAS das CAS abnimmt, dann wird in der CBR-Modusbestimmungsschal tung 121 in Reaktion auf die Abnahme des RAS nach einem Zeitabschnitt Δt = d2 nach dieser Abnahme des RAS das CBR- Modussignal erzeugt, um es in die WL-Pumpe 125 und die TG- Pumpe 135 einzugeben. Dann wird in der Takterzeugungsschal tung 119 nach einem Zeitabschnitt Δt = d₁ (wobei d₂ < d₁) der Pumptakt A erzeugt und in die WL-Pumpen 123 und 125 eingege ben. Der UND-Ausgang des UND-Gatters 403 in der WL-Pumpe 125 erreicht ein H (das logische Hoch), und außer der WL-Pumpe 123 wird die WL-Pumpe 125 betrieben, so daß während des Auf frischbetriebs auf die Wortleitung WL eine ausreichende in terne Spannung Vpp geliefert wird. Als Reaktion auf die Zu nahme des RAS wird inzwischen in der Takterzeugungsschaltung 129 der Pumptakt B erzeugt und in die TG-Pumpen 133 und 135 eingegeben. Durch das CBR-Modussignal, das aufgrund der Ver zögerungsschaltung 701 mit einer Verzögerung um einen Zeit abschnitt Δt = d₃ (wobei d₁ < d₃) in die TG-Pumpe 135 einge geben wird, erreicht der UND-Ausgang des UND-Gatters 403 das H und wird außer der TG-Pumpe 133 die TG-Pumpe 135 in Be trieb gesetzt, derart daß während eines Auffrischbetriebs in die Transfergate-Steuerleitung TG1 eine ausreichende interne Spannung Vpp geliefert wird.

Unter erneuter Bezugnahme auf Fig. 8 wird ein Vorteil be schrieben, der durch Vorsehen eines Unterschiedes zwischen dem Eingangstiming des Pumptaktes A aus der Takterzeugungs schaltung 119 in die WL-Pumpe 125 und demjenigen des Pump taktes B aus der Takterzeugungsschaltung 129 in die TG-Pumpe 135 erreicht wird.

In Fig. 8 werden die Transfergate-Steuerleitungen TG1, TG2 auf das Potential Vpp vorgeladen und ist die Wortleitung WL zu Beginn auf GND. In Reaktion auf eine Abnahme des externen RAS wird die Transfergate-Steuerleitung TG2 zunächst auf GND geladen und werden die Transistoren Q2 und Q2' ausgeschal tet. Danach wird die Wortleitung WL aktiviert und auf das Potential Vpp geladen. Die gespeicherten Daten in der Spei cherzelle werden auf der komplementären Bitleitung BL1 aus gelesen, und ein Auslesepotential wird mittels der Transi storen Q1 und Q1' in den Abtastverstärker 801 geleitet. Der Abtastverstärker 801 wird aktiviert, so daß das Auslesepo tential verstärkt wird und in der Speicherzelle die gespei cherten Daten wiederhergestellt werden. Dann wird in Reak tion auf die Zunahme des RAS die Wortleitung WL auf GND ge laden und die Transfergate-Steuerleitung TG2 auf das Poten tial Vpp vorgeladen. Mit anderen Worten, aus der Vpp-Strom versorgung wird durch den vorstehend beschriebenen Betrieb sofort nach der Abnahme des RAS und sofort nach der Zunahme des RAS Ladung abgegeben. Wenn folglich das Timing des Pump taktes A zum Laden der WL und dasjenige des Pumptaktes B zum Laden der TG geändert werden, derart daß sofort nach der Ab nahme des RAS die WL-Pumpe 125 betrieben wird und sofort nach der Zunahme des RAS die TG-Pumpe 135 betrieben wird, dann kann eine Schwankung der Vpp-Stromversorgung verklei nert werden.

Somit kann eine allmähliche Verschlechterung sowohl der Spannung der Transfergate-Steuerleitung TG1 als auch der Spannung der Wortleitung WL verhindert werden.

Fig. 11 ist ein Blockschaltbild, das eine Struktur eines RAS-Puffers 115, eines CAS-Puffers 117 und einer Schaltung zum Erzeugen einer internen Spannung 130 in einem DRAM 100 gemäß einer zweiten Ausführungsform der vorliegenden Erfin dung zeigt.

Unter Bezugnahme auf Fig. 11 ist der Aufbau der Schaltung zum Erzeugen einer internen Spannung 130 demjenigen der in Fig. 6 dargestellten ersten Ausführungsform ähnlich. Doch er unterscheidet sich von der Schaltung der zweiten Ausfüh rungsform dadurch, daß die Ausgangsknoten der WL-Pumpen 123, 125 miteinander in Verbindung und die Ausgangsknoten der TG- Pumpen 133, 135 miteinander in Verbindung sind.

In Fig. 11 wird in die Vpp-Stromversorgung die durch die WL-Pumpen 123, 125 erzeugte Ladung geliefert, wogegen in die Vpp'-Stromversorgung an einem Knoten, der sich von dem der Vpp-Stromversorgung unterscheidet, die durch die TG-Pumpen 133, 135 erzeugte Ladung geliefert wird.

Folglich ist es nicht notwendig, einen Unterschied zwischen dem Timing des Pumptaktes A und demjenigen des Pumptaktes B wie bei der zweiten Ausführungsform vorzusehen, und somit gibt es keine Notwendigkeit dafür, einen Aufbau wie bei spielsweise eine Verzögerungsschaltung zum Einstellen der Timings der Pumptakte A und B vorzusehen, was es möglich macht, eine vereinfachte Einrichtung zu verwirklichen.

Fig. 12 ist ein Blockschaltbild, das eine Struktur eines RAS-Puffers 115, eines CAS-Puffers 117 und einer Schaltung zum Erzeugen einer internen Spannung 140 in einem DRAM 100 gemäß einer dritten Ausführungsform der vorliegenden Erfin dung zeigt.

Unter Bezugnahme auf Fig. 12 enthält die Schaltung zum Er zeugen einer internen Spannung 140 eine CBR-Modusbestim mungsschaltung 121, eine Takterzeugungsschaltung 149 und Vbb-Pumpen 143, 145.

Die CBR-Modusbestimmungsschaltung 121 ist in Verbindung mit dem RAS-Puffer 115 und dem CAS-Puffer 117. Die Takterzeu gungsschaltung 149 ist in Verbindung mit dem RAS-Puffer 115. Die Vbb-Pumpe 143 ist mit der Takterzeugungsschaltung 149 verbunden, und die Vbb-Pumpe 145 ist sowohl mit der Takter zeugungsschaltung 149 als auch mit der CBR-Modusbestimmungs schaltung 121 verbunden.

Mit anderen Worten: Wenn die Schaltung 140 verglichen wird mit der in Fig. 2 gezeigten Schaltung zum Erzeugen einer internen Spannung 130, dann sind die Takterzeugungsschaltung 149 anstelle der Takterzeu gungsschaltung 119 und die Vbb-Pumpen 143, 145 anstelle der WL-Pumpen 123, 125 geschaltet.

In Fig. 12 bestimmt in einer Art und Weise, die derjenigen der ersten und zweiten Ausführungsform ähnlich ist, die CBR- Modusbestimmungsschaltung 121 das Timing des CBR-Modus aus den Eingangstimings des internen RAS und des internen CAS, welche in dem RAS-Puffer 115 und dem CAS-Puffer 117 auf der Grundlage des externen RAS und des externen CAS erzeugt wer den, so daß sie ein CBR-Modussignal erzeugt, das in die Vbb- Pumpe 145 ausgegeben wird. Das interne RAS, das auf der Grundlage des externen RAS erzeugt wird, sieht die Erzeugung eines Pumptaktes C in der Takterzeugungsschaltung 149 vor. Die Vbb-Pumpen 143, 145 ziehen aus der Vbb-Stromversorgung Ladung zurück, wenn sie den Pumptakt C empfangen. Doch ein Betrieb der Vbb-Pumpe 145 kommt nur dann vor, wenn das CBR- Modussignal aktiviert ist (d. h. während des CBR-Modus). Folglich kann aus der Vbb-Stromversorgung ausreichende Ladung zurückgezogen werden, wenn das CBR-Modussignal akti viert ist (d. h. während des CBR-Modus), um im CBR-Modus eine Schwankung des Potentials Vbb infolge einer Zunahme des Sub stratstroms zu unterdrücken.

Fig. 13 zeigt eine Vbb-Erzeugungsschaltung 143' als Bei spiel der Vbb-Pumpe 143 in Fig. 12.

Fig. 14 zeigt eine Vbb-Erzeugungsschaltung 145' als Bei spiel der Vbb-Pumpe 145 in Fig. 12.

Unter Bezugnahme auf Fig. 14 ist die Vbb-Erzeugungsschal tung 145' eine Schaltung, die mit der in Fig. 13 gezeigten Vbb-Erzeugungsschaltung 143' identisch ist, und sie führt einen Betrieb aus, der im wesentlichen sowohl dem der WL- Pumpe 125 von Fig. 1 und 2 als auch dem der TG- Pumpe 135 der ersten und der zweiten Ausführungsform ähn lich ist, so daß sie aus der Vbb-Stromversorgung in Syn chronisation mit einem UND-Ausgang aus dem Pumptakt C und dem CBR-Modussignal Ladung zurückzieht.

Insbesondere verkleinert sie das Potential der Vbb-Stromver sorgung durch Laden einer negativen Ladung aus GND, wenn sie den Pumptakt C empfängt, und durch Liefern der negativen La dung in die Vbb-Stromversorgung.

Somit ist es möglich zu verhindern, daß infolge einer Zu nahme des während des CBR-Modus in das Substrat fließenden Substratstroms das Potential der Vbb-Stromversorgung nicht kleiner (d. h. größer) wird.

Claims

1. Halbleiterspeichereinrichtung mit
einer Mehrzahl von Speicherblöcken (#0-#15), von denen jeder eine Mehrzahl von in der Matrix aus Zeilen und Spalten ange ordneten Speicherzellen enthält,
einer Modussignalerzeugungseinrichtung (121), die in Reaktion auf ein externes Steuersignal ein Modussignal erzeugt, das einen ersten Modus und einen sich von dem ersten Modus unter scheidenden zweiten Modus selektiv anzeigt,
einer Einrichtung zum getrennten Betreiben (103), die in Reaktion auf das Modussignal eine erste Anzahl von Speicherblöcken aus der Mehrzahl von Speicherblöcken (#0-#15) betreibt, wenn das Modussignal den ersten Modus anzeigt, und eine zweite Anzahl von Speicherblöcken betreibt, wenn das Modussignal den zweiten Modus anzeigt, wobei die zweite Anzahl größer als die erste Anzahl ist, und
einer Spannungserzeugungsvorrichtung (123, 125), die eine interne Spannung (Vpp) auf der Grundlage einer externen Stromversorgungsspannung (Vcc) erzeugt, um mit der internen Spannung (Vpp) jenen Speicherblock aus der Mehrzahl von Spei cherblöcken (#0-#15) zu versorgen, welcher auf Veranlassung der Einrichtung zum getrennten Betreiben im Betrieb ist, wo bei die Spannungserzeugungsvorrichtung (123, 125) auf das Modussignal reagiert und eine erste Lieferfähigkeit aufweist, wenn sie in dem ersten Modus ist, und eine im Vergleich zu der ersten Lieferfähigkeit größere zweite Lieferfähigkeit aufweist, wenn sie in dem zweiten Modus ist,
dadurch gekennzeichnet, daß
die Spannungserzeugungsvorrichtung eine erste und eine dritte Spannungserzeugungseinrichtung (123, 133), die ohne Rücksicht auf den Zustand des Modussignals die interne Spannung (Vpp) erzeugen, mit der die Speicherblöcke versorgt sind, welche auf Veranlassung der Einrichtung zum getrennten Betreiben im Betrieb sind, und
eine zweite und eine vierte Spannungserzeugungseinrichtung (125, 135), die deaktiviert sind, wenn das Modussignal den ersten Modus anzeigt, und aktiviert sind, wenn das Modus signal den zweiten Modus anzeigt, aufweist, wobei die zweite und vierte Spannungserzeugungseinrichtung (125, 135) zusammen mit der ersten und der dritten Spannungserzeugungseinrichtung (123, 133) die interne Spannung (Vpp) erzeugen, mit der die zweite Anzahl jener Speicherblöcke versorgt ist, welche auf Veranlassung der Einrichtung zum getrennten Betreiben im Be trieb sind, und
eine erste Takterzeugungseinrichtung (119) zum Erzeugen eines ersten Taktsignals (A), das an die erste und die zweite Span nungserzeugungseinrichtung (123, 133) angelegt ist, und
eine zweite Takterzeugungseinrichtung (129) zum Erzeugen eines zweiten Taktsignals (B), das an die dritte und die vierte Spannungserzeugungseinrichtung (125, 135) angelegt ist, aufweist, wobei die erste und zweite Takterzeugungs einrichtung (119, 129) das Eingangstiming des ersten und zweiten Taktsignales (A, B) so steuern, daß das Eingangs timing des zweiten Taktsignals (B) nach dem Eingangstiming des ersten Taktsignales (A) liegt.

2. Halbleiterspeichereinrichtung mit
einer Mehrzahl von Speicherblöcken (#0-#15), von denen jeder eine Mehrzahl von in der Matrix aus Zeilen und Spalten ange ordneten Speicherzellen enthält,
einer Modussignalerzeugungseinrichtung (121), die in Reaktion auf ein externes Steuersignal ein Modussignal erzeugt, das einen ersten Modus und einen sich von dem ersten Modus unter scheidenden zweiten Modus selektiv anzeigt,
einer Einrichtung zum getrennten Betreiben (103), die in Reaktion auf das Modussignal eine erste Anzahl von Speicherblöcken aus der Mehrzahl von Speicherblöcken (#0-#15) betreibt, wenn das Modussignal den ersten Modus anzeigt, und eine zweite Anzahl von Speicherblöcken betreibt, wenn das Modussignal den zweiten Modus anzeigt, wobei die zweite Anzahl größer als die erste Anzahl ist, und
einer Spannungserzeugungsvorrichtung (123, 125), die eine in terne Spannung (Vpp) auf der Grundlage einer externen Strom versorgungsspannung (Vcc) erzeugt, um mit der internen Span nung (Vpp) jenen Speicherblock aus der Mehrzahl von Speicher blöcken (#0-#15) zu versorgen, welcher auf Veranlassung der Einrichtung zum getrennten Betreiben im Betrieb ist, wobei die Spannungserzeugungsvorrichtung (123, 125) auf das Modus signal reagiert und eine erste Lieferfähigkeit aufweist, wenn sie in dem ersten Modus ist, und eine im Vergleich zu der ersten Lieferfähigkeit größere zweite Lieferfähigkeit auf weist, wenn sie in dem zweiten Modus ist,
dadurch gekennzeichnet, daß
jeder der Speicherblöcke eine erste Funktionsschaltung (107) und eine sich von der ersten Funktionsschaltung unterschei dende zweite Funktionsschaltung (111) enthält und
die Spannungserzeugungsvorrichtung eine erste Spannungserzeu gungseinrichtung (123), die ohne Rücksicht auf den Zustand des Modussignals eine erste interne Spannung (Vpp) erzeugt, mit der die erste Funktionsschaltung (107) desjenigen Spei cherblocks versorgt ist, welcher auf Veranlassung der Ein richtung zum getrennten Betreiben im Betrieb ist,
eine zweite Spannungserzeugungseinrichtung (125), die deakti viert ist, wenn das Modussignal den ersten Modus anzeigt, und aktiviert ist, wenn das Modussignal den zweiten Modus an zeigt, wobei die zweite Spannungserzeugungseinrichtung (125) eine im allgemeinen der ersten internen Spannung (Vpp) glei che zweite interne Spannung (Vpp) erzeugt, mit der die erste Funktionsschaltung (107) der zweiten Anzahl jener Speicher blöcke versorgt ist, welche auf Veranlassung der Einrichtung zum getrennten Betreiben im Betrieb sind,
eine dritte Spannungserzeugungseinrichtung (133), die ohne Rücksicht auf den Zustand des Modussignals eine dritte interne Spannung (Vpp') erzeugt, mit der die zweite Funk tionsschaltung (111) desjenigen Speicherblocks versorgt ist, welcher auf Veranlassung der Einrichtung zum getrennten Betreiben im Betrieb ist, und
eine vierte Spannungserzeugungseinrichtung (135), die deakti viert ist, wenn das Modussignal den ersten Modus anzeigt, und die aktiviert ist, wenn das Modussignal den zweiten Modus an zeigt, wobei die vierte Spannungserzeugungseinrichtung (135) eine im allgemeinen der dritten internen Spannung (Vpp') gleiche vierte interne Spannung (Vpp') erzeugt, mit der die zweite Funktionsschaltung (111) der zweiten Anzahl jener Speicherblöcke versorgt ist, welche auf Veranlassung der Einrichtung zum getrennten Betreiben im Betrieb sind, aufweist.

3. Halbleiterspeichereinrichtung nach Anspruch 1 oder 2, bei welcher das externe Steuersignal ein Zeilenadressen-Strobesignal (RAS) und ein Spaltenadressen-Strobesignal (CAS) enthält, und das Modussignal den ersten Modus anzeigt, wenn nach einer Eingabe des Zeilenadressen-Strobesignals (RAS) das Spalten adressen-Strobesignal (CAS) eingegeben ist, und es den zwei ten Modus anzeigt, wenn vor einer Eingabe des Zeilenadressen- Strobesignals (RAS) das Spaltenadressen-Strobesignal (CAS) eingegeben ist.

4. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 3, bei welcher die interne Spannung eine verstärkte Stromversorgungsspannung (Vpp) ist, die größer als die externe Stromversorgungsspan nung ist.

5. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 4, bei welcher die interne Spannung eine Substratspannung (Vbb) ist, die kleiner als die Massespannung ist.