DE3223599A1 - Dynamische mos-speichervorrichtung - Google Patents
Dynamische mos-speichervorrichtungInfo
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Description
DYNAMISCHE MOS-SPEICHERVORRICHTUNG
Die Erfindung betrifft eine dynamische MOS (Metall-Oxid-Halbleiter)
-Speichervorrichtung.
Bei einem dynamischen MOS-Speicher, bei dem der Vorgang
für das Auswählen einer Wortleitung und einer Datenleitung nach Maßgabe eines vorgegebenen Zeitgebersignals ausgeführt
wird, wird dieses Zeitgebersignal beispielsweise zu derjenigen Zeit auf einen hohen Pegel gebracht, zu der die Tätigkeit einer zugeordneten Adressenpufferschaltung beendet ist
und es möglich geworden ist, eine Wortleitung und eine Datenleitung mittels einer Adressendecoderschaltung auszuwählen.
Entsprechend dem hohen Pegel des Zeitsteuersignals werden die Gatter von Wortleitungs- und Datenleitungs-Auswahlschalter-MOSFETs,
die von der Adressendecoderschaltung auszuwählen sind, auf einen iUiswahlpegel wie zum Beispiel dem hohen
Pegel gebracht. ^1. J
Das Zeitsteuersignal kann von einer geeigneten Steuerschaltung geliefert werden, die durch ein Signal wie zum Beispiel
einem.Speicherstartsignal gestartet wird.
In diesem Fall muß man jedoch auf folgendes achten:
Wenn das Zeitsteuersignal in einem Zustand erzeugt wird, in dem der Ausgangssignalpegel der Adressenpufferschaltung
unbestimmt ist, so werden den Gattern der Wortleitungs-und DatenleitungS.ii&äswahlschäiter-MQSFETs Signale mit unbestimmtem
Pegel zu einer Zeit zugeführt, zu der die Tätigkeit der Adressendecoderschaltung nicht beendet ist. Dementsprechend
werden die Gatter der Auswahlschalter-MOSFETs von Wortleitungen wie von Datenleitungen, die jeweils nicht ausgewählt
werden sollen, auf den Auswahlpegel gebracht, und es wird
eine·Vielzahl von Speicherzellen zur gleichen Zeit ausgewählt.
Dementsprechend sind Zeitsteuersignale mit einer erwünschten Zeitabstimmung erforderlich, die den Schaltungsaufbau
normal betreiben ohne Rücksicht auf eine Abweichung der cha-
;5 rakteristischen Größen der Elemente in der Adressenpufferschaltung
oder in der Adressendecoderschaltung, und ohne Rücksicht auf Variationen der charakteristischen Größen der Elemente,
die durch TemperaturSchwankungen, Schwankungen der Spannungsversorgung usw. verursacht werden.
Wenn gemäß der obigen Beschreibung die Steuerschaltung der Adressenpufferschaltung, die Adressendecoderschaltung
usw. eingesetzt werden, so wird das Zeitsteuersignal mit einer Verzögerungszeit erzeugt, die ausreichend länger als die
größte Verzögerungszeit ist, die durch die Streuungen und Variationen der Charakteristika der Schaltelemente gegeben ·
ist. Dies stellt jedoch eine ernsthafte Behinderung dar, wenn man die Schaltung mit einer hohen Geschwindigkeit betreiben
will.
Dementsprechend ist es Aufgabe der vorliegenden Erfindung, eine dynamische MOS-Speichervorrichtung anzugeben,
deren Arbeitsweise schnell ist.
Eine dynamische MOS-Speichervorrichtung nach der vorlie-
\
genden Erfindung enthält eine Vielzahl von Wortleitungen,
genden Erfindung enthält eine Vielzahl von Wortleitungen,
* I
Auswahlschalter-MOSFETs, die entsprechend zu den jeweiligen
Wortleitungen angeordnet" sind, eine Steuerschaltung, die die Auswahlschalter MOSFETs steuert, eine Vielzahl Von MOSFETs,
die zwischen den jeweiligen Wortleitungen und einem Massepotential vorgesehen sind und die als Widerstandsvorrichtung
verwendet werden, und .sie: weist ;eine Inverterschaltung auf, die
an die eingangsseitigen Elektroden der Auswahlschalter MOS-FETs
angelegte Zeitsteuersignale empfängt und den MOSFETs als Widerstandseinrichtung Steuersignale zuführt, um diese
MOSFETs in die AUS-Zustände zu bringen.
Das Zeitsteuersignal wird im wesentlichen- synchron mit
dem Ende der Tätigkeit der Steuerschaltung auf den Pegel der Versorgungsspannung gebracht. ..." :
Im folgenden wird nun die Erfindung anhand der in den
Figuren dargestellten Ausführungsbeispiele beschrieben und näher erläutert.
Figur 1 zeigt ein Schaltbild eines dynamischen Speicher-Systems gemäß einem Ausführungsbeispiel der Erfindung,
«5 Figur 2 zeigt ein Blockschaltbild einer dynamischen Speichervorrichtung und zeigt ein Ausführungsbeispiel dieser
Erfindung,
die Figuren 3A und 3B zeigen in Diagrammen die Betriebswellenformen
(Betriebsimpulse) der Speichervorrichtung der TO Figur 2, "<
die Figuren 5A und 5B zeigen in Schaltdiagrammen Ausführungsbeispiele
von wesentlichen Teilen einer Ausführungsform dieser Erfindung,
die Figur 6 zeigt in einem Diagramm das Arbeitsprinzip des Aufsführungsbeispiels der Figuren 5A und 5B,
die Figuren 4A und 4B zeigen in Diagrammen die Betriebsimpulse einer Schaltung nach den Figuren 5A und 5B, und
die Figur 7 zeigt in einem Diagramm die Betriebsimpulse für die Schaltung der Figur 6.
Im folgenden wird die Erfindung im Zusammenhang mit den
Ausführungsbeispielen beschrieben.
AUFBAU UND BETRIEB^ EINES DYNAMISCHEN SPEICHERSYSTEMS
AUFBAU UND BETRIEB^ EINES DYNAMISCHEN SPEICHERSYSTEMS
-s
Unter Bezugnahme auf die Figur 1 wird der Aufbau eines dynamischen Speichersystems beschrieben. Die Figur zeigt ein
Blockschaltbild für ein dynamisches Speichersystem. Dieses System besteht aus einem D-RAM-IC-FeId (im folgenden als
"D-RAM" bezeichnet) , aus Interface-Schaltungen', die in einem
Computer zwischen dem D-RAM und einer Zentraleinheit (im folgenden als "CPU" bezeichnet, sie ist nicht dargestellt) angeordnet
sind.
Das D-RAM besteht aus einer Vielzahl von integrierten Schaltungen (im folgenden als "IC") abgekürzt mit Chips ICL-ICmB,
von denen jeder eine Speicherkapazität von η kilobit besitzt. Die IC-Chips sind in m Zeilen und B Spalten angeordnet.
Dementsprechend hat das D-RAM eine Kapazität von (η χ m)
Worten χ Β Bits.
Zu den Interface-Schaltungen gehören ein Zeilenadressen-
— O —
empfänger RAR, ein Spaltenadressenempfänger CAR, ein Adressenempfänger
ADR, ein Decoder DCR, eine RAS-Steuerschaltung RAS-' CT/ ein*Adressenmultiplexer ADN, ein Auffrisch-Synchrongene-
rator RSG, ein Auffrisch-Adressenzähler RAC, ein Datenbusse
treiber DBD und eine Steuerschaltung C-CT.
Der RAR empfängt Adressensignale A_-A. aus Adressensignalen
A-A,, die von der CPU übertragen werden, und wandelt sie in Adressensignale mit Zeitabstimmungen um, die für die
Betriebs-Zeitsteuerungen des D-RAM geeignet sind. Der CAR empfängt Adressensignale A.+1 - A.. aus Adressensignalen AQ -A,
, und er wandelt sie in Adressensignale mit zeitlichen Abstimmungen um, die für die Betriebs-Zeitsteuerung des D-RAM
geeignet sind.
Der ADR empfängt Adressensignale A.+1 - Afc aus Adressen-Signalen
A- A, , und er wandelt sie in Adressensignale mit Zeitabstimmungen um, die für die BetriebsZeitsteuerungen des
D-RAM geeignet sind.
Der DCR liefert Chip-Auswahl-Steuersignale CS. - CS (m = 2 -*) zum Auswählen von IC Chips innerhalb des D-RAM
nach Maßgabe der Adressensignale A.+1 - A, , die von dem
Adressenempfänger ADR geliefert werden.
Der RAS-CT liefert Chip-Auswahlsignale und Zeilenadresseneingangssignale
mit zeitlichen Abstimmungen (Synchronisierungen) ,«die"für" d'ie Betriebs-Zeitsteuerungen des. D-RAM
geeignet sind. V.. j
Der ADM multiplext die Adressensignale A "- A. und Ai+1 "" A · ·*-η zeitlicher Reihenfolge und führt sie dem D-RAM
zu. i
Der RSG ist eine Schaltung zum Bestimmen der Zeitpunkte, zu denen die Speicherinformation des D-RAM aufgefrischt wird.
Der RAC liefert Auffrischadressensignale R_ - R, zum
Auffrischen der Speicherinformation des D-RAM. '
Der DBD ist zwischen der CPU und dem D-RAM angeordnet und steuert bei Empfang eines WE-Signals einen Datenbus.
Der C-CT liefert Signale zum Steuern der vorerwähnten Schaltungen RAC, ADM, RAS-CT, DBD und D-RAM. \
Signale, die von der Seite der CPU an die Interface-
Schaltungen angelegt werden, umfassen die Adressensignale A0 - A^, ein Auffrisch-Bewilligungssignal REFGRNT, ein
Schreibfreigabesignal WE, ein SpeicherStartsignal MS, usw.
Die Adressensignale A - A, sind Signale zum Auswählen von 'Adressen innerhalb des D-RAM. Das Auffrisch-Bewilligungssignal
REFGRNT ist ein Signal zum Auffrischen der Speicherinformation innerhalb des D-RAM. Das Schreib-Freigabesignal
WE ist ein Lese- und Schreib-Befehlssignal für Daten in dem D-RAM. Das Speicherstartsignal MS ist ein Signal zum Starten
des Speichervorgangs des D-RAM. Eingangs/Ausgangsdaten D1 Dg
sind Eingangs /Ausgangsdaten auf dem Datenbus,· der die CPU und das D-RAM verbindet. Ein Auffrischanforderungssignal
REFREQ ist ein Signal zum Anfordern des Auffrischens der Speicherinformation in dem D-RAM.
Im folgenden wird der Aufbau der Adressensignale inner-, halb des dynamischen Speichersystems erläutert.
Die Adressensignale A0-A5. die von der (nicht dargestellten)
CPU übertragen werden, werden im wesentlichen ■ in zwei Sorten von Adressensignalen A O~A-; und Adressen-Signalen
A. ..-A^ innerhal- des dynamischen Speicher systems
aufgeteilt. " ■
Eine Sorte von Adressensignalen AQ - A. wird für diejenigen
Adressensignale verwendet, die an die Adressenan-Schlüsse der jeweiligen IC - innerhalb des D-RAMs -. angelegt
werden. "v ί
Die andere Art von Adressensignalen A. 1 - A, werden
J "T I : JC
zu den Auswahlsignalen RAS1 - RAS verarbeitet,- die an die
RAS-Anschlüsse der IC-Chips innerhalb des D-RAMs angelegt werden.
Die Adressensignale AQ - A. werden in zwei weitere
Sorten von Adressensignalen AQ - A. und A. .. - A. aufgeteilt.
Von diesen werden die Adressensignale AQ - A. der Zeilenauswahl
des Speichermatrixfeldes innerhalb des IC-Chips zugeordnet, während die Adressensignale A. .. - A. der
Spaltenauswahl des Speichermatrixfeldes zugeordnet sind.
Es wird nun die Betriebsweise des dynamischen Speichersystems erläutert. :
' Die von der CPU übertragenen Adressensignale An-A.
werden in Adressensignale AQ - A. und A.,- "A. aufgeteilt,
die jeweils über den RAR und den CAR an den ADM angelegt werden.
«5 Wenn ein Zeilenadressenabtastsignal RAS^ einen bestimmten
Pegel angenommen hat, so werden danach die Zeilenadressensignale An - A^ vQn dem ^n geliefert_ Diese Zeilenadressensignale
A0-A. werden an die Adressenanschlüsse der IC-Chips innerhalb des D-RAMs angelegt. Zu dieser Zeit liefert der
ADM nicht die Spaltenadressensignale A. + 1 - A. ,.weil er zuvor
in eine geeignete Anordnung gebracht worden ist.
Wenn nachfolgend das RAS,-Sigijal den entgegengesetzten
Pegel zu dem vorerwähnten Pegel angenommen hat, so werden dementsprechend Spaltenadressensignale A. 1 - A. von dem
ADM geliefert und in ähnlicher Weise an die Adressenanschlüsse der IC-Chips innerhalb des D-RAMs angelegt. Zu dieser
Zeit werden von dem ADM keine Zeilenadressensignale An - A.
geliefert.
Damit werden die Adressensignale An - A. und A. 1 - A.
ux ι+1 j
zeitlich aufeinanderfolgend an die Adressenanschlüsse der IC-Chips innerhalb des D-RAMs nach Maßgäbe der Pegel des
RAS, - Signals angelegt. j
Sofern an den ADi£ und den RAC kein Auffrischsteuersignal
R angelegt wird; werden von dem ADM keine Auf-
CS "" !
frisch-Adressensignale Rn - R„ geliefert.
Die Chipauswahlsignale A11 - A, werden durch den
DCR in Chipauswahlsteuersignale CS1 - CS (m = 2 J) umgewandelt,
die hauptsächlich zum Auswählen der IC-Chips innerhalb des D-RAMs dienen. Die Signale CS1 - CS werden durch
3Q I ro
die RAS-CT in RAS1 - RAS -Signale umgewandelt, wobei ihre
jeweiligen ZuführZeitpunkte gesteuert werden. Die RAS1 RAS
-Signale werden als Chipauswahlsignale und Zeilenadresseneinführungssignale
verwendet. Das RAS.' -Signal wird gemeinsam an die IC-Chips IC11 - IC1B der ersten Zeile in
dem D-RAM angelegt. Ebenso wird das RAS -Signal an alle IC-Chips ICmI - ICmB der m-ten Zeile angelegt.'
■Im folgenden wird nun der Vorgang des Setzens von
Adressen in den IC-Chips des D-RAMs beschrieben.
Zuerst werden Zeilenadressensignale A0 - A. an die
Adressenanschlüsse aller IC-Chips des D-RAMs angelegt.
. 5' Danach-wird aus den RAS1 - RAS -Signalen nur ein
* I m
Signal, z.B. das RAS.j-Signal nach Maßgabe eines Zeilenadressenabtastsignals
RAS und der Chipauswahlsignale
ei
A.+1 ""A, auf einen bestimmten Pegel gebracht. Entsprechend
dem vorgegebenen Pegel des RAS1 -Signals werden Zeilenadressensignale
AQ - A. in die B IC-Chips IC11 - IC1B der ersten Zeile in den D-RAM eingeführt. Der Grund dafür,
weshalb hier die Zeilenadressensignale AQ - A. vor dem RAS--Signal an die IC-Chips angelegt werden, liegt darin,
daß wegen des Anlegens des RAS1 -Signals vor den Zeilenadressensignalen
AQ - A. verschiedene Signale daran", gehindert
werden/· angegeben zu werden.
Darauffolgend werden die Spaltenadressensignale A. .. A.
an die Adressenanschlüsse aller IC-Chips des D-RAMs angelegt. . . ■
Danach werden, wenn das gegenüber dem RAsT-Sigji-al verzögerte
Signal JÜAS-Signal auf einen bestimmten Pegel gebracht
worden ist, die Spaltenadressensignale A.+1~A. in
entsprechender Weise in die B IC-Chips der ersten Zeile in dem D-RAM eingelesen. Der Grund dafür, daß die Spaltenadressensignale
A. + 1 - A. vor dem CAS-Signal an die ICs
angelegt werden, ist der gleiche wie der oben erörterte Grund.
'I
Durch die oben beschriebenen Vorgänge werden die Adressen von Speicherzellen gesetzt, die aus den B IC-Chips
der ersten Zeile des D-RAM ausgewählt werden sollen.
Von den IC-Chips innerhalb des D-RAMs werden mit Ausnahme der ersten Zeile die IC-Chips der Zeilen nicht ausgewählt,
weil die RAS2 - RAS · -Signale auf einem Pegel gehalten werden,
der entgegensetzt zu dem Pegel des RAS1-Signals ist.
Sodann wird der Vorgang des Einschreibens von Daten in die Speicherzellen, die den entsprechend der obigen
Beschreibung gehetzten Adressen entsprechen, ausgeführt,
wenn das WE-Signal einen vorgegebenen Pegel, z.B. den
tiefen Pegel angenommen hat.
Der Lesevorgang wird ausgeführt, wenn das WE-Signal einen zu dem obengenannten Pegel entgegengesetzten Pegel
. 5' angenommen, hat.
Der Schreibvorgang wird derart ausgeführt, daß Eingangsdaten DU-DIB von der CPU in die B adressierten Speicherzellen
eingeschrieben werden. Zu dieser Zeit werden Ausgangsdaten DO1 - DOB von dem D-RAM durch das WE-Signal gesteuert,
so daß sie nicht von dem DBD geliefert werden.
Der Lesevorgang wird derart ausgeführt, daß die Daten DO1 - DOB, die den B adressierten Speicherzellen entsprechen,
aus dem ADM ausgelesen werden. Zu dieser Zeit werden die Eingangsdaten DU - DIB durch das WE-Signal gesteuert, so
daß sie nicht von dem DBD zu dem D-RAM geliefert werden. . . AUFFRISCHVORGANG
In der Speicherzellenschaltung des D-RAMs wird eine Information in einer Kapazität wie z.B. einen MOS-Kondensator
in Form von Ladungen gespeichert. Die Ladungen nehmen in Laufe der Zeit aufgrund von Leckströmen ab. Hierbei ist
problematisch, _daß dann, wenn ein der Information "1" (Hochpegel) entsprechender Ladungspegel aufgrund von Leckströmen
niedriger geworden ist als ein Referenzpegel für die Unterscheidung
der Information "1" von der Information "0" (Tief-
pegel), der irrtümlich als.'O" diskriminiert wird. Damit die
Information " .1" gespeichert bleibt müßten daher die Ladungen
aufgefrischt werden, bevor sie unter den Referenzpegel abfallen. Der Auffrischvorgang muß wenigstens einmal innerhalb
der Informationsspeicherzeit der kompensierenden Speicherzelle ausgeführt werden.
Im folgenden wird nun unter Bezugnahme auf, die Fig. 1 der Auffrischvorgang beschrieben. I1
Der Auffrischsynchrongenerator RSG überträgt das Auf-
i frischanforderungssignal REFREQ zu der CPU zu,jeder Periode,
die durch das Verhältnis Informationsspeicherzeit/Zahl der Auffrischzyklen gegeben ist. Die Zahl der Auffrischzyklen
ist gleich der Zahl von Wortleitungen, die an eine Spalten-
datenleitung angeschlossen sind.
Bei Empfang des Signals REFREQ überträgt die CPU das Auffrischbewilligungssignal REFGRNT. Ohne hierauf beschränkt
zu sein ist die CPU so aufgebaut, daß sie das Schreibfreigabesignal-WE
und.das Speicherstartsignal MS zu dieser Zeit nicht liefert. Bei Empfang des Signals REFGRNT liefert die
Steuerschaltung C-CT das Auffrischsteuersignal R , das
OS
sowohl an den Adressenmultiplexer ADM wie an dem Auffrischadressenzähler
RAC angelegt wird. Bei Empfang des R -
CS Signals liefert der ADM an das D-RAM die ausschließlich zum Auffrischen dienenden Adressensignale R_ - R0 anstelle der
UX. ,
Adressensignale AQ - A. zur Verwendung in wahlfreiem Zugriff.
Die innerhalb eines RAMs angewendeten Auffrischmethoden werden grob in zwei Klassen aufgeteilt. Eine von ihnen ist;
ein Verfahren, bei dem die Zeilen des IC-Chipfeldes aufeinanderfolgend
aufgefrischt werden. Diese Methode hat den Vorteil, daß der für das Auffrischen erforderliche Leistungsverbrauch niedrig ist, hat aber den Nachteil, daß die für
das Auffrischen notwendige Zeit lang ist. Ein anderes Verfahren ist ein·-Verfahren, bei dem das gesamte IC-Chipfeld
des D-RAMs zur gleichen Zeit aufgefrischt wird. In der Fig. - 1 ist keine Anordnung zum Ausführen dieses Verfahrens dargestellt.
Beispielsweise werden die Adressensignale A. 1 A, in dem Adressenempfänger an die RAS-Steuer4chaltung
J RAS-CT angelegt, ohne daß sie durch den Decoder DCR gelaufen sind, und alle Ausgangssignale RAS1 - RAS der_ RAS-CT-Schaltung
wird auf einen bestimmten Pegel gebracht, wodurch alle ICs des D-RAMs zur gleichen Zeit ausgewählt werden.
Auf diese Weise wird das Auffrischen durchgeführt.
Der Vorteil dieses Verfahrens besteht darin, daß die Zeitperiode, die für das Auffrischen notwendig ist, kurz
ist, wohingegen der Nachteil auftritt, daß der Leistungsverbrauch hoch ist. jt
Im folgenden wird der Auffrischvorgang in.dem Matrixfeld
innerhalb des ICs des D-RAMs beschrieben'.
Von dem ADM werden die Auffrischadressensignale RQ - R»
an die Adressenanschlüsse der IC-Chips angelegt. Danach
nimmt das RAS-Signal einen bestimmten Pegel an und 2
Zeilenadfessen des IC-Matrixfeldes werden aufeinanderfolgend ausgewählt... Zu dieser Zeit hat das CAS-Signal einen Pegel,
; 5 der entgegengesetzt zu dem obigen Pegel ist. Die Informationen
der an die ausgewählten Zeilenadressen angeschlossenen Speicherzellen werden mit einem nicht dargestellten Leseverstärker
verstärkt, so daß ihre Pegeldifferenz zu "1" und "0" ausgeweitet werden können. Die verstärkte Information
wird in die Speicherzellen erneut eingeschrieben. Damit ist das Auffrischen durchgeführt.
Das WE-Signal wird bei dem Auffrischvorgang nicht zu
dem D-RAM und dem DBD übertragen. Daher werden keine Daten von oder zu dem DBD eingegeben oder ausgegeben.
Die Fig. 2 zeigt ein Blockschaltbild eines IC in dem · :
D-RAM, die Fig. 5A und 5B zeigen den Schaltungsaufbau des IC mit mehr Einzelheiten.
Dem Schaltungsblock der Fig. .2 werden Versorgungsspannungen aus einer nicht dargestellten Spannungsquelle zugeführt,
die eine Batterie aufweist um über die Versorgungsspannungsanschlüsse VCC und VSS des IC einen Betrieb während
des Abschaltens des Leistungsschalters sicherzustellen.
Der IC der Figurv besteht aus einem Taktimpulsgeneratorblock TGB, einem Speicherfeld M-ARY, einem Leseverstärker
SA, einem Spalten-Schaltkreis C-SW, einem Daterieingangspuffer DIB, einem Datenausgangspuffer DOB, einem Zeilendecoder
R-DCR, einem Spaltendecoder C-DCR, einer Adressenpufferschaltung ADB und einem Substratyorspannungsgenerator
VBB"G·
Das Speicherfeld M-ARY ist an sich bekannt, und es wird demzufolge eine ausführliche Beschreibung seines Aufbaus fortgelassen. Es besteht aus einer Vielzahl von an sich bekannten Speicherzellen,, die in Gestalt einer,Matrix' angeordnet sind und von denen jede eine 1-MOS-Transistor-Zellenstruktur besitzt. Bei der Vielzahl der Speicherzellen, die in der Matrix angeordnet sind, sind die Auswahlanschlüsse der in einer identischen Spalte angeordneten Speicher-
Das Speicherfeld M-ARY ist an sich bekannt, und es wird demzufolge eine ausführliche Beschreibung seines Aufbaus fortgelassen. Es besteht aus einer Vielzahl von an sich bekannten Speicherzellen,, die in Gestalt einer,Matrix' angeordnet sind und von denen jede eine 1-MOS-Transistor-Zellenstruktur besitzt. Bei der Vielzahl der Speicherzellen, die in der Matrix angeordnet sind, sind die Auswahlanschlüsse der in einer identischen Spalte angeordneten Speicher-
zellen gemeinsam an einer Wortleitung angeschlossen, und
die Dateneingangs/Ausgangsanschlüsse der in einer identischen . Zeile angeordneten Speicherzellen sind gemeinsam an eine
Datenleitung angeschlossen. Die Wortleitung bildet die
t 5 Zeilenleitung des -Speicherfeldes,, während die Datenleituhg
die Spaltenleitung des Speicherfeldes bildet.
Entsprechend der Darstellung in der Figur besteht der Taktimpulsgeneratorblock TGB aus einem RAS-Signalgenerator
RAS-G, der durch ein an den externen Anschluß RAS des IC angelegtes Zeilenadressenabtastsignal (im. folgenden als RAS-Signal
bezeichnet) betrieben wird'; der Taktimpulsgeneratorblock TGB weist ferner einen CAS-Signalgenerator CAS-SG
auf, der von einem über den externen Anschluß CAS zugeführtes Spaltenadressenabtastsignal (im folgenden als CAS-Signal
bezeichnet) und einem von der Schaltung RAS-SG gelieferten ■
Signal gesteuert wird; schließlich weist der Taktimpuls-. generatorblock TGB einen Signalgenerator SG auf, der durch
die von den Schaltungen* RAS-rSG und CAS-SG gelieferten Signalen
gesteuert wird, sowie einen Lese/Schreib-Steuersignalgenerator R/W-SG, der durch ein von der Schaltung SG geliefertes
Signal und durch ein über den externen Anschluß WE zugeführtes Schreibsteuersignal (im folgenden als WE-Signal
bezeichnet) betätigt wird. ι
Der Signalgenenerator SG liefert verschiedene Signale
im Ansprechen auf das RAS-Signal (im folgenden' als RAS-Gruppensignale
bezeichnet) und verschiedene: Signale im Ansprechen auf das CAS-Signal (im folgenden als CAS-Gruppensignale
bezeichnet). Die Arbeitsweise der verschiedenen aus dynamischen Schaltkreisen bestehenden Schaltungen werden
durch RAS-Gruppensignale und CAS-Gruppensignale gesteuert.
Bei den RAS-Gruppensignalen und den CAS-Gruppensignalen
werden jeweils verschiedene Signale wie bei dem folgenden
. Beispiel gesetzt: ' !
! (1) RAS-Gruppensignale /
Die RAS-Gruppensignale bestehen aus Signalen ΦΛτ3, Φν,
Φ
ΡΑ
Das Signal ΦΆΚ ist ein Adressenpuffersteuersignal,
das'dem Adressenpuffer ADB zugeführt wird. Dieses Steuersignal
ΦΑ_, wird als Signal verwendet, um festzulegen, ob
die Zeilenadressensignale, die dem Adressenpuffer ADB zugeführt worden sind und in ihm zwischengespeichert sind,
; 5 zu dem Zeilendecoder R-DCR übertragen werden. Setzt man voraus, daß die Zeilenadressensignale, die an die externen
Anschlüsse des IC angelegt werden, die Signale.AQ - A^
sind, so bildet der Adressenpuffer ADB Signale a_, äT bis a.,
äT mit nicht-invertierten und invertierten Pegeln, die den Adressensignalen AQ -.A. entsprechen und die auf
geeignete Pegel gesetzt sind.
Φν ist ein Wortleitungssteuersignal, das dem Zeilendecoder
R-DCR zugeführt wird. Dieses Steuersignal Φν wird
als ein Signal verwendet um festzulegen, ob zu dem Speicherfeld M-ARY ein Signal übertragen wird, das von dem Zeilen-·
decoder R-DCR gebildet wird, um die Zeilenadressen des Speicherfeldes M-ARY auszuwählen.
Das Signal ΦρΑ ist ein Leseverstärkersteuersignal, das
an den Leseverstärker SA angelegt wird und den Leseverstärker SA steuert.
(2) CAS-Gruppensignale.
Die CAS-Gruppensignale bestehen aus Signalen Φ,ρ/ Φγ#
Φορ usw. \^ ;
Das Signal Φ,-, isttein Adressenpuffersteuersignal, das
dem Adressenpuffer ADB zugeführt wird. Dieses -Steuersignal $AC wird als Signal verwendet um festzulegen, ob die dem
Adressenpuffer ADB zugeführten und in ihm zwischengespeicherten Spaltenadressensignale zu dem Spaltendecoder
C-DCR übertragen werden. Wenn die an die externen Anschlüsse angelegten Spaltenadressensignale die Signale A.+1 - A.
sind, so bildet der Adressenpuffer ADB entsprechend zu der obigen Beschreibung ihnen entsprechende Signale a. ..,
a.,., bis a., a. mit nicht invertierten und invertierten
1+1 3 3 ·
Pegeln. I
Φ ist ein Spaltenschaltersteuersignal, das dem Decoder
C-DCR zugeführt wird. Dieses Steuersignal Φγ wird dazu verwendet,
um festzulegen, ob das von dem Spaltendecoder C-DCR
gebildete Spaltenschaltersteuersignal der Spaltenschalter-Schaltung
C-SW zugeführt wird.
Das Signal Φ ist ein Datenausgangspuffer- und Ausgangsverstärkersteuersignal.
Es· wird als ein Signal verwendet, .·» ·
t 5 das an den -Datenausgangspuffer DOB und an einen Ausgangsverstärker
OA angelegt wird, welcher im Bedarfsfall-vorgesehen ist und der dazu dient, die ausgelesenen Daten
von dem Speicherfeld M-ARY zu einem Ausgangsdatenanschluß (D .) zu übertragen.
I„M bezeichnet ein Dateneingangspuffersteuersignal.
Es wird als ein Signal verwendet,'das an den Dateneingangspuffer
DIB angelegt wird, und das dazu dient, die eingeschriebenen
Daten von einem Eingangsdatenanschluß D. zu dem Speicherfeld M-ARY zu übertragen.
$RW bezeichnet ein Datenausgangspuffersteuersignal.
Es wird als ein Signal verwendet, das an den Datenausgangspuffer DOB angelegt wird und das dazu dient, zu verhindern,
daß die ausgelesenen Daten zu dem Datenausgangsanschluß D . während des Schreibvorganges geliefert werden.
Die Figuren 3A und 3B .zeigen Zeitdiagramme für den
in Fig. 2 dargestellten IC.
Im folgenden werden die Arbeitsweisen der jeweiligen Schaltungen des IC unter Bezugnahme auf die Zeit-(Impuls-)
Diagramme der Fig. -3Ä und 3B erläutert. ;
Bevor das RAS-Signal auf diesen Pegel gebracht wird, werden zunächst die Zeilenadressensignale AQ - A. an die
externen Anschlüsse des IC angelegt. Diese Adressensignale werden dem Adressenpuffer ADB zugeführt. Wenn das RAS-Signal
von dem hohen Pegel in den tiefen Pegel zu einer vorgegebenen Zeit gebracht worden ist, wird dementsprechend
ein geeignet verzögertes Signal Φ-κ geliefert, .und die
Zeilenadressensignale AQ - A. werden in dem Adressenpuffer
ADB zwischengespeichert-(englisch: latched). Weiterhin werden die von dem Adressenpuffer ADB gebildeten Zeilenadressensignale
a_ - aQ ... und a., äT zu dem Zeilendecoder
R-DCR übertragen. Das RAS-Signal wird in dieser Weise bezüglich der Zeilenadressensignale AQ - A. verzögert, damit
die·Zeilenadressensignale A_ - A. zuverlässig in den
Adressenpuffer ADB als Zeilenadressen für das Speicherfeld eingelesen werden.
. Wenn das Signal <E> entsprechend der obigen Beschreibung
·, 5 geliefert worden ist, so werden die Zeilenadressensignale aQ, Ül~ ,... und a., äT dem Zeilendecoder R-DCR zugeführt.
Der Zeilendecoder R-DCR besitzt interne Knotenpunkte (eng=., lisch: nodes), die im Verhältnis eins zu eins ..den Wortleitungen
des Speicherfeldes M-ARY entsprechen und die zuvor in Vorladungszustände gebracht worden sind. Wenn die
Zeilenadressensignale zugeführt worden sind, so bleiben nur die ausgewählten der internen Elemente (Knoten) in dem
Zeilendecoder R-DCR unverändert auf dem Vorladungspegel oder dem hohen Pegel, und die übrigen, nicht ausgewählten
internen Elemente (Knoten werden auf tiefen Pegel gebracht.·
Das Steuersignal 3> wird nach einer vorgegebenen Verzögerungszeit
geliefert, nachdem das Steuersignal Φ D geliefert worden ist. Die Verzögerungszeit des Steuersignals
Φχ relativ zu dem Steuersignal ΦΑ_ wird entsprechend den
Betriebscharakteristika des Zeilendecoders R-DCR geeignet festgelegt. Wenn das Steuersignal Φχ bereitgestellt worden
ist, so werden diese Signale, die den Signalen bei den jeweiligen internen Knoten (Elementen) des Zeilendecoders
R-DCR entsprechen, den entsprechenden Wortleitungen des Speicherfeldes M-ARY zugeführt. Wenn die Zeilenadressensignale
aus (i + 1) Bits von aQ bis a. bestehen, so wird die Zahl der Wortleitungen in dem Speicherfeld M-ARY dementsprechend
auf 2 festgesetzt. Dementsprechend werden diejenigen von den 21 Wortleitungen, die den Zeilenadressensignalen
der (i + 1) Bits entsprechen, durch das Ausgangssignal des Zeilendecoders R-DCR auf den Auswahlpegel
gebracht. Aus der Vielzahl der Speicherzellen des Speicherfeldes M-ARY werden diejenigen Speicherzellen ausgewählt,
die an die ausgewählten Wortleitungen angeschlossen sind. Dementsprechend sind die jeweiligen Potentiale
der Datenleitungen in dem Speicherfeld M-ARY gemäß der Information festgelegt, die zuvor in den ausgewählten und
an sie· angeschlossenen Speicherzellen gespeichert war.
Wenn eine mit einer 1-MOS-Transistorzelle aufgebaute Speicherzelle
eingesetzt wird, so ist bekanntlich der Kapazitäts-. wert eines in der Speicherzelle als Informationsspeicher-
«5 einrichtung·* dienenden Kondensators vergleichsweise klein, so daß der· von der ausgewählten Speicherzelle an die entsprechende Datenleitung gegebene Potentialänderung ver-.
gleichsweise· klein ist.
Am Ende einer vorgegebenen Verzögerungszeit, die nach
dem Auftreten des Steuersignals Φ J anschließt, wird das Leseverstärkersteuersignal Φ bereitgestellt,' und der
Einsatz des Leseverstärkers SA wird dementsprechend gestartet. Die an die jeweiligen Datenleitungen des Speicherfeldes
M-ARY angelegten Informationssignale werden durch das Arbeiten des Leseverstärkers SA verstärkt.
Am Ende einer vorgegebenen Verzögerungszeit, die an
das Zuführen der Zeilenadressensignale AQ - A. an die externen Anschlüsse des IC (vgl. oben) anschließt, werden
die Spaltenadressensignale A. * - A. an jene externen Anschlüsse angelegt.
Zu der Zeifc> zu der die Pegel der Spaltenadressensignale
A. ... - A. an den externen Anschlüssen geeignet ι+1 J \
eingerichtet worden sind, wird das CAS-Signal auf tiefem
Pegel gebracht. Der Grund dafür, daß das CAS-Signal bezüglieh der Spaltenadressensignale A. .. - A. in dieser Weise
verzögert wird, liegt darin, daß die Adressensignale als Spaltenadressensignale in dem Speicherfeld in den Adressenpuffer
ADB entsprechend der zuvor beschriebenen. Weise zuverlässig eingeführt werden sollen.
Wenn das CAS-Signal von dem hohen Pegel in den tiefen
Pegel gebracht worden ist, so wird ein geeignet verzögertes Signal $AC geliefert, und die Spaltenadressensignale A. * -
A. werden in dem Adressenpuffer ADB zwischengespeichert.
3
Weiterhin werden die von dem Adressenpuffer ADB gebildeten
Weiterhin werden die von dem Adressenpuffer ADB gebildeten
Spaltenadressensignale a. .., a. .. ... und a., a. dem
Spaltendecoder C-DCR zugeführt. *;
Wenn das gegenüber dem Signal ΦΆ_ weiter verzögerte
Signal· Φ^. bereitgestellt worden ist, wird ansprechend
hierauf ein Signal zum Auswählen von einer Datenleitung aus der Vielzahl von Datenleitungen des Speicherfeldes
M-ARY von dem.. Spaltendecoder DCR an den Spaltenschalter-5;
Schaltkreis OSW angelegt.
Auf diese Weise wird in dem Speicherfeld M-ARY eine Adresse durch die Zeilenadresse und die Spaltenadresse
festgelegt. .. \
Unter Bezugnahme auf die Fig. 3A bzw. 3B wird im folgenden nun der Lese- und der Schreibvorgang für einen
oben beschriebenen Adressensatz erläutert.
Beim Lesevorgang wird das WE-Signal auf hohem Pegel gehalten. Dieses WE-Signal ist so ausgelegt, daß es den
hohen Pegel annimmt, bevor das CAS-Signal auf tiefem Pegel gelangt.
Wenn im Anschluß an das Signal Φ , das ein CAS-Gruppensignal ist, das Signal Φο auf hohen Pegel gebracht worden
ist, wird im Ansprechen hierauf der Ausgangsverstärker OA aktiviert. Dementsprechend wird von dem Ausgangsverstärker
OA das aus der ausgewählten Adresse des Speicherfeldes M-ARY gelesene Informationssignal verstärkt. Das
Ausgangssignal des Ausgangsverstärkers OA wird über einen bei Bedarf vorgesehenen Datenausgangspuffer dem Datenausgangsanschluß
D . zugeführt.ν Der Lesevorgang wird abgeschlossen,
indem:·, das CAS-Signal auf hohen Pegel gesetzt wird.
Beim Schreibvorgang wird das WE-Signal auf tiefem Pegel
gehalten. Entsprechend der Tatsache, daß das WE-Signal und das CAS-Signal auf tiefem Pegel gebracht werden, wird das
Signal Φ^j auf hohen Pegel gebracht. Dementsprechend werden
Daten, die den an den Dateneingangsanschluß D. angelegten Daten entsprechen, über den Dateneingangspuffer DIB sowie
den Spaltenschalter-Schaltkreis C-SW an das Speicherfeld M-ARY angelegt und in die innerhalb des Speicherfeldes '
M-ARY ausgewählte Speicherzelle eingelesen. / Beim Schreibvorgang wird das zu dem Signal Φ"^__ invertierte
Signal §„, auf tiefem Pegel gebracht. Der Daten-
KW ■;
ausgangspuffer wird durch dieses Signal Φ deaktiviert.
Daher werden beim Schreibvorgang keine Daten ausgelesen.
.' Die Schaltung eines in den Fig. 5A und 5B dargestellten Ausführungsbeispieles besteht in Prinzip aus N-Kanal-IGFETs
"' (Feldeffekttransistoren mit isoliertem Gate), insbesondere aus N-Kanal-MOSFETs (Metall-Oxid-Halbleiter-Feldeffekttransistoren)
.
Die Speicherzelle (M-CELL) für ein Bit besteht aus einem Informationsspeicherkondensator Cc und einem Adressenauswahl-MOSFET
Q„. Die Informationen "1" und "0", die in der Speicherzelle aufbewahrt werden, entsprechen jeweils
den Zustand, bei dem der Kondensator CS Ladungen enthält, bzw. dem Zustand,, in dem er keine Ladungen enthält.
Die Speicherzellen M-CEL sind in großen zahlen in Form einer Matrix angeordnet. Die Drainelektroden der Adressenauswahl-MOSFETs
QM von den in den gleichen Zeilen angeordneten
Speicherzellen sind gemeinsam an Datenleitungen DL..
usw. angeschlossen, während die Gateelektroden der MOSFETs QM der in den gleichen Spalten angeordneten Speicherzellen
M-CEL gemeinsam an Wortleitungen WL1-1 usw. angeschlossen
sind. Speicherfelder M-ARY1 und M-ARY2 bestehen aus einer Vielzahl von Speicherzellen.
Ohne hierauf beschränkt zu sein bestehen die Datenleitungen aus 128 Sätzen von Datenleitungen DL1 - DL12Q
(nicht dargestellt) und ÖLT - DL128 (nicht dargestellt),
und die Wortleitungen bestehen aus 128 Leitungen WL1 Λ -WL1-64
und WL^1 - WL2_6. bei einem dynamischen MOS-Speicher
mit einer Speicherkapazität von 16 kBits.
Ohne besonders darauf beschränkt zu sein sind die Zeilendecoder R-DCR1 und R-DCR2 so aufgebaut, daß sie
gemeinsame Auswahlsignale an eine Vielzahl von Wortleitungen liefern. Beispielsweise ist für die Auswahl von vier Wortleitungen
WL1-1 ~ W*1-]_4 innerhalb des R-DRC1 eine Einheitsdecoderschaltung
angeordnet, die aus MOSFETs Q1 bis Q5 besteht und die vier Bits von Adressensignalen a_ - a^ empfängt.
Das Ausgangssignal der einzelnen Einheitsdecoderschaltung
wird über MISFETs Q10 - Q13 an einen Zeilenschalter R-SW12 angelegt, der aus MOSFETs Q24 - Q27 besteht. Ebenso
wird' der Ausgang des R-DCR2 an einen Zeilenschalter R-SW22
■ angelegt. Der Zeilenschalter R-SW12 oder der Zeilenschalter
R-SW22 wird mit dem Signal 3>
über einen Zeilenschalter R-■;»
SW11 oder R-SW21 versorgt, der durch ein Auswahlsignal ge-•
5 steuert wird, das in dem R-DCR1 (bzw. R-DCR2) auf der Basis von drei Bits der Adressensignale aQ, a. und a, gebildet
wird. Damit wird synchron mit dem Signal 3> eine der Wortleitungen
WL'-ij.-] - ^λ-ζα und WL2-1 ~ ^2-64 aus9ewählt.
Auf diese Weise wird eine Wortleitungsauswahl von 1/128 ausgeführt.
Die Wortleitungen WL.. - WL^64 und WL3-1 - WL3-64
sind jeweils mit Gruppen von Zwischenspeicherschaltungen
(englisch: Latch circuits) LACH1.. und LACHL versehen, wie
I ι Δ
dies im einzelnen in der offengelegten japanischen Patentanmeldung
Nr. 49-45649 oder auch der offengelegten japanischen Patentschrift Nr. 51-147224 beschrieben ist.
Einheitsschaltungen, die diese Gruppen von Zwischenspeicherschaltungen· bilden, haben einen zueinander identischen
Aufbau und eine von ihnen besteht aus MOSFETs Q52 - Q54.
Eine den R-DCR1 bildende Einheitsschaltung (das gleiche
gilt für den R-DCR2) besteht aus einem Vorladungs-MOSFET
Q1 und Treiber-MOSFvETs Q2 - Q5, die die Adressensignale
ao - aK annehmen. Diese Einheitsschaltung arbeitet als
eine logische Gatterschaltung vom verhältnislosen (ratioless) Typ.
Das Ausgangssignal der Einheitsschaltung wird über Trenn-MOSFETs Q10 - Q23, an deren Gates die Versorgungsspannung VCC angelegt ist, an die Gate-Elektroden der
MOSFETs Q24 - Q27 usw. angelegt,, welche die Zeilenschalter
R-SW12 und R-SW11 bilden.
Größe des Lesesignals »
Das Auslesen der Information aus der Speicherzelle M-CEL wird ausgeführt, indem der MOSFET QM aus "ein"; geschältet
wird, wodurch der Speicherkondensator Cc an eine gemeinsame
Spaltendatenleitung DL angeschlossen wird und nachfolgend ermittelt wird, wie das Potential der Datenleitung DL sich
entsprechend der Menge der in dem Kondensator Ca gespeicher-
ten Ladung verändert. Unter der Voraussetzung, daß das in der Streukapazität C der Datenleitung DL vorgeladene Potential
■' die-Versorgungsspannung Vcc ist, und in dem Fall, bei dem
die in dem Kondensator Cg gespeicherte Information " 1" ist >
(ein Potential, das im wesentlichen gleich groß V ist) , so bleibt das Potential (V_L) "1" der Datenleitung DL beim
Adressieren, d.h. wenn der MOSFET Q„ in den "Ein"-Zustand
gebracht worden ist, im wesentlichen gleich dem Potential Vcc· Wenn dagegen die Information "O" (0 V) ist, so wird
(VDL) "0" zu {C0-Vcc _ Cg (Vw - Vth)}CQ. Hierbei bezeichnet
V die Gatespannung des MOSFET Q ,und V., die Schwellspannung
des MOSFET Q„. Hierbei wird die Differenz zwischen dem Potential der Datenleitung DL, das durch logisch "1" der
Speicherzelle bestimmt ist, und dem Potential der Datenleitung DL, das durch logisch "0" der Speicherzelle bestimmt
ist, mit anderen Worten die festzustellende Signalgröße AVg
zu:
AV = (V ) η η - (V ) = (V - V ) Ό /C
S DL 1 DL 0 ' w th S 0
Setzt man voraus, daß Vw = Vcc ist, so wird die Signalmenge
AV_ zu:
Bei einer Speichermatrix mit einer hohen Packungsdichte und hoher Kapazität werden die Speicherzellen klein gemacht,
und es ist eine groߧ Zahl von Speicherzellen an eine gemeinsame
Datenleitung angeschlossen. Daher gilt C" << CQ, d.h.
Cg/C0 erhält einen sehr kleinen Wert. Dementsprechend wird
das Signal AV- ein sehr kleines Signal. Referenzsignal für das Lesen
Eine Blindzelle (dummy cell) D-CEL wird als Referenz
für das Feststellen eines solchen winzigen Signals eingesetzt. Die Blindzelle D-CEL ist unter den gleichen Herstellungsbedingungen
und mit den gleichen Konstruktionskonstanten hergestellt, wie die Speicherzelle M-CEL mit der Ausnahme,
daß der Kapazitätswert eines Kondensators Cß ungefähr
die Hälfte des Wertes des Kondensators C„ beträgt. Vor dem Adressieren wird die Kapazität C_ auf das Massepotential
mittels eines MOSFET Q02 vorgeladen (die andere Elektrode
wird auf V-- festgehalten). Dementsprechend kann die Signal-
veränderung AV_, die bei der Adressierung von der Blindzelle
D-CEL an eine Spaltendatenleitung DL gegeben wird, ähnlich zu der Signa!veränderung (AV0) der Speicherzelle
durch die nachstehenden Gleichungen ausgedrückt werden. . 5* VDW bezeichnet die Gatespannung des MOSFET Q02' und vth*
bezeichnet die Schwellspannung des MOSFET QD2·
AVR = (VDW- Vth'>
'W0O
Setzt man voraus, daß V gleich V__ ist, so ergibt sich die Spannungsänderung AVR zu:
Setzt man voraus, daß V gleich V__ ist, so ergibt sich die Spannungsänderung AVR zu:
AVR = (VCC- Vth'): Cds/CO '
Da, wie zuvor erwähnt, C, ungefähr die Hälfte von C„
beträgt, ist AV0- ungefähr die Hälfte von AV„. Die Informationen
"1" und "O" können dementsprechend unterschieden werden, je nachdem, ob die Potentialänderung, die die Speicherzelle
auf die Datenleitung DL ausübt, kleiner oder größer als die Potentialänderung (AVn) der Blindzelle ist.
Aufbau verschiedener Schaltungen
SA1 bezeichnet einen Leseverstärker, der die Differenz
aus solchen Potentialänderungen, die sich beim Adressieren entwickeln, in einer durch das Synchronsignal (Leseverstärker-Steuersignal)
5> bestimmten Abtastperiode verstärkt (der Betrieb des Leseverstärkers wird später beschrieben).
Die Eingangs-, und Xusgangsknotenpunkte des Leseverstärkers sind an ein paar von komplementären Datenleitungen DL1 und
DL1 angeschlossen. Die Zahl von Speicherzellen, die an die
Datenleitungen DL1 und DL1 angeschlossen werden, sind gleich,
damit durch ein Gleichmachen der Streukapazitäten der komplementären Datenleitungen DL1 und DL1 die Abtastgenauigkeit
verbessert wird. Wie in der Figur dargestellt ist, ist eine Blindzelle D-CEL mit jeder der Leitungen DL1 und DL1 verbunden.
Durch das Ausgangssignal des Zeilendecoders R-DCR1
oder R-DCR2 wird ein Paar von Blindwortleitungen DWL1-1 und
DWL1__ ausgewählt, damit dann, wenn eine an ein Paar von
komplementären Datenleitungen DL1 und DL1 angeschlossene
Speicherzelle ausgewählt worden ist, die Blindzelle ohne Fehler an eine andere Datenleitung angeschlossen werden kann.
Betrieb 'des Leseverstärkers
Der Leseverstärker SA^ besitzt ein Paar von kreuzgekoppelten
MOSFETs Q85 - Q88, und er verstärkt als Differenzverstärker
aufgrund deren Betriebsweise der positiven Rückkopp- * 5 lung die kleinen Signale. Die Betriebsart der positiven Rückkopplung
wird zu der Zeit gestartet, zu der ein MOSFET Qgg
aufgrund des Synchronsignals (Leseverstärker-Steuersignals) ΦρΑ beginnt, leitend zu werden. Aufgrund des Startens der
Betriebsweise der positiven Rückkopplung wird das höhere Datenlextungspotential (V ) der Datenleitungspotentiale,
das durch die Speicherzelle oder die Blindzelle bei der vorherigen
Adressierung festgelegt worden ist, mit einer sehr langsamen Geschwindigkeit erniedrigt, und das tiefere Datenleitungspotential
(Vj.) wird mit einer sehr hohen Geschwindigkeit
erniedrigt. Damit wird die Differenz zwischen V„ und VL ausgedehnt. Wenn auf diese Weise V auf die Schwellspannung
ν,ρ, der kreuzgekoppelten MOSFETs abgesenkt worden ist,
endet die Betriebsweise der positiven Rückkopplung. Am Ende der Betriebsweise der positiven Rückkopplung bleibt V„ ein
Potential, das kleiner als Vcc und größer als VT, ist, und
VTerreicht schließlich 0 V.
Die von der Speicherzelle gespeicherte Information, die beim Adressieren imvwesentlichen zerstört worden ist, wird
erneut rückgespeichert (rückeingeschrieben) mit Hilfe des Potentials V„ oder V1., die bei dem Abtastvorgang des Lese-
li Xj
Verstärkers erzeugt werden.
Kompensation des Pegels logisch "1"
Kompensation des Pegels logisch "1"
Wenn jedoch das Datenlextungspotential V„ um einen vorgegebenen
Betrag niedriger geworden ist als V , so tritt eine Fehlfunktion auf, bei dem es als "0" gelesen wird, wenn
das Lesen und das Rückeinschreiben mehrere Male wiederholt wird. Zur Verhinderung dieser Fehlfunktion ist eine aktive
Rückspeicherschaltung vorgesehen. Sie arbeitet so, daß nur
nur das Potential VH selektiv auf das Potential Vcc verstärkt
wird, ohne daß irgendein Einfluß auf das Potential
V_ ausgeübt wird. C-., und C_o bezeichnen Varactoren vom
Χι α ι α/.
MIS-Typ, deren Kapazitätsänderung von der angelegten Span-
nung abhängt. Man kann dies demzufolge so auffassen, daß der Kondensator durch eine bezüglich der Schwellspannung
V„, höhere Spannung gebildet wird und nicht durch eine
niedrigere Spannung.
■f.*
5* ' Der aktive Rückspeichervorgang wird entsprechend der
nachfolgenden Beschreibung aufgeführt. In der folgenden Beschreibung wird aus Vereinfachungsgründen unterstellt,
daß beim Adressieren die Datenleitung DL1 in Übereinstimmung
mit der Information "1" der Speicherzelle auf hohen Pegel gebracht wird, während die Datenleitung DL. durch
die Blindzelle auf den Referenzpegel gebracht wird. Impulsdiagramme
für verschiedene Synchronsignale, auf die in der folgenden Beschreibung Bezug genommen wird, sind in den Figuren
4A und 4B dargestellt.
Die Datenleitungen DL1 und DL1 und die Varactoren CB1
und CB2 werden geladen, wenn die MISFETs Q79 - Q32 durch
den hohen Pegel des Datenleitungsvorladungs signals Φρ-,
leitend gehalten werden.
Danach werden, wenn der Leseverstärker SA1 durch das
Leseverstärker-Steuersignal <ϊ> in den Betriebszustand gebracht
worden ist, die Ladungen der Datenleitung DL1 durch
den MOSFET QQQ entladen. Da sich zu dieser Zeit die Daten-88
leitung DL1 auf hohem Potential befindet,wird der MOSFET
Qg6 in dem "Ein"-Zus'tand gehalten. Daher werden die Ladungen
des Varactors CB? ebenfalls entladen. Damit arbeitet der
Varactor CB2 nicht weiter als Kondensator.
Wenn nach dem Verstärkungsvorgang des Leseverstärkers
SA1 ein Taktsignal (das aktive Rückspeicher-Steuersignal)
Φ _, auf hohen Pegel gebracht worden ist, wird hierdurch
3, C JL
das Gatepotential des MOSFET Q33 angehoben, so daß es
größer ist als die Versorgungsspannung V^-. Zu dieser
Zeit wird das Gatepotential des MOSFET Q34 unverändert auf
tiefem Pegel gehalten, weil der Varactor CB2 im wesentlichen
nicht als Bootstrap-Kondensator arbeitet. Nach Maßgabe des über die Versorgungsspannung angehobenen Gatepotentials des
MOSFET Q83 wird über diesen MOSFET Q33 die Datenleitung DL1
mit der Versorgungsspannung V c versorgt. D.h., daß das
Potential der Datenleitung DL. auf V-,-, zurückgebracht wird.
Bei diesem Ausführungsbeispiel sind zum Erreichen einer schnellen Arbeitsweise entsprechend den Figuren 5A und 5B ·
zwischen dem Massepotentialanschluß und den jeweiligen Worts' leitungen W^1-1 ~WL1_64 und WL2-1 " WL2-64 und den Blind~
Wortleitungen DWL1-1, DWL1-2 MOSFETs Q38 - Q49 angeordnet,
an deren Gateelektroden das Synchronsignal ΦΙ3 angelegt
wird (die Blindwortleitungen DWL2-1, DWL3-2 sind nicht dargestellt)
. Der "Ein"-Widerstand von jedem der MOSFETs Q38 Q4Q
ist so festgelegt, daß er hinreichend größer als die Hochpegel-Ausgangsimpedanz des Synchronsignalgenerators ist,
der das Wortleitungssteuersignal Φν bildet. Ohne hierauf beil
schränkt zu sein, sollte der "Ein"-Widerstand von jedem der MOSFETs Q38 - Q49 vorzugsweise etwa zehnmal größer sein als
die Ausgangsimpedanz der obengenannten Schaltung, wenn, wie dies bei einer Schaltung nach diesem Ausführungsbeispiel ist,
hundert Wortleitungen vorgesehen sind.
Für den gleichen Zweck sind MOSFETS Q32 - Q35 für die gemeinsamen
Wortleitungen vorgesehen, wobei der Zeilenschalter SW11 dazwischen angeordnet ist.
Ebenso sind auf der Seite der .Datenleitungsauswahlschaltung
zwischen dem Massepotentialanschluß und den Gateelektroden der Datenleitungsauswahl MOSFETs Q75, Q76 usw. MOSFETs
Q77, Q78 usw. vorgesehen, die das Synchronsignal Φγ annehmen.
Weiterhin sind MOSFETs Q69 - Q72 für Auswahlleitungen der
gemeinsamen Datenleitung vorgesehen, wobei der Spaltenschalter C-SW1 dazwischengeschaltet ist.
Unter Bezugnahme auf das Arbeitsprinzip-Diagramm der Figur 6 und das Betriebsimpulsdiagramm der Figur 7 wird
nachfolgend der Grund beschrieben, weshalb diese MOSFETs Q38 - Q49 usw. vorgesehen sind.
Zur Erleichterung des Verständnisses ist in der Figur 6 der Zellenschalter R-SWj ;j der Figur 5A nicht dargestellt.
Bei der Figur 6 wird dementsprechend das Signal Φχ direkt
an die MOSFETs Q24 - Q2C' angelegt. -\
Ohne hierauf beschränkt zu sein, steht ein Zeitsteuerungssignalgenerator
CC1 zum Bilden des Signals Φν aus.
MOSFETs Q1n-S und Q1 nc/ an deren Gateelektroden über einen
Trenn-MOSFET Q*nn das Adressenpuffersteuersignal Φ,.-, angelegt
wird,
aus MOSFETS Q104 und Q106/ an deren Gateelektroden das
. 5 Signal ΦΆΌ . angelegt wird, das im wesentlichen bezüglich
des Signals ΦΑΚ verzögert und zu ihm invertiert ist,
und aus einem Bootstrap-Kondensator CB_, der zwischen der
Gateelektrode und der Sourceelektrode des MOSFET Q103 angeordnet
ist.
Eine Inverterschaltung CC3 zum Bilden des Zeitsteuersignals
Φ , das an die Gateelektroden der MOSFETs Q38 ~ Q45
usw. angelegt wird, besteht aus einem Treiber-MOSFET Q108/
an dessen Gate das von der Synchrongeneratorschaltung gebildete Wortleitungssteuersignal Φν angelegt wird, und aus
einem Vorladungs-MOSFET Q-1O7/ dessen Gate das invertierte ,
Adressenpuffer-Steuersignal Φ _ zugeführt wird.
Entsprechend den Figuren 3A und 3B wird das Steuersignal ΦΑβ auf tiefem Pegel gehalten, wenn das RAS-Signal
nicht empfangen wird, d.h. wenn das RAS-Signal auf hohem Pegel gehalten wird. Demgegenüber wird das Steuersignal
ΦΑΚ auf hohem Pegel gehalten.
Zu dieser Zeit wird der MOSFET Q106 des Zeitsteuersignalgenerators
CC. durch den hohen Pegel des Steuersignals ΦΆΏ
im "Ein"-Zustand gehalten, und durch den tiefen Pegel des Steuersignals Φ wird sein MOSFET Q105 im "Aus"-Zustand
gehalten. Damit liefert er ein Wortleitungssteuersignal Φ mit tiefem Pegel. Über den Trenn-MOSFET Q102 wird der
eine Anschluß des Bootstrapkondensators CB auf dem tiefen
Pegel des Steuersignals ΦΑρ gehalten, während der andere
Anschluß durch den MOSFET Q104 auf tiefem Pegel gehalten
wird. Er befindet sich daher in dem Entladungszustand.
Bei der Inverterschaltung CC3 wird der Treiber-MOSFET
Q1nO im "AUS"-Zustand durch den tiefen Pegel des Wortlei-=
tungsSteuersignals Φχ gehalten, und der MOSFET Q107 wird
in dem "Ein"-Zustand durch den hohen Pegel des Steuersignals Φ^ gehalten. Er liefert daher ein Steuersignal Φττη
von hohem Pegel.
.Die'-jeweiligen Wortleitungen des Speicherfeldes M-ARY
werden auf diesem Pegel gehalten, weil die zwischen ihnen und dem Massepunkt der Schaltung geschalteten MOSFETS Q38 Q.j.
durch den hohen Pegel des Steuersignals fw_ im "Ein"-.
5* Zustand gehalten werden.'
Der Trenn-MOSFET Q102 bleibt in dem "EIN"-Zustand, wenn
das Potential an derjenigen seiner Source- bzw. Drainelektroden, die im wesentlichen als Sourceelektrode arbeitet,
niedriger als das Potential seiner Gateelektrode ist, d.h.
deren Schwellspannung bezüglich des Spannungsversorgungspotentials
V_ im Fall der dargestellten Schaltung.
Dementsprechend wird, wenn nachfolgend das Signal ΦΛΤ, auf hohen Pegel angestiegen ist, ein ihm entsprechendes
Signal Φ , an die Gateelektroden des MOSFETs Q103 und
Q-J05 angelegt. Demzufolge werden die MOSFETs Q103 und Q105 ■
in die "Ein"-Zustände gebracht. In diesem Fall wird das Gegenwirkleitwertsverhältnis zwischen den in Reihe geschalteten
MOSFETs Q103 und Q104 zuvor geeignet festgelegt, so
daß das- Potential an dem Verbindungspunkt dieser MOSFETs Q-]Q3 und Q104 auf tiefem Pegel gehalten wird. Dementsprechend
wird der ^Bootstrapkondensator CB3 ungefähr auf den
hohen Pegel des Signals $.Dl vorgeladen.
Signal <i> fällt bezüglich des Signals Φΐη mit einer
AK ^ AK
gewissen Verzögerung ab, wodurch die MOSFETs Q1n4 und
Q-|Qg in die "Aus-"Zustände gebracht werden. Wegen der
Bootstrap-Arbeitsweise durch den Bootstrap-Kondensator CB3
wird das Signal $ARi auf einen Pegel angehoben, der höher
ist als die Versorgungsspannung, beispielsweise auf 2V _ V.,
(wobei Vcc die Versorgungsspannung bezeichnet und V.,
die Schwellspannung des MOSFET Q103)· Wenn in diesem Fall
der Pegel des Signals Φ,ηΙ weiter angehoben wird als zuvor
beschrieben, weil, der Pegel des Signals 3>
nahe bei der Versorgungs spannung V--, liegt, der Trenn-MOSFET Q1 2· hierdurch in den "Aus"-Zustand gebracht. Dementsprechend können
die in dem Bootstrapkondensator CB3 gespeicherten Ladungen
während des Verstärkungsvorganges nicht entladen werden.
Wenn die MOSFETs Q38 - Q45 aus der Schaltung der Figur
entfernt'werden, so erhält das Wortleitungssteuersignal 3>
, das von der Synchrongeneratorschaltung geliefert wird, den
mit der' gestrichelten Linie % , in Figur 7 angedeuteten Verlauf.
Es steigt entsprechend dem Gegenwirkleitwertsverhält-
■ 5 nis zwischen den MOSFETs Q-^c und Q1^, allmählich und zu
* ι Od iüd
der gleichen Zeit an, zu der der MOSFET Q-J05 in. den. "Ein-"
zustand gebracht worden ist, und es steigt abrupt auf den Vc_-Pegel an, sobald der MOSFET Q106 in den "Aus"-Zustand
gebracht worden ist.
In diesem Fall wird jedoch das Wortleitungssteuersignal
In diesem Fall wird jedoch das Wortleitungssteuersignal
Φν zu einem Zeitpunkt auf hohen Pegel gebracht,- zu dem der
a
Arbeitsvorgang des von dem Steuersignal Φ,. gesteuerten
Zeilendecoders R-DCR noch nicht vollständig beendet ist. Das Wortleitungssteuersignal Φν wird zu einem Zeitpunkt auf
den hohen Pegel gebracht, zu dem diejenigen MOSFETs aus den MOSFETs Q24 - Q2C'' die in den "Aus"-zustand gebracht werden
sollen, nicht genügend "aus"-geschaltet sind, mit der Folge, daß das Potential von den Wortleitungen, die unausgewählt
bleiben sollen, etwas angehoben wird. Aufgrund des unerwünschten Ansteigens des Wortleitungspotentials werden zur gleichen
Zeit mehrere Speicherzellen, die an eine Datenleitung angeschlossen sind, ausgewählt. Dementsprechend wird die Information
der Speicherzellen vernichtet.
Im Gegensatz hierzu tritt ein solches unerwünschtes Schaltungsverhalten bei der in Figur 6 dargestellten Schaltung
nicht auf. Im einzelnen werden die Auswahlschalter-MOSFETs Q24 - Q26 usw. in den "Ein"-Zuständen-gehalten, bis
der Arbeitsvorgang des R-DCR abgeschlossen ist, und außerdem werden die in dem "Ein"-Zustand gehaltenen MOSFETs Q^8 - Q._
zwischen den jeweiligen Wortleitungen und dem Massepunkt der Schaltung angeordnet. Daher kann selbst dann, wenn entsprechend
der obigen Beschreibung der MOSFETs Q105 in den "Ein"-Zustand
gebracht worden ist, das Wortleitungssteuersignal Φχ nur allmählich in Richtung auf den Pegel ansteigen. Beispielsweise
werden selbst dann, wenn der "Ein"-Widerstand von jedem der MOSFETs Q38 - Q45 auf ungefähr das zehnfache
des "Ein"-Widerstandes des MOSFET Q105 eingestellt ist, die-
se MOSPETs Q38 - Q45 in Parallelschaltung miteinander verbunden,
so daß ihr gemeinsamer Parallelwiderstand ausreichend kleiner* ist als der "Ein-"Widerstand des MOSFET Q105--Beispielsweise^
sind entsprechend den hundert Wortleitungen ein-
; 5 hundert MOSFETs vorgesehen und parallelgeschaltet und haben
einen Parallel-"Ein"-Widerstand, der weniger als 1/10 des "Ein"-Widerstandes des MOSFETs Q105 beträgt. Dementsprechend
kann der Pegel des Steuersignals Φχ auf einen Pegel herabgedrückt
werden, der weniger als 1/10 des Pegels V^n beträgt.
Aufgrund des Herabsefczens des Pegels des Steuersignals Φν
ist es möglich, zu verhindern, daß das Potential zu einer Vielzahl von Wortleitungen unerwünscht ansteigt.
Zu einem Zeitpunkt Τ_._,Ώ nach dem Abschluß des Arbeits-
JJL-K
Vorganges des R-DCR bleibt ein Auswahlschalter-MOSFET der der
auszuwählenden Wortleitung entspricht, beispielsweise der . MOSFET Q24 im "Ein"-Zustand, und alle anderen MOSFETs Q25*
Q_fi usw. werden in den "Aus"-Zustand gebracht. Hierdurch
wird das Wortleitungssteuersignal Φν über den im "Ein"-Zustand
gehaltenen MOSFET Q . nur dem MOSFET Q38 zugeführt.
Da entsprechend der obigen Beschreibung der "Ein"-Widerstand des MOSFET Q3g ausreichend größer ist als derjenige
des MOSFET Q1 oc* steigt der Pegel des Wortleitungssteuersignals
Φν im wesentlichen auf den Pegel Vnn an, selbst wenn der
MOSFET Q38 zu dem Zeitpunkt T in dem "Ein"-Zustand ist.
Damit kann konform' mit dem Abschluß des Arbeitsvorgangs
des R-DCR das Wortleitungssteuersignal Φν automatisch auf
den hohen Pegel angehoben werden.
Wenn das Wortleitungssteuersignal Φν zu dem Zeitpunkt
TDCR auf den k°hen Pe9el angehoben worden ist, so gelangt
dementsprechend der MOSFET Q108 der Inverterschaltung C2 in
den "Ein"-Zustand» Das Ausgangssignal der Inverterschaltung CC_, die durch den von dem Steuersignal Φ_ gesteuerten
MOSFET Q107 auf hohem Pegel gehalten worden ist, wird durch
den MOSFET Q108 auf tiefen Pegel gebracht. Alle MOSFETs Q38
- Q45 werden in den "Aus"-Zustand oder den Zustand hoher -^
Impedanz durch das auf tiefem Pegel liegende Ausgangssignal der Inverterschaltung CC2 gebracht. Damit kann das. Wortlei-
tungssteuersignal Φν automatisch konform zu dem.Abschluß des
Arbeitsvorgangs des R-DCR auf den Pegel Vcc angehoben werden.
Wenn das Ansteigen des Steuersignals Φν mittels der
MOSFETs Q-3O," Q4C entsprechend der obigen Beschreibung gesteuert
wird, ist es ebenfalls möglich, die nachfolgend beschriebene, bevorzugte Schaltungsbetriebsweise auszuführen.
Von den MOSFETs Q34 - 0_6, ist bei demjenigen MOSFET,
der durch das Ausgangssignal des R-DCR in den "Ein"-Zustand gebracht worden ist, indem unter seiner Gateelektrode liegenden,
den Kanal bildenden Gebiet eine Kanalschicht induziert. Demzufolge besitzt er eine relativ große Kapazität (im folgenden
als "Gate"-Kapazität bezeichnet) zwischen der Gateelektrode
und der Source- und der Drainelektrode. Im Gegensatz dazu ist bei den übrigen MOSFETs, die in den "Aus"-Zustand
gebracht sind, unter deren Gateelektroden keine Kanalschicht induziert, so daß sie vergleichsweise kleine und im
wesentlichen vernachlässigbare Kapazitäten zwischen den Gateelektroden und den Source- und Drainelektroden aufweisen.
Da entsprechend der obigen Beschreibung das Steuersignal
3> im wesentlichen bei dem Ende des Arbeitsvorgangs R-DCR
auf hohen Pegel_angehoben wird, arbeiten· die erwähnten Gatekapazitäten
tatsächlich als Bootstrap-Kapazitäten.
Nimmt man beispielsweise.an, daß nur der MOSFET Q-.
durch das Ausgangssignal des R-DCR in den "Ein"-Zustand gebracht wird, so werden die Gatekapazitäten des MOSFET Dadurch den hohen Pegel des Ausgangssignals des R-DCR geladen,
bevor das Steuersignal Φν auf den hohen Pegel ansteigt. Dementsprechend
wird, wenn das Steuersignal Φ nachfolgend auf den hohen Pegel angestiegen ist, das Gatepotential des MOS-FET.
Q24 durch die zuvor den Gatekapazitäten gegebene...Ladespannung
auf ein Potential angehoben, das höher ist als der Pegel des Steuersignals Φν. Zu diesem Zeitpunkt wird ein
Trenn-MOSFET Q. durch die gleiche Wirkungsweise wie bei
dem Trenn-MOSFET Q102 in den "Aus"-Zustand gebracht, so daß
für die Gatekapazitäten kein Entladungsweg gebildet wird.
Aufgrund des.Anstiegs des Gatepotentials,: der entsprechend
der obigen Beschreibung sozusagen auf dem Selbst-
Bootstrapeffekt beruht, wirkt der MOSFET Q24 dahin, daß er
das Steuersignal Φν zu der Wortleitung WL1 Λ ohne jeden
Spannungsverlust erträgt ohne Rücksicht auf den Umstand, daß er im Anreicherungszustand ist.
' In Übereinstimmung mit dem Steuersignal Φ , das auf
einen der Versorgungsspannung etwa gleichen Wert angehoben wird, wird der Pegel der ausgewählten Wortleitung WL1-1 auf
einen der Versorgungsspannung V etwa gleichen Wert angehoben.
Da der Pegel der ausgewählten Wortleitung ausreichend angehoben wird, werden in die in der Figur 5A dargestellten
Speicherzelle Informationsladungen yon einem ausreichend
großen Pegel eingeschrieben oder wiedereingeschrieben.
Mit Ausnahme des MOSFET Q24 werden bei den MOSFETs Q24 "
Q„ß, im wesentlichen keine Gatekapazitäten gebildet. Dementsprechend
werden die Gatepotentiale dieser MOSFETs selbst dann nicht angehoben, wenn das Steuersignal Φν auf einen hohen
Pegel angehoben worden ist.
Wenn das Steuersignal Φ so abgeändert wird, wie dies
mit der gestrichelten Linie in Figur 7 angedeutet ist, so werden die Gatekapazitäten des MOSFET Q_. zu der Zeit, zu
der diese Steuersignale Φν anzusteigen beginnt, nicht ausreichend
geladen. Es ist daher schwierig, das Potential der ausgewählten Wortleitung ausreichend anzuheben. Zu diesem
Zeitpunkt wird das höhere Potential der Sourceelektrode des Schalter-MOSFET Q„ in der Speicherzelle durch dessen Gatepotential begrenzt, d.h. durch das Potential der ausgewählten
Wortleitung und seiner Schwellspannung. Dementsprechend erhalten selbst dann, wenn die Datenleitung auf einen ausreichend
hohen Pegel gebracht worden ist, die in die Speicherkapazität Cc einzuschreiben oder erneut einzuschreibenden
Informationsladungen einen vergleichsweise kleinen Wert.
Entsprechend dem obigen Ausführungsbeispiel muß das Wortleitungssteuersignal Φ nicht um eine vorgegebene Zeit gegenüber
dem Ende des Arbeitsvorgangs R-DCR verzögert werden, wie dies bei dem Stand der Technik sein müßte,- so daß die
Arbeitsweise der Schaltung schnell gemacht werden kann. Weiterhin kann das Wortleitungssteuersignal Φ auf den hohen
Pegel angehoben werden, wobei es Schwankungen der Einsatz-
zeiten des ADB und des R-DCR folgt, welche Streuungen der
Elemente, Temperaturveränderungen und Schwankungen der Versorguhgsspannung
zuzuschreiben sind. Daher tritt in der . . Schaltung keine Fehlfunktion auf.
-.5 Dieses -gilt entsprechend für das Auswählen der Datenleitungen.
Wird dementsprechend die Erfindung sowohl auf die Wortleitungsauswahlschaltung wie auf die Datenleitungsauswahlschaltung
angewendet, so kann die Zeitsteuerung für beide Auswahlvorgänge beschleunigt werden, so daß ein noch
schnellerer Speicherzugriffszyklus ermöglicht wird.
Die Erfindung ist nicht auf die voranbeschriebenen Ausführungsbeispiele
beschränkt, sondern das Signal zum "Aus"-schalten der MOSFETs Q38 - Q45 usw. kann auch ein vorgegeben
verzögertes Synchronsignal sein, das auf andere Weise als nach der obigen Beschreibung durch den MOSFET Q108 in Zwischengespeichertet
Form gebildet wird.
Weiterhin können die MOSFETs Q38 - Q45 usw. bloße Widerstandseinrichtungen
sein. Selbst bei festen Widerstandsvorrichtungen kann man eine ähnliche Arbeitsweise ausführen derart,
daß vor dem oben dargestellten Abschluß der Arbeitsweise des R-DCR der kombinierte Parallelwiderstand ausreichend kleiner
als die Ausgangsimpedanz der Synchronsignalgeneratorschaltung gemacht wird,und daß der Wert des Widerstandes, der
nach dem Abschluß des !Arbeitsvorgangs der ausgewählten Wortleitung
zugeordnet ist, ausreichend größer gemacht wird.
Während die in Figur 6 dargestellte Inverterschaltung CC? eine im wesentlichen verhältnisfreie Schaltung bildet
um den Leistungsverbrauch der Schaltung klein zu machen, kann sie durch eine Verhältnisschaltung ersetzt werden, bei der
beispielsweise die Gateelektrode des MOSFET Q107 mit dessen
Drainelektrode verbunden ist.
Da gemäß dieser Erfindung das Verhältnis zwischen dem vereinigten Parallelwiderstand und dem Widerstand des einzelnen
Widerstandes größer ist, steigt die Wirkung stärker an. Daher ist diese Erfindung insbesondere bei einer dynamischen
MOS-Speichervorrichtung mit großer Kapazität von Nutzen. ■ Die Erfindung kann in hohem Maße für dynamische MOS-
Speicheirvorrichtungen verwendet werden, bei denen die Wortleitungs-
und/oder die Datenleitungsauswahl nach Maßgabe vorgegebener Synchronsignale ausgeführt wird.
RS/CK/US
Claims (3)
- PATENTAINi1VALTE q Λ ο q C Q QSTREHL SCHÜBEL-HOPF SCHULZWIDENMAYERSTRASSE 17, D-8000 MÜNCHEN 22HITACHI, LTD.DEA-25737 24. Juni 1982DYNAMISCHE MOS-SPEICHERVORRICHTUNGPATENTANSPRÜCHEDynamische MOS-Speichervorrichtung, gekennzeichnet durcheine Vielzahl .von Gateleitungen und eine Vielzahl von Auswahlschalter-MOSFETs Q24 - Q26 * die entsprechend den jeweiligen Gateleitungen angeordnet sind,eine Steuerschaltung zum Steuern der Vielzahl von Auswahlschal ter-MOSPETs,eine Vielzahl von Widerstandseinrichtungen Q33 - Q49/ die zwischen den jeweiligen Gateleitungen und dem Massepotential angeordnet sind, und die alle einen Steueranschluß besitzen, und durcheine Inverterschaltung, die die Zeitsteuersignale aufnimmt, die an die eingangsseitigen Elektroden, der jeweiligen Auswahlschalter-MOSFETs angelegt werden, und die Steuersigna-le an die Steueranschlüsse abgibt,■ .wobei die Zeitsteuersignale synchron mit dem Abschluß eines Arbeitsvorganges der Steuerschaltung auf einen Versorgungsspannungspegel gebracht werden.
- 2. Dynamische MOS-Speichervorrichtung. nach Anspruch 1/ dadurch gekennzeichnet, daß die Gateleitungen Gateleitungen sind, welche Wortleitungen sowie Datenleitungen zum Auswählen von Speicherzellen entsprechen.
- 3. Dynamische MOS-Speichervorrichtung nach Anspruch 2, gekennzeichnet durcheine Zwischenspeicherschaltung, die entsprechend zu jeder Wortleitung angeordnet ist und bei Feststellen eines auf ihr auftretenden Signales der nicht ausgewählten Wortleitung eine niedrige Impedanz und der ausgewählten Wortleitung eine hohe Impedanz gibt.
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