FR2508688A1 - Dispositif de memoire du type mos dynamique - Google Patents

Abstract

L'INVENTION CONCERNE UN DISPOSITIF DE MEMOIRE DU TYPE MOS DYNAMIQUE. CE DISPOSITIF COMPREND PLUSIEURS LIGNES DE

Description

La présente invention concerne un dispositif de

mémoire du type MOS (métal-oxyde-semiconducteur) dynamique.

Dans un dispositif de mémoire de type dynamique MOS, dans lequel la sélection d'une ligne de transmission de mots et d'une ligne de transmission de données est ef-

fectuée conformément à un signal de cadencement prédétermi-

né, ce signal de cadencement est placé par exemple à un

niveau haut au moment o le fonctionnement d'un circuit tam-

pon d'adresses correspondant s'est arrêté et o il est deve-

nu possible de sélectionner une ligne de transmission de mots et une ligne de transmission de données au moyen d'un circuit décodeur d'adresses En réponse au niveau haut du signal de cadencement, les grilles des transistors à effet de champ MOSFET de commutation permettant la sélection des

lignes de transmission de mots -et des lignes de transmis-

sion de données-, qui doivent être sélectionnées par le circuit décodeur d'adresses, sont placées à un niveau de

sélection tel que le niveau haut.

Le signal de cadencement peut être délivré par un circuit de commande approprié, qui est déclenché par un

signal tel qu'un signal de démarrage de mémoire.

Dans ce cas cependant il faut noter qu'il se passe les phénomènes suivants: Dans le cas o le signal de cadencement est produit

à l'état dans lequel le niveau du signal de sortie du cir-

cuit tampon d'adresses est indéterminé, les grilles des transistors de commutation MIOSFET de sélection de lignes

de transmission de mots et de sélection de lignes de trans-

mission de données sont alimentées par des signaux possédant

un niveau indésirable au moment o le fonctionnement du cir-

cuit décodeur d'adresses n'est pas terminé Il en résulte

les grilles des transistors MOSFET de commutation de sélec-

tion des lignes de transmission de mots devant être sélec-

tionnées et des lignes de transmission de données ne devant pas être sélectionnées, sont placées au niveau de sélection et que plusieurs cellules de mémoire sont sélectionnées simultanément.

Par conséquent il est nécessaire d'avoir des si-

gnaux de cadencement possédant un cadencement souhaitable

et qui actionnent le circuit d'une manière normale, indépen-

damment de la dispersion des caractéristiques des éléments situés dans le circuit tampon d'adresses ou dans le circuit décodeur d'adresses, et indépendamment de la variation des caractéristiques des éléments, devant être imputées à des

variations de la température, à des fluctuations de la ten-

sion d'alimentation, etc.

Dans le cas de l'utilisation du circuit de comman-

de du circuit tampon d'adresses, du circuit décodeur d'adresses, etc, tels que décrits ci-dessus, le signal de

cadencement est produit avec un retard qui est suffisam-

ment plus important que le retard maximum qui est déterminé par la dispersion et la variation des caractéristiques des éléments Cependant ceci présente un inconvénient important lorsque l'on souhaite faire fonctionner le circuit à

vitesse élevée.

C'est pourquoi un objet de la présente invention est de créer un dispositif de mémoire de type MOS dynamique,

dont le fonctionnement soit rapide.

Le dispositif de mémoire de type MOS dynamique con-

forme à la présente invention comporte plusieurs lignes de' transmission de mots, plusieurs transistors de commutation MOSFET de sélection, plusieurs transistors MOSFET disposés entre les lignes respectives de transmission de mots et un potentiel de masse et qui sont utilisés en tant que moyens résistifs, et un circuit inverseur qui reçoit les signaux de cadencement appliqués aux électrodes du côté entrée des

transistors de commutation MOSFET de sélection et qui en-

voie aux transistors MOSFET servant de moyens résistifs, des signaux de commande destinés à placer ces transistors

MOSFET dans leurs états bloqués.

Le signal de cadencement est amené à un niveau de tension d'alimentation essentiellement en synchronisme avec

la fin du fonctionnement du circuit de commande.

D'autres caractéristiques et avantages de la pré-

sente invention ressortiront de la desciption donnée ci-

après, prise en référence aux dessins annexés, sur les-

quels: la figure 1 représente le schéma-bloc d'un système

de mémoire de type dynamique illustrant une forme de réali-

sation de la présente invention; la figure 2 est un schéma-bloc d'un dispositif de

mémoire de type dynamique illustrant une forme de réalisa-

tion de la présente invention; les figures 3 A et 3 B sont des diagrammes de formes d'ondes de fonctionnement apparaissant à l'intérieur du dispositif de mémoire de la figure 2; les figures 5 A et 5 B sont des schémas de circuits possibles de parties essentielles d'une forme de réalisation de la présente invention; la figure 6 est un schéma montrant le principe de fonctionnement de la forme de réalisation des figures 5 A et

5 B;

les figures 4 A et 4 B sont des diagrammes de formes d'ondes de fonctionnement présentes dans le circuit des figures 5 A et 5 B; et la figure 7 est un diagramme de formes d'ondes de

fonctionnement présentes dans le circuit de la figure 6.

Ci-après on va décrire de façon détaillée la pré-

sente invention en référence à des formes de réalisation.

(Agencement et fonctionnement du système de

mémoire dynamique).

On va décrire l'agencement d'un système de mémoire dynamique en référence à la figure 1 La figure représente un schéma-bloc du système de mémoire dynamique Ce système se compose d'un réseau de circuits intégrés d'une mémoire D-RAZM, à savoir le réseau D-RAM IC (désigné ci-après sous

le terme abrégé "D-R Al$"), et de circuits d'interface dispo-

sés entre la mémoire D-RAM-et une unité centrale de traite-

ment (désignée ci-après sous le terme "CPU" et non repré-

sentée) située dans un ordinateur.

La mémoire D-RAM est constituée par plusieurs

microplaquettes ou puces de circuits intégrés (désignées ci-

après sous le terme abrégé "IC") I Cll -I Cm B, dont chacun

possède une capacité de mémoire de N kilobits Les micropla-

quettes à circuits intégrés IC sont disposées suivant un

réseau de m lignes et de B colonnes Par conséquent la mé-

moire D-RAM possède une capacité de (n x m) mots x B bits.

Les circuits d'interface sont constitués par un récepteur d'adresses de lignes RAR, un dispositif récepteur

d'adresses de colonnes CAR, un dispositif récepteur d'adres-

ses ADR, un décodeur DCR, un circuit de commande RAS RAC-CT, un multiplexeur d'adresses ADM, un générateur synchrone de

rafraîchissement RSG, un compteur RAC d'adresses de rafrai-

chissement, un dispositif DBD de pilotage de bus de trans-

mission de données et un circuit de commande C-CT.

Le dispositif récepteur RAR reçoit des signaux

d'adresses Ao-Ai faisant partie des signaux d'adresses AO-

Ak transmis par l'unité centrale CPU et les convertit en signaux d'adresses possédant des cadencements adaptés aux cadencements de fonctionnement de la mémoire D-RAM Le dispositif récepteur CAR reçoit des signaux d'adresses Ai+l-Aj faisant partie des signaux d'adresses Ao-Ak et

les convertit en signaux d'adresses possédant des cadence-

ments adaptés aux cadencements de fonctionnement de la

mémoire D-RAM.

Le décodeur DCR délivre des signaux de commande

de sélection de microplaquettes C Si-C Sm (m = 2 k-j) permet-

tant de sélectionner les microplaquettes à circuits inté-

grés IC à l'intérieur de la mémoire D-RAM en réponse aux signaux d'adresses Aj+ -Ak délivrés par le dispositif

récepteur d'adresses ADR.

Le circuit de commande RAS-CT délivre des signaux

de sélection de microplaquette et des signaux d'introduc-

tion d'adresses de lignes, possédant des cadencements adaptés aux cadencements de fonctionnement de la mémoire

D-RAM.

Le multiplexeur ADM multiplexe les signaux d'adres-

ses Ao-Ai et Ai+l-Aj selon une séquence temporelle et les envoie à la mémoire D-RAK. Le circuit RSG est un circuit servant à déterminer les cadencements auxquels les informations de la mémoire

D-RAM sont rafraîchies.

Le compteur RAC délivre des signaux d'adresses de rafraîchissement Ro-R 1 servant à rafraîchir les informations

de la mémoire D-RAM.

Le dispositif DBD de commande de pilotage est dis-

posé entre l'unité centrale CPU et la mémoire D-RAM et

commande un bus de transmission de données lors de la récep-

tion d'un signal WE.

Le circuit de commande C-CT délivre des signaux servant à commander les dispositifs mentionnés précédemment

RAC, ADM, RAS-CT, DBT et D-RAM.

Les signaux, qui sont envoyés à partir de l'unité centrale CPU aux circuits d'interface,incluent les signaux d'adresses A 0-A, un signal d'accord de rafraîchissement

REFGRNT, le signal de validation d'inscription ou d'enre-

gistrement WE, un signal de démarrage de mémoire MS, etc. Les signaux d'adresses Ao-Ak sont des signaux servant à

sélectionner les adresses à l'intérieur de la mémoire D-

RAM Le signal d'accord de rafraîchissement REFGRNT est un signal servant à rafraîchir les informations situées à l'intérieur de la mémoire D-RAM Le signal de validation d'enregistrement WE est un signal d'instructions de lecture et d'inscription pour les données présentes dans la mémoire D- RAM Le signal de démarrage de mémoire MS est un signal

servant à déclencher le fonctionnement de la mémoire D-

RAM Les données d'entrée/sortie D 1-D 8 sont des données d'entrée/sortie dans le bus de transmission de données, qui relient l'unité centrale CPU et la mémoire D-RAM Un signal de demande de rafraîchissement REFREQ est un signal servant à demander le rafraîchissement de l'information

contenue dans la mémoire D-RAM.

Ci-après on va expliquer la formation des signaux

d'adresses à l'intérieur du système de mémoire dynamique.

Les signaux d'adresses Ao-Ak transmis par l'unité

centrale CPU (non représentée) sont essentiellement répar-

tis en deux sortes, à savoir les signaux d'adresses A-Aj et les:signaux d'adresses Aj+l-Ak à l'intérieur du système

de mémoire dynamique.

Un type de signaux d'adresses, à savoir A-Aj,

sont utilisés en tant que signaux d'adresses qui sont appli-

qués aux bornes de transmission d'adresses des micropla-

quettes à circuits intégrés respectifs à l'intérieur de la

mémoire D-RAM.

L'autre type de signaux d'adresses, à savoir Aj±

j+l

Ak, sont traités de manière à former des signaux de sélec-

tion de microplaquettes RA 51-RA Sm, qui sont envoyés aux bornes RAS des microplaquettes à circuits intégrés situées

à l'intérieur de la mémoire D-RAM.

Les signaux d'adresses Ao-Aj se subdivisent en outre en deux types de signaux, à savoir les signaux d'adresses Ao-Ai et les signaux d'adresses Ai+i-Aj Les signaux d'adresses Ao-Ai sont affectés à la sélection des lignes du réseau de la matrice de mémoire à l'intérieur de microplaquettes à circuits intégrés, tandis que les signaux

d'adresses Ai+i -Aj sont affectés à la sélection des colon-

nes du réseau d'adresses de mémoire.

On va maintenant expliciter le fonctionnement du

système de mémoire D-RAM.

Les signaux d'adresses A -)j transmis par l'unité centrale CPU se répartissent en signaux Ao -Aiet Ai+ -Aj, qui sont envoyés respectivement au multiplexeur ADM par

l'intermédiaire du dispositif récepteur RAR et du disposi-

tif récepteur CAR.

Ensuite, lorsqu'un signal d'échantillonnage d'adres-

ses de lignes RA Sb est passé à un certain niveau, les signaux d'adresses de lignes Ao-Ai sont délivrés par le multiplexeur ADM Ces signaux d'adresses de lignes Ao-A sont envoyés aux bornes de transmission d'adresses des microplaquettes à circuits intégrés situées à l'intérieur de la mémoire D-RAM Simultanément le multiplexeur ADM ne délivre pas les signaux d'adresses de colonnes Ai+i-Aj,

étant donné qu'il est établi par avance selon un agence-

ment correct.

Ultérieurement, lorsque le signal RA Sb est passé

au niveau opposé au niveau mentionné précédemment, les si-

gnaux d'adresses de colonnes Ai+i -Aj sont, en réponse, déli-

vrés par le multiplexeur ADM et sont de façon similaire

envoyés aux bornes de transmission d'adresses des micropla-

quettes à circuits intégrés situées à l'intérieur de la mémoire D-RAM A ce moment-là, les signaux d'adresses de

lignes Ao-Ai ne sont pas délivrés par le multiplexeur ADM.

Par conséquent les signaux d'adresses Ao-Ai et

Ai+i-Aj sont appliqués aux bornes de transmission d'adres-

ses des microplaquettes à circuits intégrés situés à l'in-

térieur de la mémoire D-RAM, selon une séquence temporelle

en réponse aux niveaux du signal RA Sb.

Dans le cas o un signal de commande de rafraîchis-

sement Rcs n'est pas envoyé au multiplexeur ADM et au compteur RAC, les signaux d'adresses de rafraîchissement

Ro-R 1 ne sont pas délivrés par le multiplexeur ADM.

Les signaux de sélection de microplaquettes Aj+l-

Ak sont convertis par le décodeur DCR de manière à former les signaux de commande de sélection de microplaquettes C Sl-C Sm (m = 2 k), qui servent essentiellement à réaliser la sélection des microplaquettes à circuits intégrés situées à l'intérieur de la mémoire D-RAM Les signaux C 51-C Sm sont transformés par le circuit RAS-CT en signaux RA Sl-RA Sm, dont les cadencements de délivrance sont commandés Les signaux RAS i-RA Sm sont utilisés en tant que signaux de sélection de microplaquettes et de signaux d'introduction d'adresses

de lignes Le signal RA 51 est envoyé en commun aux micro-

plaquettes I Cll-1 Cl B de la première ligne de la mémoire D-RAM De la même manière, le signal RAS est envoyé en m

commun aux microplaquettes I Cml-I Cm B de la m-ème ligne.

Ci-après on va expliciter le fonctionnement du positionnement ou réglage des adresses dans les micropla-

quettes à circuits intégrés IC de la mémoire D-RAM.

Tout d'abordles signaux d'adresses de ligne AO-

Ai sont envoyés aux bornes de transmission d'adresses de

toutes les microplaquettes IC de la mémoire D-RAM.

Ensuite, parmi les signaux RAS l-RA Sm, seul un signal, par exemple le signal RA 51 est placé à un certain

niveau conformément à un signal d'échantillonnage d'adres-

ses de lignes RA 51 et aux signaux de sélection de micropla-

quette Aj+ 1-Ak En réponse au niveau prédéterminé du signal RA 51, les signaux d'adresses de lignes Ao-Ai sont introduits dans les microplaquettes à circuits intégrés I Cll-I Cl B de la première ligne de la mémoire D-RAM La raison, pour laquelle les signaux d'adresses de lignes Ao-Ai sont envoyés ici aux microplaquettes IC avant le signal RA 51, est que tous les signaux autres que les signaux d'adresses de lignes Ao -Ai Q i ne peuvent pas être introduits par suite de l'application

du signal RA 51 avant les signaux d'adresses de lignes Ao-Ai-

Ultérieurement, les signaux d'adresses de colonnes Ai+l-Aj sont envoyés aux bornes de transmission d'adresses

de toutes les microplaquettes de la mémoire D-RAM.

Ensuite, lorsque le signal CAS retardé par rapport au signal RA 51 a été placé à un certain niveau, les signaux d'adresses de colonnes Ai+i-Aj sont, en réponse, introduits

dans les B microplaquettes IC de la première ligne de mémoi-

re D-RAM La raison, pour laquelle les signaux d'adresses de colonnes Ai+ Aj sont envoyés ici aux circuits intégrés i+lj

avant le signal CAS, est la même que mentionnée précédemment.

Le résultat des opérations indiquées précédemment est que les adresses des cellules de mémoire devant être sélectionnées dans les B microplaquettes à circuits intégrés

de la première ligne de la mémoire D-RAM sont positionnées.

Parmi les microplaquettes IC situées à l'intérieur

de la mémoire D-RAM, les microplaquettes à circuits inté-

grés des lignes, hormis celles de la première ligne, ne

sont pas sélectionnées étant donné que les signaux RAS 2-

RA Si sont maintenus au niveau opposé au niveau du signal m

RA 51.

Ensuite, l'opération d'enregistrement des données dans les cellules de mémoire correspondant aux adresses positionnées comme cela a été décrit ci-dessus est mise en oeuvre lorsque le signal WE est à un niveau prédéterminé,

par exemple le niveau bas.

L'opération de lecture est effectuée lorsque le si-

gnal WE est au niveau opposé au niveau indiqué ci-dessus.

L'opération d'enregistrementest effectuée de telle manière que les données d'entrée D Il-DIB provenant

de l'unité centrale CPU sont enregistrées dans les B cel-

lules de mémoire adressées A ce moment-là, les données

de sortie D Ol DOB provenant de la mémoire D-RAM sont com-

mandées par le signal WE de manière à ne pas être délivrées

par le dispositif de commande DBD à la mémoire D-RAM.

L'opération de lecture est effectuée de telle maniè-

re que les données DO 1-DOB correspondant aux B cellules de mémoire adressées sont lues hors du multiplicateur ADM A ce moment-là, les données d'entrée DI 1-DIB sont commandées par le signal WE de manière à ne pas être délivrées par le

dispositif DBD à la mémoire D-RAM.

(Opération de rafraîchissement).

Dans le circuit d'une cellule de mémoire D-RAM, une information est mémorisée dans un condensateur, tel

qu'un condensateur MOS, et ce sous la forme de charges.

Les charges diminuent en fonction du temps en raison de l'action d'un courant de fuite Le problème ici réside dans le fait que lorsqu'un niveau de charge correspondant par

exemple à une information " 1 " (niveau haut) est devenue in-

férieur à un niveau de référence servant à réaliser la discrimination entre l'information " 1 " et l'information "O"

(niveau bas),par suite d'une fuite des charges, l'informa-

tion " 1 " est évaluée de façon erronée comme étant "O".

C'est pourquoi, afin de maintenir l'information " 1 " mémori-

sée, les charges ont besoin d'être rafraîchies avant de diminuer pour passer à une valeur inférieure au niveau de référence L'opération de rafraîchissement a besoin d'être effectuée au moins une fois pendant-la durée de stockage de l'information de la cellule de mémoire, dans laquelle

une compensation doit être effectuée.

Ci-après on va décrire en se référant à la figure

1 l'opération de rafraîchissement.

Le générateur synchrone de rafraîchissement RSG transmet le signal de commande de rafraîchissement REFREQ à l'unité centrale CPU à chaque période égale à (la durée de stockage de l'information)/(le nombre des cycles de

rafraîchissement) (Le nombre des cycles de rafraîchisse-

ment est égal au nombre des lignes de transmission de mots

raccordées à une ligne commune de transmission de données).

Lors de la réception du signal REFREQ, l'unité

centrale CPU transmet le signal d'accord de rafraîchisse-

ment REFGRNT Sans qu'elle y soit particulièrement limitée, l'unité centrale CPU est constituée de manière à ne pas délivrer le signal de validation d'enregistrement WE, ni le signal de déclenchement de mémoire MS à cet instant Lors de la réception du signal REFGRNT, le circuit de commande C-CT délivre le signal de commande de rafraîchissement R Cs qui doit être envoyé au multiplexeur d'adresses ADM

ainsi qu'au compteur d'adresses de rafraîchissement RAC.

A la réception du signal Rcs, le multiplexeur ADM envoie

à la mémoire D-RAM les signaux d'adresses R -R 1 exclusive-

ment à des fins de rafraîchissement, à la place des signaux d'adresses A Aj pour une utilisation à accès aléatoire

ou direct.

On peut grossièrement ranger dans deux classes les procédés de rafraîchissement de la mémoire D-RAM L'un de

ces procédés est un procédé dans lequel les lignes respec-

il tives du réseau de microplaquettes à circuits intégrés sont rafraîchies successivement Ce procédé a l'avantage

que la consommation en énergie requise pour le rafraîchis-

sement est faible, et présente comme inconvénient le fait que l'intervalle de temps nécessaire pour le rafraîchisse-

ment est important.

L'autre procédé est un procédé dans lequel l'en-

semble du réseau des microplaquettes à circuits intégrés

de la mémoire D-RAM est rafraîchi simultanément Un disposi-

tif permettant de mettre en oeuvre ce procédé n'est pas

représenté sur la figure 1 Par exemple les signaux d'adres-

ses Aj+l-Ak provenant du dispositif récepteur d'adresses sont envoyés au circuit de commande RAS RAS-CT, sans passer

par le décodeur DCR, et tous les signaux de sortie RA 51-

RAS du circuit RAS-CT sont amenés à un certain niveau, ce m qui permet de sélectionner simultanément tous les circuits intégrés de la mémoire DRAMI C'est ainsi que s'opère le rafraîchissement. L'avantage de ce procédé réside dans le fait que l'intervalle de temps nécessaire pour le rafraîchissement est bref, tandis que l'inconvénient réside dans le fait

que la consommation en énergie est élevée.

On va ci-après expliquer l'opération de rafraî-

chissement dans le réseau matriciel formé des circuits in-

tégrés de la mémoire D-RAM.

Les signaux d'adresses de rafraîchissement R -Rú

sont envoyés par le multiplexeur ADM aux bornes de trans-

mission d'adresses des microplaquettes de circuits intégrés.

Ensuite le signal RAS passe à un certain niveau et les

2 Q 1 adresses de lignes du réseau de la matrice des cir-

cuits intégrés sont successivement sélectionnées A ce

moment-là, le signal CAS se situe au niveau opposé au ni-

veau indiqué ci-dessus L'information des cellules de mé-

* moire raccordées aux adresses de lignes sélectionnées sont amplifiées par un amplificateur de détection ou de lecture (non représenté), de sorte que leurs différences entre les niveaux " 1 " et "O" peuvent être accrues Les informations amplifiées sont enregistrées à nouveau dans les cellules de mémoire, c'est-à-dire que le rafraîchissement est effectué. Le signal WE n'est pas transmis à la mémoire D-

RAM, ni au dispositif DBD pendant l'opération de rafraî-

chissement Par conséquent aucune donnée n'est introduite

dans le dispositif DBD ou n'en est extraite.

La figure 2 représente le schéma-bloc d'un circuit intégré situé dans la mémoire D-RAM et les figures SA et B représentent l'agencement plus détaillé du circuit inté- gré. Le schéma-bloc de la figure 2 est alimenté par des tensions d'alimentation produites à partir d'une source de tension non représentée et qui comporte une pile servant à garantir un fonctionnement pendant le débranchement d'un commutateur d'alimentation en énergie, par l'intermédiaire

des bornes Vcc et Vss de réception de la tension en alimen-

tation en énergie du circuit intégré.

Le circuit intégré représenté sur la figure est constitué par un bloc TGB de production d'impulsions de cadencement, un réseau de mémoire M-ARY, un amplificateur de détection SA, un circuit commutateur de colonnes C-SW, un tampon d'entrée de données DIB, un tampon de sortie de données DOB, un décodeur de lignes R-DCR, un décodeur de colonnes C-DCR, un circuit tampon d'adresses ADB et un générateur de tension de polarisation du substrat VBB-G* Le réseau de mémoire M-ARY est connu en soi et

par conséquent on ne donnera pas de description détail-

lée de l'agencement de ce réseau de mémoire Il est cons-

titué par plusieurs cellules de mémoire connues, qui sont disposées selon un réseau sous la forme d'une matrice et dont chacune d'elles possède une structure de cellule à 1 transistor MOS Parmi l'ensemble des cellules de mémoire

disposées sous la forme d'une matrice, les bornes de sélec-

tion des cellules de mémoire disposées suivant une même

colonne sont accouplées en commun à une ligne de transmis-

sion de mots, et les bornes d'entrée/sortie des données des cellules de mémoire disposées suivant une même ligne sont raccordées en commun à une ligne de transmission de données La ligne de transmission de mots est disposée suivant une ligne du réseau de mémoire tandis que la ligne de transmission de données est disposée suivant une colonne

du réseau de mémoire.

En outre comme cela est représenté sur la figure, le bloc TGB de production d'impulsions de cadencement est constitué par un générateur de signaux RAS RAS-G, qui est actionné par un signal d'échantillonnage d'adresses de lignes (désigné ci-après sous le terme RAS) envoyé par

l'intermédiaire de la borne extérieure RAS du circuit inté-

gré, un générateur de signaux CAS CAS-SG, qui est commandé par un signal d'échantillonnage d'adresses de colonnes

(désigné ci-après sous le terme CAS) envoyé par l'intermé-

diaire d'une borne extérieure CAS et un signal délivré par

le circuit RAS-SG, un générateur de signaux SG qui est ac-

tionné par des signaux délivrés par les circuits RAS-SG et CAS-SG, et un générateur de signaux de commande de lecture/

enregistrement R/W-SG, qui est actionné par un signal déli-

vré par le circuit SG et par un signal de commande d'enre-

gistrement (désigné ci-dessous par le terme WE) envoyé par

l'intermédiaire d'une borne extérieure WE.

Le générateur de signaux SG délivre différents si-

gnaux en réponse au signal RAS (ces signaux étant désignés

ci-après sous le terme de signaux de groupe RAS) et diffé-

rents signaux répondant au signal CAS (signaux désignés ci-après sous le terme de signaux de groupe CAS ? Les

opérations des différents circuits constituées par des cir-

cuits dynamiques sont commandées par les signaux de groupe

RAS et par les signaux de groupe CAS.

Différents signaux constituant les signaux de groupe RAS et les signaux de groupe CAS sont respectivement réglés comme suit à titre d'exemple:

( 1) Signaux du groupe RAS.

Les signaux du groupe RAS sont constitués par les signaux O AR' O X' O PA, etc. Le signal O AR est un signal de commande de tampon d'adresses, qui est enviyé au tampon d'adresses ADB Ce si- gnal de commande O AR est utilisé en tant que signal servant à déterminer si les signaux d'adresses de lignes envoyés à et verrouillés dans le tampon d'adresses ADB sont ou non transmis au décodeur de lignes R-DCR En supposant que les signaux d'adresses de lignes envoyés aux bornes extérieures du circuit intégré sont les signaux AO-Ai, le tampon d'adresses ADB forme les signaux A 0, a O à ai, ai possédant

des niveaux non inversés et des niveaux inversés, qui cor-

respondent aux signaux d'adresses Ai-A qui sont placés au

-niveau approprié.

Le signal O X est un signal de commande de ligne de transmission de mots, qui est envoyé au décodeur de lignes R-DCR Ce signal de commande O X estutilisé en tant que signal servant à déterminer si un signal formé par le

décodeur de lignes R-DCR en vue de sélectionner les adres-

ses de lignes du réseau de mémoire M-ARY est ou non trans-

mis au réseau de mémoire M-ARY.

Le signal O PA est un signal de commande d'amplifi-

cateur de détection, qui est un signal envoyé à l'amplifi-

cateur de détection SA et sert à commander ce dernier.

( 2) Signaux du groupe CAS.

Les signaux du groupe CAS sont constitués par les signaux O AC' O 00 p etc. Le signal O AC est un signal de commande de tampon d'adresses qui est envoyé au tampon d'adresses ADB Ce

signal de commande O AC est utilisé en tant que signal ser-

vant à déterminer si les signaux d'adresses de colonnes envoyés à et verrouillés dans le tampon d'adresses ADB sont ou non transmis au décodeur de colonnes C-DCR En supposant que les signaux d'adresses de colonnes envoyés aux bornes extérieures sont les signaux A +î-Aj, le tampon d'adresses ADB forme, tout comme indiqué ci-dessus,des signaux ai+ îl

ai+l à ai, a possédant un niveau non inversé et un ni-

veau inversé qui correspondent auxdits signaux.

Le signal O y est un signal de commande de commuta-

teurs de colonnes qui est envoyé au décodeur C-DCR Ce signal de commande O y est utilisé en tant que signal servant à déterminer si un signal de sélection de commutateur de colonnes, formé par le décodeur de colonnes CDCR,est

envoyé ou non au circuit commutateur de colonnes C-SW.

Le signal O p est un signal de commande du tampon de sortie des données et de l'amplificateur de sortie Il est utilisé en tant que signal envoyé au tampon de sortie des données DOB et à un amplificateur OA prévu si cela est nécessaire, et qui sert à transmettre les données extraites par lecture hors du réseau de mémoire M-ARY jusqu'à une

borne de transmission de données de sortie (Dout).

0 RW désigne un signal de commande de tampon d'entrée des données Ce signal est utilisé en tant que signal envoyé au tampon d'entrée des données DIB qui sert à transmettre les données enregistrées à partir d'une borne

de données d'entrée Din jusqu'au réseau M-ARY.

ORW désigne un signal de commande du tampon de

sortie des données Ce signal est utilisé en tant que si-

gnal envoyé au tampon de sortie des données DOB et qui sert à empêcher la délivrance des données lues à la borne

de sortie des données Dout pendant l'opération d'enregis-

trement.

Les figures 3 A et 3 B sont des diagrammes de caden-

cement ou chronogrammes du circuit intégré représenté sur

la figure 2.

Ci-après on va expliquer les opérations des cir-

cuits respectifs du circuit intégré en se référant aux chronogrammes des figures 3 A et 3 B. Tout d'abord, avant que le signal RAS soit placé au niveau bas, les signaux d'adresses de lignes A -A, sont envoyés aux bornes extérieures du circuit intégré Ces

signaux d'adresses sont envoyés au tampon d'adresses ADB.

Lorsque le signal RAS a été amené du niveau haut au niveau bas à un instant prédéterminé, le signal O AR correctement retardé est délivré en réponse et les signaux d'adresses de lignes Ao-Ai sont verrouillés dans le tampon d'adresses ADB En outre les signaux d'adresses de lignes a 0, a O

et ai, ai formés dans le tampon d'adresses ADB sont trans-

mis au décodeur de lignes R-DCR La raison pour laquelle le signal RAS est retardé par rapport aux signaux d'adresses A -Ai de cette manière est qu'il faut introduire de façon fiable les signaux d'adresses de lignes A Ai dans le tampon d'adresses ADB, en tant qu'adresses de lignes dans

le réseau de mémoire.

Lorsque le signal O AR a été délivré comme indiqué ci-dessus, les signaux d'adresses de lignes ao, a O et ai, ai sont envoyés au décodeur de lignes R-DCR Le décodeur

de lignes R-DCR comporte des noeuds intérieurs qui corres-

pondent de façon biunivoque aux lignes de transmission de mots du réseau de mémoire M-ARY et qui sont placés par avance dans des états préchargés Lorsque les signaux d'adresses de colonnes ont été envoyés, seuls les noeuds sélectionnés parmi les noeuds intérieurs du décodeur de lignes RDCR sont laisses sans aucune modification au ni-i veau préchargé ou au niveau haut, et le restant des noeuds

intérieurs non sélectionnés sont placés au niveau bas.

Le signal de commande XX est envoyé après un in-

tervalle de temps de retard prédéterminé étant donné que le signal de commande O AR a été délivré Le retard du signal de commande 0 X par rapport au signal de commande r AR est réglé de façon correcte conformément aux caractéristiques de fonctionnement du décodeur de lignes R-DCR Lorsque le

signal de commande X a été délivré, les signaux qui corres-

pondent aux signaux présents au niveau des noeuds intérieurs

respectifs du décodeur de lignes R-DCR sont envoyés en ré-

ponse aux lignes correspondantes de transmission de mots du réseau de mémoire M-ARY Dans le cas o les signaux d'adresses de lignes sont formés de (i + 1) bits de a O à ait le nombre des lignes de transmission de mots dans le réseau de mémoire M-ARY est réglé de façon correspondante i+ 1 ii+

à 2 Par conséquent celle des 2 lignes de transmis-

sion de mots, qui correspond aux signaux d'adresses de lignes de (i + 1) bits,est placée au niveau de sélection par la sortie du décodeur de lignes R-DCR Parmi l'ensemble des cellules de mémoire situées dans le réseau de mémoire

M-ARY, seules les cellules accouplées aux lignes sélection-

nées de transmission de mots sont sélectionnées Il en ré-

sulte que les lignes de transmission de données situées

dans le réseau de mémoire M-ARY ont leuis potentiels respec-

tifs déterminés conformément à l'information mémorisée pré-

cédemment dans les cellules de mémoire sélectionnées, qui

leur sont accouplées Lorsqu'on utilise une cellule de mé-

moire constituée par la cellule de mémoire à 1 transistor

MOS, la capacité d'un condensateur servant de moyen de mémo-

risation de l'information à l'intérieur de la cellule de mémoire est relativement faible, comme cela est bien connu, de sorte qu'une modification du potentiel transmise de la cellule de mémoire sélectionnée à la ligne correspondante

de transmission de données est relativement faible.

Au bout de l'écoulement d'un intervalle de temps

de retard prédéterminé, étant donné que le signal de comman-

de X a été délivré comme décrit ci-dessus, le signal O PA de commande de l'amplificateur de détection est envoyé, ce qui provoque, en réponse, le démarrage du fonctionnement de l'amplificateur de détection SA Les signaux d'informations envoyés aux lignes respectives de transmission de données du réseau de mémoire M-ARY sont amplifiés par l'actionnement

de l'amplificateur de détection SA.

A la suite de l'écoulement d'un intervalle de temps prédéterminé, étant donné que les signaux d'adresses de

lignes A -Ai ont été envoyés aux bornes extérieures du cir-

cuit intégré, comme cela a été décrit ci-dessus, les signaux d'adresses de colonnes Ai+l-A; sont envoyés à ces bornes extérieures. Au moment o les niveaux des signaux d'adresses de colonnes A,,l-A, présents sur les bornes extérieures ont été réglés à des valeurs appropriées, le signal CAS est placé au niveau bas La raison pour laquelle le signal CAS est retardé de cette manière par rapport aux signaux d'adresses de colonnes A, ,l-Aj, est qu'il est nécessaire d'introduire de façon fiable les signaux d'adresses en tant qu'adresses de colonnes situées dans le réseau de mémoire

dans le tampon d'adresses ADB, comme c'était le cas précé-

dement. Lorsque le signal CAS a été amené du niveau haut au niveau bas, le signal O Ac correctement retardé est délivré en réponse à cette modification et les signaux d'adresses de colonnes Ai+ Aj sont verrouillés dans le tampon d'adresses ADB En outre, les signaux d'adresses de colonnes aî+î, a,i et ai, a formés par le tampon

d'adresses ADB sont envoyés au décodeur de colonnes C-DCR.

Lorsque le signal OY retardé de façon supplémen-

taire par rapport au signal OAC a été délivré, un signal servant à sélectionner une parmi l'ensemble des lignes de transmission de données du réseau de mémoire M-ARY est, en réponse, envoyé du décodeur de colonnes C-DCR au circuit

commutateur de colonnes C-SW.

De cette manière, une adresse présente dans le réseau de mémoire M-ARY est désignée par l'adresse de lignes

et par l'adresse de colonnes.

Ci-après on va expliciter les opérations de lecture et d'enregistrement pour l'adresse positionnée comme décrit ci-dessus, en référence aux figures respectives 3 A et 3 B. Dans le mode de lecture, le signal WE est maintenu au niveau haut Ce signal WE est tel qu'il passe au niveau

haut avant que 'Le signal CAS passe au niveau bas.

Lorsque le signal OOP a été placé au niveau haut à la suite du signal Oy qui est un signal du groupe CAS, il se produit en réponse l'actionnement de l'amplificateur de sortie OA Il en résulte que le signal d'information lu hors de l'adresse sélectionnée du réseau de mémoire M-ARY est amplifié par l'amplificateur de sortie OA Le

signal de sortie de l'amplificateur de sortie OA est en-

voyé à la borne de sortie des données Dout par l'intermé- diaire du tampon de sortie des données qui est prévu si cela est nécessaire L'opération de lecture est achevée en

amenant le signal CAS au niveau haut.

Dans le mode d'enregistrement, le signal WE est maintenu au niveau bas Le signal O RW est placé au niveau

haut comme conséquence du fait que le signal WE et le si-

gnal CAS sont placés au niveau bas Lorsque le signal O RW a été placé au niveau haut, le tampon des données d'entrée DIB est de ce fait activé Il en résulte que des données -correspondant aux données délivrées à la borne des données d'entrée Din sont envoyées au réseau de mémoire M-ARY par

l'intermédiaire du tampon d'entrée DIB ainsi que par l'in-

termédiaire du commutateur de colonnes C-SW, et sont enre-

gistrées dans la cellule de mémoire devant être sélection-

née à l'intérieur du réseau de mémoire M-ARY.

Dans le mode d'enregistrement, le signal O RW correspondant au signal O RW inversé est placé au niveau bas Le tampon de sortie des données est désactivé par ce signal ORW Par conséquent dans le mode d'enregistrement,

aucune donnée n'est extraite par lecture.

Le circuit d'une forme de réalisation représenté sur les figures 5 A et 5 B est constitué principalement de transistors à effet de champ à grille isolée à canal N, constitués par des transistors MOSFET à canal N (le terme abrégé MOSFET désignant un transistor à effet de champ

Métal-0 xyde-Semiconducteur).

La cellule de mémoire (M-CEL) à 1 bit se compose d'un condensateur de stockage des informations Cs et d'un

transistor MOSFET de sélection d'adresses QM Les informa-

tions "i" et "O", qui sont retenues par la cellule de mémoire, correspondent à l'état dans lequel le condensateur

CS contient des charges et à l'état dans lequel il ne con-

tient aucune charge.

Les cellules M-CEL sont disposées en grand nombre

sous la forme d'un réseau de matrices Les drains des tran-

sistors MOSFET de sélection d'adresses QM des cellules M-CEL disposées dans les mêmes lignes sont raccordés en commun à des lignes de transmission de données DL 1, etc,

tandis que les grilles des transistors MOSFET QM des cellu-

les M-CEL disposées dans les mêmes colonnes sont raccordées en commun à des lignes de transmission de mots WL 11, etc. Les réseaux de mémoire MARY 1 et M-ARY 2 sont constitués

d'un ensemble de cellules de mémoire.

Sans qu'il faille y voir une limitation particu-

lière, les lignes de transmission de données sont consti-

tuées des 128 ensembles DL 1-DL 128 (non représentés) et DL 1-DL 128 (non représentés) et les lignes de transmission de mots sont constituées des 128 lignes WL 1 1-WL 1-64 et WL 2-1-WL 2-64 dans un dispositif de mémoire de type MOS

dynamique possédant une capacité de mémoire de 16 kbits.

Sans que l'invention y soit particulièrement limi-

tée, les décodeurs de lignes R-DCR 1 et R-DCR 2 sont consti-

tués de manière à délivrer des signaux communs de sélection à plusieurs lignes de transmission ce mots Par exemple pour réaliser la sélection des quatre lignes de sélection de mots WL 1 1-WL 14, il est prévu dans le décodeur 4-DCR 1 un circuit décodeur unité qui est constitué des transistors MOSFET Q Q 5 et qui reçoit 4 bits de signaux d'adresses a 2-a 5 Le signal de sortie du circuit décodeur unité est envoyé par l'intermédiaire de transistors MISFET Q 10 QI 3 à un commutateur de lignes R-SW 12 qui est constitué de transistors MOSFET Q 24-Q 27 ' De façon analogue le signal de sortie du décodeur R-DCR 2 est envoyé à un commutateur de lignes R-SW 22 Le commutateur R-SW 12 ou R-SW 22 est alimenté par le signal O X par l'intermédiaire d'un commutateur de lignes R-S Wil ou R-SW 21, qui est commandé par un signal de sélection formé sur la base des 3 bits des signaux

d'adresses ao, a 1 et a 6 dans le décodeur R-DCR 1 (R-DCR 2).

Par conséquent l'une des lignes de transmission de mots LI_, 1 1 e 64 WL 21 -WL 264 est sélectionnée conformément au cadencement du signal O XX C'est de cette manière que la sélection des lignes de transmission de mots 1/128 est effectuée. Les lignes de transmission de mots WL 1 -WL I- 64 et WL 2-1-WL 2-64 sont équipées de groupes de circuits de verrouillage LACH 1 et LACH 2 du type décrit de façon détaillée dans la demande de brevet publiée au Japon sous le No 49-45649 ou dans la demande de brevet publiée au

Japon sous le No 51-147224 Les circuits unités consti-

tuant ces groupes de circuits de bascules comportent des

agencements identiques entre eux et l'un d'eux est consti-

tué par les transistors MOSFET Q 52-Q 54.

Un circuit unité constituant le décodeur R-DCR 1 (les mêmes considérations s'appliquent au décodeur R-DCR 2) est constitué par un transistor MOSFET Q 1 de précharge et par des transistors MOSFET d'attaque Q 2-Q 5 qui reçoivent les signaux d'adresses a 2-a 5 Ce circuit unité fonctionne à la manière d'un circuit de porte logique du type "sans rapport". Le signal de sortie du circuit unité est transmis

aux grilles des transistors MOSFET Q 24-Q 27, etc, consti-

tuant les commutateurs R-SW 12 et R-S Wil, par l'intermédiai-

re de transistors MOSFET de sectionnement Qlo-Q 23, dont les grilles sont alimentées par la tension d'alimentation V C.

Quantité de signal de lecture.

La lecture de l'information à partir de la cellule M-CEL est effectuée en plaçant à l'état "conducteur ou

passant" le transistor MOSFET QM ce qui accouple le conden-

sateur CS à une ligne commune de transmission de données de colonne DL, et en détectant ultérieurement la manière dont le potentiel de la ligne de transmission de données DL varie en fonction de la quantité de charges mémorisées dans le condensateur C En supposant que le potentiel préchargé dans la capacité parasite CO de la ligne de transmission de données DL est la tension d'alimentation Vccet dans le cas o l'information mémorisée dans le condensateur CS est " 1 " (potentiel essentiellement égal à Vcc), le potentiel (VDL) " 1 " de la ligne de transmission de données DL reste essentiellement identique au potentiel

VCC lors de l'adressage, c'est-à-dire lorsque le transis-

tor MOSFET QM a été placé à l'état conducteur D'autre part dans le cas o l'information est "O" ( O V), le potentiel

(VDL) " O " passe à la valeur {Co- V Cc CS (Vw Vth)}CO.

Ici Vw désigne la tension de grille du transistor MOSFET QM et Vth désigne la valeur de seuil de ce transistor MOSFET QM La différence entre le potentiel de la ligne de transmission de données DL déterminée par la valeur " 1 " logique de la cellule de mémoire et le potentiel de la ligne de transmission de données DL déterminé par le "O" logique de la cellule de mémoire, en d'autres termes la quantité de signal AVS devant être détectée devient A Vs = (VDL)s (VDL)w O = (Vw Vth) Cs/CO En supposant que Vw = VCC, la quantité de signal AVS devient:

A

VS = (Vcc Vth) CS/CO Dans une matrice de mémoire possédant une haute densité d'intégration et une capacité de mémoire importante, les cellules de mémoire sont habituellement réalisées avec de petites tailles et un grand nombre de cellules de mémoire sont raccordées à une ligne commune de transmission de données C'est pourquoi l'on a CS "Co, c'est-à-dire que

le rapport Cs/CO passe à une valeur très faible Par consé-

quent le signal AVS devient un signal très faible.

Signal de référence pour la lecture Une cellule fictive D-CEL est utilisée en tant que référence pour la détection d'un tel signal faible La cellule D-CEL est réalisée dans les mêmes conditions de fabrication et avec les mêmes constantes de conception que celles de la cellule M-CEL, hormis que l'on donne à la capacité d'un condensateur CD approximativement la moitié

de la valeur de celle du condensateur CS Avant l'adressa-

ge, le condensateur CD est chargé au potentiel de masse

(l'autre électrode est fixée à VCC) au moyen d'un transis-

tor MOSFET QD 2 Par conséquent une variation AVR du signal, qui est envoyé à partir de la cellule D-CEL à une ligne de données de colonne DL lors de l'adressage est exprimée par

la relation suivante similaire à celle fournissant la va-

leur (A Vs) de la cellule de mémoire VDW désigne la tension

de grille du transistor MOSFET QD 2 et Vth' désigne la ten-

sion de seuil du transistor MOSFET QD 2-

AVR = (VDW Vth I) Cds/Co En supposant que V = Vc 0, la variation &V

VDW _ VC'R

est exprimée par la relation suivante AVR = MCC Vth') Cds/CG Etant donné que comme indiqué précédemment, C' est réglé à une valeur égale à environ la moitié de CS,

VR est approximativement égal à la moitié de AV Par con-

séquent une distinction peut être établie entre les informa-

tions " 1 " et "O", selon le fait que la variation de poten-

tiels que crée la cellule de mémoire dans la ligne de trans-

mission de données DL, est inférieure ou supérieure à la

variation (AVR) de la cellule fictive.

Agencement de différents circuits SA 1 désigne un amplificateur de détection ou de lecture, qui accroît la différence de telles variations de potentiel se développant lors de l'adressage, au cours d'une période de détection qui est déterminée par le signal de cadencement (signal de commande de l'amplificateur de détection) OPA (le fonctionnement de l'amplificateur de détection sera décrit ultérieurement) Les noeuds d'entrée et de sortie de l'amplificateur de détection sont accouplés à deux lignes de transmission de données complémentaires DL 1 et DL 1 Les nombres de cellules de mémoire devant être accouplées aux lignes de transmission de données DL 1 et

DL 1 sont rendus égaux afin d'accroître la précision de dé-

tection au moyen d'une égalisation des capacités parasites dans les lignes de transmission de données complémentaires DL 1 et DL 1 Comme cela est représenté sur la figure, une cellule fictive D-CEL est accouplée à chacune des lignes

DL 1 et DL 1.

Une ligne d'un couple de lignes de transmission de données fictives DWL 1 1 et DWL 1 2 est sélectionnée par la sortie du décodeur R-DCR 1 ou R-DCR 2 de telle manière que, lorsque la cellule de mémoire accouplée à l'un des couples de lignes de transmission de données complémentaires DL 1 et DL 1 a été sélectionnée, la cellule fictive peut être

accouplée sans aucune défaillance à l'autre ligne de trans-

mission de données.

Fonctionnement de l'amplificateur de détection L'amplificateur de détection SA 1 comporte deux transistors MOSFET Q 85-Q 88 accouplés selon un couplage

croisé et amplifie de façon différentielle les faibles si-

gnaux par suite de son fonctionnement en réaction positive.

Le fonctionnement en réaction positive est déclenché au moment o un transistor MOSFET Q 89 commence à passer à l'état conducteur sous l'effet du signal de cadencement

(signal de commande de l'amplificateur de détection) O PA.

Par suite du déclenchement du fonctionnement à réaction positive, le potentiel (VH) le plus élevé des potentiels des lignes de transmission de données déterminé par avance par la cellule de mémoire ou par la cellule fictive lors de l'adressage est abaissé à une vitesse très lente et le potentiel supérieur (VL) des lignes de transmission de données est abaissé à une vitesse rapide Par conséquent la

différence entre VH et VL est accrue Lorsque de cette ma-

nière le potentiel VL a été abaissé jusqu'au niveau de la tension de seuil Vth des transistors MOSFET réunis par un couplage croisé, le fonctionnement à réaction positive se termine A la fin de ce fonctionnement à réaction positive, le potentiel VH reste à un potentiel qui est inférieur à Vcc et qui est supérieur à Vth et VL atteint finalement approximativement la valeur O V. L'information mémorisée dans la cellule de mémoire

et essentiellement détruite lors de l'adressage est à nou-

veau restaurée (réenregistrée) par le potentiel VH ou VL

produit lors du fonctionnement de détection de l'amplifica-

teur de détection.

Compensation du niveau logique " 1 " Cependant, lorsque le potentiel VH de la ligne de

transmission de données est tombé, d'une valeur prédétermi-

née, au-dessous de la valeur V-C, le défaut de fonctionne-

ment selon lequel ce potentiel est lu en tant que " O " logi-

que lors de la lecture et lors de l'enregistrement, se ré-

pète plusieurs fois Afin d'empêcher ce défaut de fonction-

nement, il est prévu un circuit de régénération active Ce

circuit fonctionne de manière à accroître de façon sélec-

tive uniquement le potentiel VH pour l'amener au potentiel

VCC, sans qu'aucune influence ne soit exercée sur le poten-

tiel V Les références CB 1 et CB 2 désignent des diodes à capacités variables de type MIS, dont la capacité varie en fonction des tensions appliquées D'un point de vue logique, on peut considérer que le condensateur est formé par une tension supérieure par rapport à la tension de seuil V Th

et non par une tension inférieure.

L'opération de régénération active s'effectue

comme indiqué ci-après Dans la description qui va suivre,

on suppose par commodité que, au moment de l'adressage,

la ligne de transmission de données DL 1 est placée au ni-

veau haut conformément à l'information " 1 " de la cellule de mémoire, tandis que la ligne de transmission de données DL 1 est placée au niveau de référence par la cellule de mémoire fictive Les chronogrammes des différents signaux

de cadencement, auxquels on va se référer dans la descrip-

tion qui va suivre, sont représentés sur les figures 4 A et

4 B 1

Les lignes de transmission de données DL 1 et DL 1 et les diodes à capacités variables CB 1 et CB 2 sont

chargées lorsque les transistors MISFET Q 19 Q 82 sont main-

tenus à l'état conducteur par le niveau haut d'un signal

0 PC de décharge des lignes de transmission de données.

Par conséquent lorsque l'amplificateur de détec-

tion SA 1 a été placé à l'état de fonctionnanent par le signal

0 PA de commande de l'amplificateur de détection, les char-

ges de la ligne de transmission de données DL 1 sont de ce fait déchargées par l'intermédiaire du transistor MOSFET

Q 88 ' Etant donné qu'à ce moment-là, la ligne de transmis-

sion de données DL 1 est située au niveau haut, le transis-

tor MISFET Q 86 est maintenu à l'état "conducteur" Par con-

séquent les charges de la diode à capacité variable CB 2 sont également déchargées En effet cette diode CB 2 ne

fonctionne plus en tant que condensateur.

Lorsque, après l'opération d'amplification effec-

tuée par l'amplificateur de détection SA 1, un signal de cadencement (signal de commande de régénération active) Oac T a été placé au niveau haut, le potentiel de grille du transistor MISFET Q 83 est, en réponse, accru de manière à

être supérieur à la tension d'alimentation Véc A ce moment-

là, le potentiel de grille du transistor MOSFET Q 84 est maintenu intact au niveau bas étant donné que la diode à capacité variable CB 2 ne fonctionne essentiellement pas en tant que capacité de chargement En réponse au potentiel de grille du transistor MOSFET Q 83 accru à une valeur

supérieure à la tension d'alimentation, la ligne de trans-

* mission de données DL 1 est alimentée par l'intermédiaire de la tension d'alimentation Vcc par l'intermédiaire de ce transistor MOSFET Q 83, c'est-à-dire que le potentiel de la ligne de transmission de données DL 1 est régénéré en étant

amené à Vcc.

Dans cette forme de réalisation, afin d'obtenir un fonctionnement rapide, comme représenté sur les figures A et 5 B les transistors MOSFET Q 38-Q 49 ' dont les grilles sont alimentées par le signal de cadencement OWC sont

montés entre la borne du potentiel de masse et les lignes;.

de transmission de mots respectives Wll 1 _ DL 1 64 et WL 2 1-

WL 2-64 et les lignes de transmission de mots fictives DWL 1 ', DWL 1-2 (DWL 21, DWL 2-2 non représentés) La résistance

"à l'état passant" de chacun des transistors MOSFET Q 38-

Q 49 est réglée de manière à être suffisamment supérieure à l'impédance de sortie à niveau haut du générateur de signaux de cadencement, qui forme le signal O X de commande deslignes de transmission de mots Bien qu'il ne faille y voir aucune limitation particulière, il pourrait être souhaitable de

régler la résistance à l'état passant de chacun des transis-

tors MOSFET Q 38-Q 49 a une valeur environ 10 fois supérieure à l'impédance de sortie du circuit indiqué ci-dessus, dans

le cas o, comme dans le circuit de cette forme de réalisa-

tion, environ 100 lignes de transmission de mots sont réalisées. Dans le'même but, des transistors MOSFET Q 32-Q 35

sont également prévus pour des lignes communes de transmis-

sion de mots, moyennant l'interposition du commutateur R-

SW 1 l entre les transistors et lesdites lignes.

De même du côté du circuit de sélection des lignes de transmission de données, des transistors MOSFET Q 77, , etc , qui reçoivent le signal de cadencement sont disposés entre la borne du potentiel de masse et les grilles des transistors MOSFET de sélection de lignes Q 75, Q 76 ' etc En outre les transistors MOSFET Q 69-Q 72 sont prévus

pour les lignes de sélection des lignes communes de trans-

mission de données, moyennant l'interposition du commuta-

teur C-SW 1 entre les transistors et lesdites lignes.

Ci-après on va indiquer la raison pour laquelle ces transistors MOSFET Q 38-Q 49, etc sont disposés de cette manière, en se référant au diagramme de principe de fonctionnement de la figure 6 et aux diagrammes de formes d'ondes de fonctionnement de la figure 7. Afin de faciliter lacompréhension, le commutateur R-SW 11 représenté sur la figure 5 A n'est pas représenté sur la figure 6 C'est pourquoi, sur la figure 6, le signal

0 X est appliqué directement aux transistors MOSFET Q 24-

Q 26 '

Bien qu'il ne faille y voir aucune limitation par-

ticuliêre, un générateur de signaux de cadencement CC 1 ser-

vant à former le signal XX est constitué par des transis-

tors MOSFET Q 103 et Q 105, dont les grilles sont alimentées par le signal O AR de commande du tampon d'adresses par l'intermédiaire d'un transistor MOSFET de sectionnement Q et de transistors MOSFET Q 104 et Q 106 dont les grilles sont alimentées par le signal O AR sensiblement retardé et inversé par rapport au signal OAR indiqué ci-dessus et par

un condensateur élévateur ou de chargement CB 3 qui est dis-

posé entre la grille et la source du transistor MOSFET Q 103.

Un circuit inverseur CC 2 servant à former le signal de cadencement OWC devant être envoyé aux grilles des transistors MOSFET Q 38-Q 45, etc est constitué par un transistor MOSFET d'attaque Q 108 dont la grille reçoit le signal O X de commande des lignes de transmission de mots, formé par le circuit générateur de cadencement, et par un transistor MOSFET Q 107 de précharge, dont la grille reçoit

le signal inversé O AR de la commande du tampon d'adresses.

Comme représenté sur les figures 3 A et 3 B, le signal de commande O AR est maintenu au niveau bas lorsque le signal RAS n'est pas reçu, c'est-àdire lorsque le signal RAS est maintenu au niveau haut Au contraire, le signal de

commande OAR est maintenu au niveau haut.

A ce moment, le transistor MOSFET Q 106 du généra-

teur de signaux de cadencement CC 1 est maintenu à l'état "conducteur ou passant" par le niveau haut du signal de commande O AR et le transistor MOSFET Q 105 de ce générateur est maintenu à l'état "bloqué" par le niveau bas du signal de commande OAR Par conséquent ceci place au niveau bas le signal O X de commande des lignes de transmission de mots. Une borne du condensateur élévateur CB 3 est maintenue au niveau bas du signal de commande OAR par l'intermédiaire du transistor MOSFET de sectionnement Q 102 ' tandis que son autre borne est maintenue au niveau bas par le transistor MOSFET Q 104 Par conséquent ce condensateur est placé à

l'état déchargé.

Le transistor MOSFET d'attaque Q 108 du circuit inverseur CC 2 est maintenu à l'état "bloqué" par le niveau bas du signal t, de commande des lignes de transmission de mots, tandis que son transistor MOSFET Q 107 est maintenu à

l'état "conducteur" par le niveau haut du signal de comman-

de OAR Par conséquent ce circuit fournit le signal de

commande O WC possédant le niveau haut.

Les lignes respectives de transmission de mots du réseau de mémoire M-ARY sont maintenues au niveau bas par le fait que les transistors MOSFET Q 38Q 45 raccordés entre ces lignes et le point de masse du circuit sont maintenus

à l'état"conducteur" par le niveau haut du signal de comman-

de O WC

Le transistor MOSFET de sectionnement Q 102 main-

tient l'état "conducteur" lorsque le potentiel de l'une de

ses électrodes de source et de drain, qui agit essentielle-

ment en tant qu'électrode de source, est inférieure au poten-

tiel de l'électrode de grille de ce transistor, c'est-à-

dire la tension de seuil de ce transistor par rapport à la

tension d'alimentation Vcc dans le cas du circuit représenté.

Par conséquent lorsque le signal OAR est ultérieu-

rement placé au niveau haut, un signal OAR correspondant à ce fait est envoyé aux grilles des transistors MOSFET Q 103 et Q 105 Il en résulte que ces transistors MCSFET Q 103 et Q 105 sont placés dans leurs états conducteurs Dans ce cas le rapport de conductance entre les transistors MOSFET Q 103 et Q 104 granchés en série est réglé de façon correcte par avance de sorte que le potentiel du point de jonction

commun de ces transistors MOSFET Q 104 et Q 103 est mainte-

nu au niveau bas Par conséquent le condensateur élévateur

CB 3 est préchargé approximativement au niveau haut du si-

gnal O AR'.

Le signal O AR diminue avec un certain retard par

rapport au signal OAR' ce qui a pour effet que les transis-

tors MOSFET Q 104 et Q sont placés dans leurs états "bloqués" Compte tenudu fonctionnement de chargement effectué par le condensateur élévateur CB 3, le signal O AR

est accru à un niveau supérieur à la tension d'alimenta-

tion, par exemple à une valeur égale environ à 2 VCC -Vth (VCC désignant la tension d'alimentation en énergie et Vth la tension de seuil du transistor MOSFET Q 103) Dans ce cas étant donné que le niveau du signal OAR est proche de

la valeur de la tension d'alimentation VCC, lorsque le ni-

veau du signal O AR a été à nouveau relevé comme indiqué pré-

cédemment, le transistor MOSFET de sectionnement Q 102 est amené, en réponse, à l'état "bloqué" Par conséquent les charges mémorisées dans le condensateur élévateur CB 3 ne

peuvent pas être déchargées pendant l'opération de charge-

ment. Dans le cas o les transistors MOSFET Q 38-Q 45 sont retirés du circuit de la figure 6, le signal O X de commande

de transmission de mots devant être délivré par le circuit.

du générateur de cadencement subit une variation telle que représentée par une ligne brisée O X' sur la figure 7 Ce signal augmente graduellement conformément au rapport de transconductance des transistors MOSFET Q 105 et Q 106 en même temps que le transistor MOSFET Q 105 est placé à l'état "conducteur", et croit de façon abrupte pour passer au niveau V étant donné que le transistor MOSFET Q 106 est

VCC 10

placé à l'état "bloqué".

Dans ce cas cependant le signal O X de commande des lignes de transmission de mots est placé au niveau haut au moment o le fonctionnement du décodeur R-DCR commandé par le signal de commande _ n'est pas encore AR totalement terminé Le signal XX de commande des lignes de transmission de mots est placé au niveau haut au moment auquel les transistors MOSFET, qui doivent être placés dans leurs états bloqués, parmi les transistors MOSFET Q 24-Q 26 ' n'ont pas été suffisamment placés à l'état bloqué

avec pour effet que le potentiel des lignes de transmis-

sion de mots,devant être placésà l'état non sélectionné,

est légèrement accru Par suite de l'accroissement indési-

rable du potentiel des lignes de transmission de mots, plu-

sieurs cellules de mémoire accouplées à une ligne de trans-

mission de données sont sélectionnées au même moment Il en résulte que l'information des cellules de mémoire est détruite. Au contraire, un tel fonctionnement indésirable du circuit ne se produit pas dans le circuit représenté sur la figure 6 De façon plus spécifique, les transistors de

commutation MOSFET Q 24-Q 26, etc de sélection sont mainte-

nus dans leurs états passants, jusqu'à l'achèvement du fonctionnement du décodeur R-DCR et, en outre les transistors MOSFET Q 38-Q 45 ' etc maintenus dans leurs états passants sont disposés entre les lignes respectives

de transmission de mots et le point de masse du circuit.

Par conséquent, même lorsque le transistor Q 105 a été placé à l'état conducteur comme décrit ci-dessus, le signal XX

de commande de la ligne de transmission de mots peut augmen-

ter en direction du niveau haut seulement faiblement-A titre d'exemple, même lorsque la résistance à l'état passant de

chacun des transistors MOSFET Q 38-Q 45 est réglée approxima-

tivement à une valeur 10 fois supérieure à la résistance à

l'état passant du transistor MOSFET Q 105, comme indiqué ci-

dessus, ces transistors MOSFET Q 38-Q 45 sont branchés en parallèle et par conséquent leur résistance combinée en parallèle devient suffisamment plus faible que la résistance à l'état conducteur du transistor MOSFET Q 105 Par exemple 100 transistors MOSFET, qui sont disposés en correspondance avec les 100 lignes de transmission de mots qui sont raccordées en parallèle, possèdent une résistance combinée parallèle à l'état passant, et qui est inférieure au 1/10 de la résistance à l'état passant du transistor MOSFET Q 105 Par conséquent le niveau du signal de commande 0 X peut être amené à un niveau inférieur au 1/10 du niveau du potentiel V O C Compte tenu de la quasi-annulation du niveau du signal de commande O X' il est possible d'empêcher le potentiel de plusieurs lignes de transmission de mots

d'être accru de façon indésirable.

A l'instant TDCR intervenant après l'achèvement du fonctionnement du décodeur R-DCR, un transistor de commutation MOSFET de sélection correspondant à la ligne

de transmission de mots devant être sélectionnée, par exem-

ple le transistor MOSFET Q 24 ' est placé à l'état "conduc-

teur" et tous les autres transistors MOSFET Q 25 ' Q 26 ' etc. sont placés dans leurs états bloqués Le signal O X de

commande des lignes de transmission de mots est, en répon-

se, envoyé uniquement au transistor MOSFET Q 38 par l'inter-

médiaire du transistor MOSFET Q 24 maintenu à l'état conduc-

teur. Etant donné que la résistance à l'état conducteur du transistor MOSFET Q 38 est suffisamment plus élevée que celle du transistor MOSFET Q 105, comme cela a été décrit précédemment, le niveau du signal 0 X de commande des lignes

de transmission de mots est augmenté en passant essentielle-

ment au niveau Vcc même lorsque le transistor MOSFET Q 38

est à l'état conducteur à l'instant TDCR.

Par conséquent le signal XX de commande des

lignes de transmission de mots peut être amené automatique-

ment au niveau haut conformément à l'achèvement du fonction-

nement du décodeur R-DCR.

Lorsque le signal XX de commande des lignes de transmission de mots a augmenté en passant au niveau haut à l'instant TDCR' le transistor Q 108 du circuit inverseur cc 2 est amené par conséquent à l'état conducteur Le signal de sortie du circuit inverseur CC 2, qui a été maintenu au niveau haut par le transistor MOSFET Q 107 commandé par le signal de commande O AR est placé au niveau bas par l'inter- médiaire du transistor Q 108 Tous les transistors MOSFET Q 38-Q 45 sont placés dans leurs états bloqués ou dans leurs états d'impédance élevée par la sortie à niveau haut du circuit inverseur CC 2 Par conséquent le signal O X de

commande des lignes de transmission de mots peut être auto-

matiquement accru en étant amené au niveau Vc conformé-

ment à l'achèvement du fonctionnement du décodeur R-DCR.

Dans le cas de la commande de l'accroissement du signal de commande O X au moyen des transistors MOSFET Q 38-Q 45 comme cela a été décrit ci- dessus, il est également

possible de réaliser un fonctionnement souhaitable du cir-

cuit, de la manière qui va être décrite ci-après.

Parmi les transistors MOSFET Q 24-Q 26 ', le tran-

sistor MOSFET placé à l'état conducteur par le signal de sortie du décodeur R-DCR comporte une couche de canal induite dans une région formant canal et située au-dessous de son électrode de grille Il en résulte qu'il possède des capacités relativement élevées (désignées ciaprès sous le terme de "capacités de grille"> entre l'électrode de grille et les électrodes de source et de drain Au contraire les autres transistors MOSFET placés dans leurs états bloqués ne comportent aucune couche de canal induite au-dessous de

leurs électrodes de grille et par conséquent ils ne possè-

dent que des capacités relativement faibles et sensiblement

négligeables entre les électrodes de grille et les électro-

des de source et de drain.

Etant donné que le signal de commande XX est accru en étant amené au niveau haut essentiellement à la fin du fonctionnement du dédoceur R-DCR comme cela a été décrit ci-dessus, les capacités de grille mentionnées agissent en

effet à la manière de capacités élévatrices du chargement.

En supposant par exemple que seul le transistor MOSFET Q 24 soit placé à l'état conducteur par le signal de sortie du décodeur R-DCR, les capacités de grille du transistor MOSFET Q 24 sont chargées par le signal de sortie au niveau haut du décodeur R-DCR avant l'accroissement du

signal de commande O X jusqu'à son niveau haut Par consé-

quent, lorsque le signal de commande X a été ultérieure-

ment amené au niveau haut, le potentiel de grille du transistor MOSFET Q 24 est accru à un potentiel qui est supérieur au niveau du signal de commande O X' et ce de la tension chargée préalablement fournie aux capacités de

grille A ce moment-là, un transistor MOSFET de sectionne-

ment Q 10 est placé à l'état bloqué par le même schéma de fonctionnement que dans la cas du transistor MOSFET de sectionnement Q 102, de sorte qu'aucune voie de décharge

n'est formée pour les capacités de grille.

Compte tenu de l'accroissement du potentiel de grille basé pour ainsi dire sur l'effet auto-élévateur

tel que décrit ci-dessus, le transistor MOSFET Q 24 fonc-

tionne de manière à transmettre le signal de commande O X à la ligne de transmission de mots WLl 11 sans aucune perte sensible de tension en dépit du fait qu'il s'agit

d'un transistor du type à enrichissement.

Le niveau de la ligne de transmission de mots

sélectionnée WL 1-1 est accru à une valeur approximative-

ment égale à la tension d'alimentation Vêc, en correspon-

dance avec le signal de commande O X qui est accru à une valeur égale approximativement à la tension d'alimentation VCC Etant donné que le niveau de la ligne de transmission de mots sélectionnée est suffisamment accru, les charges d'information possédant un niveau suffisamment élevé sont enregistrées ou réenregistrées dans le condensateur Cs de la cellule de mémoire, comme cela est représenté sur la figure 5 A.

Dans les transistors MOSFET autres que le transis-

tor MOSFET Q 24, parmi les transistors MOSFET Q 24-Q 26 L essentiellement aucune capacité de grille n'est établie comme indiqué précdédemment Par conséquent les potentiels de grille de ces transistors MOSFET ne sont pas accrues même lorsque le signal de commande O X a été amené au niveau haut. Dans le cas o le signal de commande O X varie comme cela est indiqué par la ligne brisée de la figure 7, les capacités de grille du transistor MOSFET Q 24 ne sont

pas suffisamment chargées au moment o ce signal de comman-

de O X commence à augmenter C'est pourquoi il est difficile d'accroître de façon suffisante le potentiel de la ligne de transmission de mots sélectionnée A ce moment-là le potentiel supérieur de la source du transistor MOSFET de commutation QM situé dans la cellule de mémoire est limité par le potentiel de grille de ce transistor, à savoir le potentiel de la ligne de transmission de mots sélectionnée et la tension de seuil de oe dernier Par conséquent même

lorsque la ligne de transmission de données a été suffisam-

ment amenée au niveau haut, les charges d'informations

devant être enregistrées ou réenregistrées dans le condensa-

teur de mémoire CS prennent une valeur relativement faible.

Conformément à la forme de réalisation indiquée

ci-dessus, le signal O X de commande de la ligne de trans-

mission de mots n'a pas besoin d'être retardé d'un inter-

valle de temps prédéterminé à la fin du fonctionnement du décodeur R-DCR comme dans le cas de l'art antérieur, de sorte que le fonctionnement du circuit peut être rendu rapide En outre le signal O X de commande des lignes de transmission de mots peut être accru au niveau haut tout en suivant les fluctuations des instants d'achèvement du fonctionnement du dispositif ADB et du décodeur R-DCR, qui sont imputables à la dispersion des éléments, aux variations de la température et aux fluctuations de la tension d'alimentation Par conséquent aucun défaut de

fonctionnement ne se produit dans le circuit.

Les conditions sont tout à fait semblables dans

le cas du fonctionnement de sélection des lignes de trans-

mission de donràes.

Par conséquent dans le cas o la présente inven-

tion est appliquée à la fois à un circuit de sélection de lignes de transmission de mots et à un circuit de sélec- tion de lignes de transmission de données, la vitesse des cadencements des deux opérations de sélection peut être accrue de sorte que l'on peut réaliser un cycle d'accès

de mémoire encore plus rapide.

La présente invention n'est pas limitée aux formes de réalisation précédentes et le signal servant à commander la mise à l'état bloqué des transistors MOSFET Q 38-Q 45 ' etc peut être un signal de cadencement retardé de façon prédéterminée autre qu'un signal formé par le transistor

MOSFET Q 108 sous la forme de bascule comme décrit précê-

demment.

En outre les transistors MOSFET Q 38-Q 45 ' etc peu-

vent être parfaitement de simples résistances Même avec des résistances fixées, on peut obtenir un fonctionnement similaire de la manière suivante: la résistance combinée en parallèle avant achèvement du fonctionnement du décodeur R-DCR comme indiqué ci-dessus est amenée à une valeur

suffisamment plus faible que l'impédance de sortie du cir-

cuit générateur de cadencement et la valeur de la résis-

tance associée à la ligne sélectionnée de transmission de mots après l'achèvement du fonctionnement est amenée à une

valeur suffisamment supérieure.

Bien que le circuit inverseur CC 2 représenté sur

la figure 6 constitue un circuit essentiellement sans rap-

port permettant d'obtenir une faible consommation d'alimen-

tation en énergie du circuit, il peut être parfaitement remplacé par un circuit à rapport dans lequel par exemple la grille du transistor MOSFET Q 107 est raccordée au drain

de ce dernier.

Conformément à la présente invention, lorsque le rapport de la résistance parallèle combinée et de la valeur résistive de la résistance unique est supérieur, l'effet

s'en trouve accru Par conséquent l'invention est particu-

lièrement utile pour un dispositif de mémoire du type MOS

dynamique de capacité importante.

La présente invention peut être largement utilisée pour des dispositifs de mémoire de type MOS dynamique dans lesquels le fonctionnement de sélection de lignes de transmission de mots/ou des lignes de transmission de

données est effectué conformément à des signaux de caden-

cement prédéterminés.

Claims (2)

REVENDICATIONS

1 Dispositif de mémoire de type MOS dynamique,

caractérisé en ce qu'il comporte plusieurs lignes de com-

mande (W 1-1-W 1-64, WL 2 _ 1-WL 2 _ 64, DL 1-DL 128 'DL 1-DL 128) et plusieurs transistors de commutation à effet de champ

MOS de sélection (Q 24-Q 27), qui sont disposés en corres-

pondance avec les lignes respectives de commande, un cir-

cuit de commande(C-CT)servant à commander ledit ensemble

de transistors de commutation à effet de champ MOS de sé-

lection, plusieurs moyens résistifs (Q 32-Q 35,Q 38-Q 49) qui sont disposés entre les lignes respectives de commande et le potentiel de masse et dont chacun comporte une borne de commande, et un circuit inverseur (CC 2) qui reçoitles

signaux de cadencement devant être appliqués aux électro-

des du côté entrée des transistors de commutation à effet

de champ MOS de sélection respectifset qui délivre des si-

gnaux de commande (+WC) aux bornes de commande, lesdits

signaux de commande ( éWC) étant amenés à un niveau de ten-

sion d'alimentation (Vcc) essentiellement en synchronisme

avec l'achèvement d'un fonctionnement dudit circuit de com-

mande. À 2 Dispositif de mémoire du type MOS dynamique

selon la revendication 1, caractérisé en ce que les li-

gnes de commande sont des lignes de commande correspondant aux lignes de transmission de mots (WL 1 1-WL 1 _ 64 et WL 2-_ WL 2 _ 64) servant à la sélection de cellules de mémoire

(M-CEL), et les lignes de transmission de données (DL 1-

DL 128,DL 1,DL 128) permettant la sélection des cellules

de mémoire.

3 Dispositif de mémoire du type MOS dynamique

selon la revendication 2, caractérisé en ce qu'il compor-

te en outre un circuit de verrouillage (LACH 1,LACH 2) qui

estdisposé en correspondance avec chaque ligne de trans-

mission de mots et qui fait passer la ligne de transmis-

sion de mots non sélectionnée à une faible impédance et fait passer la ligne de transmission de mots sélectionnée

à une impédance élevée, par détection d'un signal apparais-

sant dans ledit circuit.