FR2528613A1 - Memoire a semi-conducteurs - Google Patents
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Abstract
L'INVENTION CONCERNE UNE MEMOIRE A SEMI-CONDUCTEURS. CETTE MEMOIRE COMPORTE PLUSIEURS CELLULES DE MEMOIRES MORTES SITUEES DANS DES RESEAUX DE MEMOIRE M-ARY-M-ARY, DES CIRCUITS DE SELECTION CW-CW SELECTIONNANT LESDITES CELLULES FICTIVES D-ARY-D-ARY FORMANT UN POTENTIEL DE REFERENCE, DES CIRCUITS AMPLIFICATEURS DIFFERENTIELS DYNAMIQUES SA ET UN CIRCUIT DE COMMANDE CSG COMMANDANT LE FONCTIONNEMENT DU CIRCUIT AMPLIFICATEUR, ET UN CIRCUIT DE CORRECTION D'ERREUR ECC. APPLICATION NOTAMMENT AUX MEMOIRES ROM A CONSOMMATION D'ENERGIE REDUITE, FONCTIONNANT A GRANDE VITESSE.
Description
La présente invention concerne une mémoire à
semiconducteurs et plus particulièrement une mémoire mor-
te (désignée ci-après par le terme abrégé "ROM").
Dans le cadre du récent développement de la technique des semiconducteurs et de la technique d'appli- cation desdispositifsà semiconducteurs, on a constaté un
accroissement important des besoins d'une mémoire à semi-
conducteurs possédant une grande capacité.
Pour réaliser une mémoire ROM possédant une
grande capacité, il faut résoudre différents problèmes.
Dans une mémoire ROM de grande capacité par
exemple, un grande nombre de cellules de mémoire sont rac-
cordées à chacune des lignes de transmission de données.
Par conséquent, une capacité de dispersion ou une capacité parasite, qui possède une valeur relativement importante,
est accouplée de façon indésirable à la ligne de transmis-
sion de données Dans la mémoire ROM par exemple, le conte-
nu des données mémorisées dans une cellule de mémoire sé-
lectionnée est évaluée conformément au fait qu'après que
les capacités de dispersion et les capacités parasites ac-
couplées à la ligne de transmission de données aient été préchargées, la cellule de mémoire sélectionnée décharge la
charge électrique située dans sa capacité, De façon plus spéci-
fique les données contenues dans la cellule de mémoire sé-
lectionnée sont évaluées en fonction du fait qu'une fois que le potentiel de la ligne de transmission de données a augmenté jusqu'à une valeur prédéterminée, la cellule de mémoire sélectionnée agit en sorte que le potentiel de la ligne de transmission de données est inférieur à la valeur prédéterminée Etant donné qu'une mémoire ROM possédant une capacité importante comporte des lignes de transmission de données, auxquelles est accouplée de façon indésirable une
capacité de dispersion ou une capacité parasite, qui possè-
dent une valeur relativement importante, il est nécessaire
d'attendre une durée relativement longue pour que la cellu-
le de mémoire sélectionnée agisse de manière renure le oo-
tentiel de la ligne de transmission de donn'-es,4 inf Lrrieur à une valeur prédéterm 1 inée Par conséquent la mémoire ROM
possédant une capacité importante requiert, d'une façon dé-
savantageuse, un intervalle de temps relativement long pour
la lecture des données hors d'une cellule de mémoire désirée.
En outre, dans une mémoire ROM possédant une ca-
pacité importante, la capacité de dispersion ou la capacité
parasite accouplée aux lignes de transmission de données pos-
sède des valeurs relativement importantes C'est pourquoi
il doit s'écouler un intervalle de temps considérable à par-
tir du moment o la précharge des capacités commence, jusqu' à ce que le potentiel de la ligne de transmission de données
soit amené à une valeur prédéterminée Par conséquent la mé-
moire ROM possédant une capacité importante requiert un in-
tervalle relativement long de fonctionnement entre une opé-
ration de sortie des données et l'opération suivante de sor-
tie des données.
Il est souhaitable que la consommation d'énergie de la mémoire ROM soit faible, et ce à différents points de vue.
En outre, tout défaut dans les cellules de mé-
moire pose un problème grave en particulier dans une mémoi-
re ROM de grande capacité.
Jusqu'alors, il existait un circuit connu dans lequel, conformément à l'une des théories de transmission
de l'information, les erreurs de données sont corrigées grâ-
ce à l'utilisation d'un code de correction d'erreurs, (ce
circuit sera désigné ci-après sous le terme de "circuit ECC").
Avant la présente invention, l'auteur à la base
de cette dernière a contribué à améliorer le rendement de fa-
brication d'une mémoire à semiconducteurs en incorporant un circuit ECC dans une mémoire à semiconducteurs formée d'une microplaquette, de manière à obtenir une correction d'une
cellule de mémoire défectueuse.
Un but de la présente invention est de fournir une mémoire à semiconducteurs apte à fonctionner à vitesse élevée. Un autre but de la présente invention est de fournir une mémoire à semiconducteurs présentant une faible
consommation d'énergie.
Un autre but de la présente invention est de
fournir une mémoire à semiconducteurs qui permette d'amé-
liorer le rendement de fabrication.
Un autre but de la présente invention est de
fournir une mémoire à semiconducteurs qui fasse difficile-
ment l'objet d'un défaut de fonctionnement.
Un autre but de la présente invention est de
fournir une mémoire à semiconducteurs facile à manipuler.
D'autres caractéristiques et avantages de la
présente invention ressortiront de la description donnée
ci-après prise en référence aux dessins annexés, sur les-
quels: la figure 1 est un schéma-bloc d'une mémoire
ROM conforme à une forme de réalisation préférée de l'in-
vention; les figures 2 A et 2 B sont des schémas possibles de blocs de circuits M-ARY 1 à M-ARY 4, de blocs de circuits
D-ARY 1 à D-ARY de blocs de circuits CW 1 à CW 4 et d'un am-
plificateur de lecture ou de détection SA, représentés sur la figure 1;
la figure 3 montre des symboles de circuits uti-
lisés pour un transistor MOSFET; la figure 4 est un schéma de symboles logiques d'un exemple d'un circuit inverseur;
la figure 5 est un schéma d'un exemple d'un dé-
codeur des X; la figure 6 est un schéma d'une forme d'onde illustrant les fonctionnements du circuit représenté sur les figures 2 A et 2 B;
la figure 7 est un schénad'un circuit d'un exem-
ple d'un décodeur des Y Y-DCR 1;
la figure 8 est un schéma d'un exemple d'un cir-
cuit OU-Exclusif; la figure 9 représente schématiquement un exemple d'un circuit ECC;
la figure 10 est un schénad'un circuit d'un exem-
ple d'un multiplixeur MPX et d'un tampon de sortie DOB; la figure 11 est un schéma-bloc d'un exemple d'un détecteur de transition d'adresses APD et d'un générateur de signaux de commande CSG;
la figure 12 est un schéma d'un circuit d'un exem-
ple d'un tampon d'adresses ADB; la figure 13 est un diagramme d'une forme d'onde
servant à décrire le fonctionnement du détecteur de transi-
tion d'adresses ATD;
la figure 14 est un schéma d'un exemple de cir-
cuit OU;
la figure 15 est un schéma d'un exemple d'un cir-
cuit inverseur;
la figure 16 est un schéma du circuit d'un déco-
deur des Y Y-DCR 2 et d'un tampon d'adresses;
la figure 17 est un chronogramme servant à décri-
re la manière dont les données sont prélevées selon un mode à partage ou division du temps; et
la figure 18 est un diagramme de forme d'ondes ser-
vant à décrire le fonctionnement de chacun des circuits que sont le détecteur de transition d'adresses ATD, le générateur de signaux de commande CSG et la mémoire ROM, représentés sur
la figure 1.
On va décrire ci-après, de façon détaillée, une forme de réalisation préférée de l'invention; La figure 1 est un schéma-bloc d'un exemple d'une
mémoire ROM à masques à laquelle l'invention est appliquée.
Bien que ceci ne soit pas particulièrement limita-
W 2528613
tif, la mémoire ROM à masquc représentée sur la figure 1 com-
porte quatre réseaux de mémoire M-ARY 1 à M-ARY 4 et possède
une capacité de mémorisation d'environ 1 mégabit dans son en-
semble Chacun des réseaux de mémoire M-ARY 1 à M-ARY 4 compor te des cellules de mémoire disposées suivant 512 lignes et 608 colonnes Par conséquent chacun des réseaux de mémoire M-ARY à M-ARY 4 possède une capacité de mémoire de 311296 bits. Les blocs de circuits représentés sur la figure l sont réalisés sur un seul substrat semiconducteur au moyen
de techniques respectives connues des circuits intégrés à se-
miconducteurs En outre, l'agencement des blocs de circuits
essentiels est représenté sur la figure 1 de manière à cor-
respondre pratiquement à l'agencement réel de ces circuits
sur un substrat semiconducteur.
Chacun des réseaux de mémoire M-ARY 1 à M-ARY 4 est constitué par un circuit dynamique et possède un réseau
de cellules fictives servant à former une tension de référen-
ce lors de l'opération de lecture.
Un tampon d'adresses ADB servant à recevoir des signaux d'adresses externes A à A 16 délivr&à partir de l'extérieur, est constitué par un circuit statique et est apte à former des signaux d'adresses internes de ao, a O à a 16, a 1 chaque couple des signaux d'adresses internes
étart constitué par un niveau vrai et un niveau faux Le tam-
pom d'adresses ADB est agencé de manière que son fonctionne-
ment est commandé par un signal de sélection de microplaquet-
tes CE délivré à partir de l'extérieur, bien que l'invention
n'y soit pas spécialement limitée.
Parmi les signaux d'adresses internes mentionnés
ci-dessus ao, a à a 16, a 16, les signaux d'adresses inter-
nes a 0, a à a 9, a sont envoyés aux décodeurs des X-DCR 1 et W-DCR 2 D'autre part, les signaux d'adresses internes a 10, a 10 1 1 a ta 15 a 15 a 6 a 16 sont envoyés aixdécodeurs des Y Y-DCR 1 et Y-DCR 2 Chacun des décodeurs d'adresses X-DCR 1, X-DCR 2, Y-DCR i Y-DCR 2 est constitué par un circuit statique, bien
que l'invention n'y soit pas spécialement limitée.
Aux lignes de sélection d'adresses de lignes (lignes de transmission de mots) situées dans les réseaux
de mémoire M-ARY à M-ARY sont appliqués 21 (= 1024) ty-
pes de signaux de sélection de lignes de transmission de
mots, qui sont formés dans les décodeurs des X (servant éga-
lementd'étages d'attaque des lignes de transmission de mots
X-DCR 1 et X-DCR 2, qui reçoivent les signaux d'adresses inter-
nes a(, a O à a 9 p a 9 Parmi ces signaux, 512 types de signaux de sélection de lignes de transmission de mots, formés dans
le décodeur des X X-DCR 1, sont envoyés à 512 lignes de trans-
mission de mots W O à W 515 respectivement, dans les réseaux de mémoire MARY 1 et M-ARY 2, sur le côté gauche D'autre part les
autres 512 bits de signaux de sélection de lignes de transmis-
sion de mots, formés dans le décodeur des X X-DCR 2, sont en-
voyés à 512 lignes de transmission de mots W 512 à W 1023, res-
pectivement dans les réseaux de mémoire M-ARY 3 et M-ARY 4, sur
le côté droit.
En outre, conformément aux signaux d'adresses in-
ternes a 9, a 9, qui sont des bits de poids les plus élevés, les décodeurs des X X-DCR 1 et X-DCR 2 forment des signaux de
sélection de lignes de transmission de mots fictives permet-
tant la sélection des cellules fictives à partir de réseaux fictifs D-ARY 3 et D-ARY 4 situés; sur le côté gauche, lors de la sélection des cellules de mémoire à partir des réseaux de mémoire M-ARY 1 et M-ARY 2 sur le côté gauche, et forment des
signaux de sélection de lignes de transmission de mots ficti-
ves pour la sélection des cellules fictives à partir des ré-
seaux fictifs D-ARY 1 et D-ARY 2 sur le côté gauche, lors de la sélection de cellules de mémoire à partir des réseaux de
mémoire M-ARY 1 et M-ARY 4 sur le côté droit, au contraire.
Le décodeur des Y Y-DCR 1 reçoit les signaux d'adresses internes à 4 bits a 10, a 10 à a 13, a 13 et forme 16 types de signaux décodés Chacun des réseaux de mémoire
M-ARY 1 à M-ARY 4 comporte 608 colonnes, comme mentionné ci-
dessus Par conséquent, les commutateurs de colonnes CW 1 et CW 4 sont commandés par les signaux décodés formés dans le décodeur d'adresses YDCR 1 de sorte que 38 colonnes sont si- multanément sélectionnées dans chaque réseau de mémoire en réponse à un signal décodé De ce fait, lescommutateum de colonnes CW 1 et CW 2 délivrent des signaux fournis à partir d'un total de 76 cellules de mémoire ou cellules fictives) situées dans les réseaux de mémoire M-ARY 1 et M-ARY 2 sur le côté gauche, tandis que les commutateurs de colonnes
CW 3 et CW 4 délivrent des signaux fournis à partir d'un to-
tal de 76 cellules fictives (ou cellules de mémoire) situées dans les réseaux de mémoire M-ARY 3 et M-ARY 4 sur le côté
droit.
Un amplificateur de lecture ou de détection SA,
qui reçoit les signaux en provenance des commutateurs de co-
lonnes CW 1 à CW 4 est constitué par un ensemble de 76 circuits
amplificateurs différentiels dynamiques Les 76 circuits am-
plificateurs différentiels dynamiques sont subdivisés en 38 ensembles chacun constitué par deux circuits amplificateurs différentiels dynamiques Les signaux de sortie respectifs des deux circuits amplificateurs différentiels dynamiques de
chaque ensemble sont rendus commun l'un à l'autre par l'in-
termédiaire de transistors à effet de champ à grille isolée
de transfert respectifs (désigné ci-après sous le terme abré-
gé de transistors "MOSFET"') et sont envoyés à un circuit,non représenté sur la figure 1, qui est pratiquement un circuit de verrouillage ayant une fonction de maintien ou de retenue des données L'un des circuits amplificateurs différentiels
constituant un ensemble et le transistor MOSFET, qui lui cor-
respond, sont adaptés de telle manière que leurs opérations
sont commandées par le signal d'adresse interne a 14 par exem-
ple, tandis que les opérations de l'autre circuit amplifica-
teur différentiel et du transistor MOSFET de transfert corres-
pondant sont commandéespar le signal d'adresse interne r 14 ' Par conséquent lors de l'opération de lecture de la
mémoire ROM, l'un ou l'autre des deux circuits amplifica-
teurs différentiels déterminés par les signaux d'adresses internes a 14, a 14 fonctionne de manière à envoyer son si- gnal de sortie au circuit non représenté sur la figure 1 et qui est pratiquement un circuit de verrouillage Par conséquent lors de l'opération de lecture de la mémoire
ROM, 38 signaux de sortie sont délivrés par l'amplifica-
teur de détection SA.
Par exemple, dans le cas o 76 cellules de mé-
moire sont sélectionnés à partir des réseaux de mémoire M-ARY 1 et M-ARY 2 sur le côté gauche, en réponse au signal de sélection de lignes de transmission de mots, délivré par le décodeur des X X-DCR 1, et 76 cellules fictives sont sélectionnées à partir des réseaux de cellules fictives D-ARY et D-ARY 4 sur le côté droit, en réponse au signal de sélection de lignes de transmission de mots fictives
délivré par le décodeur des X X-DCR 2, les circuits ampli-
ficateurs différentiels dynamiques respectifs reçoivent
des signaux délivrés parles cellules de mémoire sélection-
néeset des signaux délivrés par des cellules fictives sé-
lectionnées, en correspondance avec ces cellules de mémoi-
re, par l'intermédiaire des commutateurs de colonnes CW 1 à-
CW 4 Dans ces 76 circuits amplificateurs différentiels dy-
namiques, 38 circuits amplificateurs différentiels dynami-
ques sélectionnés par les signaux d'adresses internes a 14, az 4 fonctionnent De façon plus spécifique, chacun des 38
circuits amplificateurs différentiels amplifie la différen-
ce de potentiel entre le signal envoyé à partir de la cel-
lule de mémoire correspondante et le signal appliqué à par-
tir de la cellule fictive correspondant à la cellule de mé-
moire En d'autres termes, chacun des 38 circuits amplifica-
teurs différentiels compare le potentiel du signal envoyé par la cellule de mémoire sélectionnée correspondante et la tension de référence du signal envoyé à partir de la cellule
fictive correspondant à cette cellule de mémoire, ce qui per-
met de détecter si les données mémorisées dans la cellule de
mémoire sont un signal binaire " 1 'l ou " O ".
Les données à 38 bits détectées ou déterminées dans l'amplificateur de détecteur SA sont transférées au circuit ECC par l'intermédiaire du circuit non représenté sur la figure 1 et qui dans la pratique est un circuit de
verrouillage Comme cela sera décrit ultérieurement en ré-
férence 2 A et 2 B, ce circuit de verrouillage est constitué par 38 circuits de verrouillage élémentaires En -outre chaque
circuit élémentaire de verrouillage est constitué par un ampli-
ficateur principal et par un inverseur et possède dans la pratique une fonction de verrouillage Des données à 32 bits faisant partie des données à 38 bits lues sont définies sous la forme de signaux de données et les autres données à 6 bits
sont définies comme étant des bits de contrôle de parité.
Le circuit ECC corrige les données d'erreurs et délivre la donnée corrigée dans le cas o leas données à 38
bits délivrées possèdent une quelconque erreur, c'est-à-di-
re o une donnée différente de celle qui a été enregis-
trée est envoyée au circuit ECC.
Le circuit ECC est constitué par un circuit sta-
tique, sans qu'il faille y voir là une limitation particuliè-
re En outre, afin de permettre la délivrance d'un signal de
sortie statique par le circuit ECC, il est prévu, comme dé-
crit ci-dessus, le circuit de verrouillage, qui est adapté de manière à recevoir le signal de sortie en provenance de chaque circuit amplificateur différentiel dynamique et forme
un signal de sortie statique et sert également d'amplifica-
teur principal Les signaux de données à 32 bits, dont une éventuelle erreur a été corrigée dans le circuit ECC, sont envoyés à un tampon de sortie DOB par l'intermédiaire d'un
multiplexeur MPX, huit bits par huit bits, en quatre éche-
lons Pour un tel fonctionnement à division du temps, on utilise les signaux d'adresses externes A 15, A 16 * De façon plus spécifique, les signaux d'adresses internes ai, a 15
et a 16, a 16 formés sur la base des signaux d'adresses ex-
ternes respectifs A 15 et A 16 sont envoyés aux décodeurs des Y Y-DCR 2 Le décodeur des Y Y-DCR 2 décode les signaux
d'adresses internes de manière à former quatre types de si-
gnaux de commande Le multiplexeur MPX est commandé par les quatre types de signaux de commande Par conséquent, moyennant une simple détermination correcte du niveau de chacun des signaux d'adresses externes A 15 et A 16, il est possible de sélectionner un ensemble de 8 bits désiré à
partir des signaux de données à 32 bits délivrés par le cir-
cuit ECC et de sortir ces mêmes signaux en parallèle En ou-
tre, en modifiant de façon correcte les signaux d'adresses externes A 15 et A 16, il est également possible de sortir l'ensemble des signaux de données à 32 bits, huit bits par
huit bits, en quatre échelons.
Le tampon de sortie DOB est constitué par un
circuit statique qui possède une fonction de sortie trois-
états, incluant un état d'impédance de sortie élevé, sans
toutefois que cela soit particulièrement limitatif.
Un détecteur de transition d'adresses ATD ser-
vant à recevoir les signaux d'adresses délivrés par le tam-
pon d'adreses ADB et un générateur de signaux de commande CSG sont prévus de manière à former les signaux de commande nécessaires pour le fonctionnement de chacun des réseaux de
mémoire dynamique M-ARY 1 à M-ARY 4, de l'amplificateur de dé-
tection SA et autres par exemple un signal de cadencement pour l'opération de précharge et un signal de cadencement pour l'opération de décharge Bien qu'il n'y faille y voir aucune limitation particulière, le détecteur de transition d'adresses ATD est apte à détecter la variation du niveau de l'un quelconque des signaux d'adresses a à a 14 et du signal de sélection de microplaquettes CE,et forme ensuite une impulsion de déclenchement Le générateur de signaux de
commande CSG est apte à recevoir l'impulsion de déclenche-
ment et forme différents signaux nécessaires pour l'opéra-
tion de lecture de chacun des réseaux de mémoire et de l'am-
plificateur de détection Sur la figure 1, on a représenté les signaux suivants, qui sont représentatifs desdits si- gnaux: un signal de cadencement 0 PC pour la commande de la
précharge et de la décharge du réseau de mémoire et de l'am-
plificateur de détection, un signal de cadencement 0 X pour la régulation du cadencement de la sélection des lignes de transmission de mot, et un signal de cadencement O PAI pour
la régulation du cadencement d'activation pour l'amplifica-
teur de détection SA.
Sans ce que cela soit particulièrement limitatif, la mémoire ROM représentée sur la figure 1 est représentée en tant que circuit servant à produire des dessins ou formes
de caractères chinois, dans lesquelles une forme de caractè-
re est constituée par 32 x 32 bits Par conséquent la mémoi-
re ROM est apte à mémoriser jusqu'à 1024 formes de caractères.
on va décrire ci-après de façon détaillée les blocs de circuits essentiels de la mémoire ROM, sur la base
d'exemples pratiques.
Dans la description suivante, on utilisera comme
représenté sur la figure 3 des symboles de circuits repré-
sentés sur les dessins, de manière à simplifier ces derniers.
De façon plus spécifique, sur la figure 3, un symbole de cir-
cuit accompagné d'une lettre P désigne un transistor MOSFET
à canal P du type à enrichissement; un circuit de circuit ac-
compagné d'une lettre N désigne un transistor MOSFET à canal
N du type à enrichissement; et un symbole de circuit accompa-
* gné d'un repère X désigne un transistor MOSFET à canal N du type à enrichissement apte à posséder une tension de seuil rendue suffisamment élevée pour que ce transistor soit à
l'état BLOQUE à tout moment.
Les figures 2 A et 2 B représentent des circuits pratiques des réseaux de mémoire respectifs M-ARY 1 à M-ARY 4
et de l'amplificateur de détection SA.
Bien que ceci ne soit pas spécialement limitatif,
chaque circuit est constitué par un circuit CMOS (MOS complé-
taire) constitué par un transistor à canal P et par un tran-
sistor MOSFET à canal N, comme représenté sur la figure. La figure représente des circuits pratiques des
réseaux mémoires disposés sur le côté droit de l'amplifica-
teur de détection SA de la figure 1, par exemple les réseaux de mémoire MARY 3 et M-ARY 4 Par conséquent 512 lignes de transmission de mots, c'està-dire les lignes de transmission
de mots W 512 à W 1023, sont formées jusqu'au bas, comme repré-
senté sur la figure Ces lignes de transmission de mots sont utilisées en commun pour les réseaux de mémoire M-ARY 3 et
M-ARY 4.
Sur la figure, les réseaux de mémoire M-ARY 1 et M-ARY 2 représentés par des blocs possèdent pratiquement les mêmes constitutions que ceux des réseaux de mémoire M-ARY 1 et M-ARY 4 Par conséquent, de la même manière que les réseaux de mémoire M-ARY 3 et M-ARY 4, 512 lignes de transmission de mots, c'est-à-dire les lignes de transmission de mots W O à W 511, sont formées dans les réseaux de mémoire M-ARY 1 et M-Y sïit-ues surlé co geuche et i des U blocs En outre, comme représenté sur la figure, les réseaux de mémoire et les réseaux fictifs comportent des lignes de mise à la masse G et des lignes de transmission de données
DL disposées en alternance dans lesdits réseaux, de la droi-
te vers la gauche, au regard de la figure Bien que ceci ne soit pas spécialement limitatif, une ligne de mise à la masse G O est formée en tant que première ligne et une ligne
de transmission de données DL O est formée en tant que secon-
de ligne Ensuite, on dispose alternativement, de manière si-
milaire, les lignes de mise à la masse et les lignes de transmission de données Une ligne de mise à la masse G 1 est placée à la suite de la ligne de transmission de données DL 0, et une ligne de transmission de données DL 1 est placée
à la suite de la ligne de mise à la masse G 1.
Des transistors MOSFET de mémorisation (cellules de mémoire) M à M 6 et analogues sont formés au niveau des intersections respectives entre les lignes de transmission de mots et les lignesde transmission de données. De façon plus spécifique, chaque transistor MOSFET de mémorisation est un dispositif à canal N et sa grille est raccordée à la ligne de transmission de mots correspondante et son drain est raccordé à la ligne de transmission de données correspondante, et en outre, sa
source est raccordée à la ligne de mise à la masse corres-
pondante Par conséquent, hormis en ce qui concerne la li-
gne de mise à la masse Go à une extrémité, par exemple
les drains de différents transistors MOSFET de mémorisa-
tion M et Mi sur la même ligne de transmission de mots W 512, sont raccordés en commun à une ligne de transmission
de données DLO, tandis que les sources des différents tran-
sistors MOSFET de mémorisation Mi et M 2 sont raccordés en commun, sur la même ligne de transmission de mots W 512, à la ligne de mise à la masse G 1 Sans qu'il faille y voir une
limitation, ces lignes de mise à la masse et ces lignes de.
transmission de données sont constituées par des régions se-
miconductrices qui sont réalisées d'un seul tenant avec les régions semiconductrices constituant les sources et les drains des transistors MOSFET de mémorisation, respectivement Ainsi,
il devient inutile de former spécialement des régions de con-
tact pour le raccordement électrique, par exemple les lignes
de transmission de données et des drains de transistors MOS-
FET de mémorisation Par conséquent, il est possible d'accroi-
tre le degré d'intégration des réseaux de mémoire La tension de seuil de chacun de ces transistors MOSFET de mémorisation
est prédéterminée en réponse à l'information " 1 " ou " O ".
Comme cela est représenté sur la figure, huit
lignes de transmission de données sont raccordées à une bor-
ne d'entrée/sortie d'un seul circuit amplificateur différen-
tiel dynamique, par l'intermédiaire de plusieurs transistors MOSFET de commutation C'est pourquoi on peut considérer qu'un seul réseau de mémoire unitaire est constitué par plusieurs cellules de mémoire raccordées aux huit lignes de transmission de données, par plusieurs transistors MOSFET de Précharge, dé-
critsultérieurement et prévus en liaison avec les huit lignes de trans-
mission de données,et par plusieurs transistors MOSFET de dé-
charge On peut également considérer que, en correspondance avec le réseau de mémoire élémentaire un seul réseau élémentaire
de cellules fictives est constitué par plusieurs cellules fic-
tives raccordées aux huit lignes de transmission de données.
En outre, on peut considérer qu'un commutateur de colonnes élé-
mentaire est formé par plusieurs transistors MOSET de commu- tation prévoe entre les huit lignes de transmission de données
et le circuit amplificateur différentiel dynamique.
Chaque ligne de transmission de données est utili-
sée réciproquement par les cellules de mémoire formées sur le côté supérieur (lorsqu'on observe la figure) de ladite ligne,
et par les cellules de mémoire formées de l'autre côté de cet-
te ligne Par conséquent, un seul réseau de mémoire comporte 304 lignes de transmission de données C'est pourquoi un seul
réseau de mémoire est constitué par 38 réseaux de mémoireélé-
mentaire et 38 réseaux de cellules;fictives élementaires En corres-
pondance à cela, un seul commutateur de colonnes est consti-
tué par 38 commutateurs de colonnes élémentaires Par consé-
quent les réseaux de mémoire M-ARY 1 à M-ARY 4 sont constitués
par 152,réseaux élémentaires de mémoire par 152 réseaux élé-
mentaires de cellules fictives Les commutateurs de colonnes CW-' et CW sont constitués par 152 commutateurs élémentaires
1 4
de colonne.
Les réseaux élémentaires de mémoire possèdent es-
sentiellement la même constitution et de même les réseaux élé-
mentaires de cellules fictives possèdent également la même constitution, et en outre, les commutateurs élémentaires de
colonnes possèdent essentiellement la même constitution.
Comme représenté sur la figure, chaque circuit
amplificateur différentiel dynamique est prévu entre un com-
mutateur élémentaire de colonnes CWC 0, un réseau élémentaire de cellulesfictives VS et un réseau élémentairede mémoire MS d'une part et un commutateur élémentaire de colonn Es CWC 0, un réseau élémentaire de cellules fictives DS et un réseau élémentaire de mémoire M 50, qui correspondent respectivement au premier commutateur et auxpremiers réseaux Etant donné
qu'il existe 76 circuits amplificateurs différentiels dyna-
miques, comme décrit ci-dessus, il existe 76 ensemblesfor-
més chacun de la manière décriteci-dessus.
Afin de simplifier le dessin, la figure représen-
te seulement 38 ensemble sur les 76 ensembles: à savoir 38 circuits amplificateurs différentiels dynamiques, dont le
fonctionnement est commandé par le signal d'adresse inter-
ne a -76 commutateurs élémentaires de colonnes CWC O à CWC 37 a 14, ___ 37 et CWCQ à Cli C 37 raccordés aux bornes d'entrée/sortie des circuits amplificateurs différentiels dynamiques, 76 réseaux
élémentaires de mémoire M 50 à M 537 et M 50 à M 537, et 76 ré-
seaux élémentaires de cellules fictives D 51 DS 37 et DS à
D 537.
Sur la figure, les symboles de référence PD O à PD 37 et P Do à PD 37 désignent respectivement des circuits de précharge et de décharge Chaque circuit de précharge et de décharge est constitué par plusieurs transistors MOSFET de précharge et par plusieurs transistors MOSFET de décharge, prévus en rapport avec les huit lignes de transmission de données. Les huit lignes de transmission de données DL O
à DL 7 sont reliées en commun par l'intermédiaire d'un transis-
tor MOSÉET à canal P 50 à Sil constituant un commutateur élé-
mentaire de colonn(eet sont raccordées à une borne d'entrée
de l'amplificateur de détection élémentaire SA O Le commuta-
teur élémentaire de colonnesest constitué par un circuit sé-
rie formé par les transistors MOSFET 58 à Sil apte à sélec-
tionner les quatre lignes de transmission de données et par
les transistors MOSFET 50 à 57 aptes à sélectionner deux li-
gnes de transmission de données, pour chacun En d'autres termes, le commutateur élémentaire de colonnesest constitué par plusieurs circuits en forme d'arbres Par exemple si les transistors MOSFET 58 et 50 sont placés à l'état conducteur,
alors la ligne de transmission de données DL O est sélection-
née Par conséquent les commutateurs de colonnes possèdent la fonction de décoder les adresses de colonnes De ce fait il est possible de réduire le nombredes c Sblages requis pour le
raccordement du tampon d'adresses ADB et du décodeur d'adres-
ses Y-DCR 1, de sorte que l'on peut donner à la microplaquette
à circuits intégrés des dimensions plus petites.
Chacune des lignes de mises à la masse et des
lignes de transmission de données est équipéed'un transis-
tor MOSFET de précharge pour la réception du signal de pré-
charge O PC délivré par le générateur de signaux de commande PSG de manière à précharger les capacités de dispersion et parasites, qui lui sont raccordées De façon plus spécifique,
comme représenté sur la figure, pour le compte des transis-
tors MOSFET de précharge, il est prévu des transistors MOS-
FET à canal P de précharge PO à P 8 pour la réception du si-
gnal de précharge O PC entre les lignes respectives de mise à la masse et de transmission-de données et la tension de la source d'alimentation en énergie V En outre, il est prévu un transistor MOSFET de décharge entre chaque ligne de mise à la masse et le point potentiel de masse du circuit De façon plus spécifique des
transistors MOSEET à canal N de décharge Do et D 4 sont pré-
vus:entre les lignes de mise à la masse G à G 4 illustrées comme étant représentatives, et le potentiel de masse Des
signaux de sélection 1/8 O à X formés par décodage des si-
gnaux d'adresses de colonnes sont appliqués en synchronis-
me avec le signal de cadencement O S aux grilles des transis-
tors MOSFET de décharge respective D O et D 4.
Le signal de cadencement S est formé dans le
2 286 13
générateur de signaux de commande CSG représenté sur la figu-
re 1. Les différents transistors MOSFET de précharge et les différents transistors MOSFET de décharge constituent le circuit décrit ci-dessus PD 50 de précharge et de déchar- ge. Lorsque le signal de cadencement îS est amené à l'état de niveau haut à partir de l'état de niveau bas, les
signaux de sélection 1/8 50 à S 7 sont appliqués aux transis-
tors MOSFET à canal N de décharge correspondants Simultané-
ment, parmi les huit signaux de sélection 50 à 57, seul un signal de sélection correspondant aux signaux d'adresses de
colonnes est placé au niveau haut, par exemple, et les au-
tres sept signaux de sélection sont placés au niveau bas.
Par conséquent un transistor MOSFET de décharge est sélectionné parmi les transistors MOSFET de décharge D O à D 8, dans chacun des circuits de précharge et de décharge
PD O à PD 37 et PD à 37 et est placé à l'état CONDUCTEUR.
A cet instant, les autres transistors MOSFET de décharge sont commandés de manière à rester à l'état BLOQUE
On va donner ci-après une description du fonction-
nement de sélection des cellules de mémoire; à titre d'exemple, on va décrire ci-après la sélection de la cellule de mémoire M 1. Une fois que chacune des lignes de transmission de données et de mise à la masse est préchargée, le signal de sortie délivré par le décodeur des Y Y-DCR 1 place à l'état CONDUCTEUR les transistors MOSFET 50 et 58 et place à l'état BLOQUE les autres transistors MOSFET Si, 53, 55, 57 et 59 à
511 D'autre part, le signal de sélection Si place le transis-
tor MOSFET de décharge D 1 à l'état CONDUCTEUR et les autres transistors MOSFET de décharge à l'état BLOQUE Par conséquent, un noeud d'entrée de l'amplificateur élémentaire de détection SA et la ligne de transmission de données DM sont raccordés électriquement l'un à l'autre En outre, la charge électrique
mémorisée dans les capacités de dispersion et parasites rac-
cordées à la ligne de mise à la masse G 1 est déchargée par
l'intermédiaire du transistor MOSFET de décharge D 1 Par con-
séquent la ligne de mise à la masse G 1 est sélectionnée et son potentiel est amené au potentiel de la masse du circuit.
Dans la mémoire ROM conforme à la forme de réali-
sation, une ligne de transmission de données, par exemple la
ligne de transmission de données DL, est utilisée récipro-
quement par les cellules de mémoire formées sur un côté su-
périeur de cette ligne et par les cellules de mémoire for-
méessur le côté inférieur par rapport à cette ligne.
Dans le cas o l'une des cellules de mémoire formées sur le côté inférieur par rapport à la ligne de
transmission de données DL, c'est-à-dire l'une des cellu-
les de mémoire prévues entre la ligne de transmission de
données DL, et la ligne de mise à la masse G 1 est sélection-
née, le transistor MOSFET de décharge D 1 est placé à l'état
CONDUCTEUR par le signal de sélection O et la ligne de mi-
se à la masse G 1 est sélectionnée De ce fait, plusieurs cel-
lules de mémoire prévues entre la ligne de transmission de données DL O et la ligne de mise à la masse G O sont rendues aptes à être sélectionnées Lorsque la ligne désirée de
transmission de mots W 512 est placée à un niveau de sélec-
tion, par exemple le niveau haut, par le signal de sortie provenant du décodeur des X X-DCR 2, la cellule de mémoire
M est sélectionnée parmi l'ensemble des cellules de mémoi-
re situées sur le côté inférieur par rapport à la ligne de transmission de données DL Le potentiel de la ligne de transmission de données DL O varie en fonction des données mémorisées dans la cellule de mémoire mémorisées M i Par conséquent, un signal conforme aux données enregistrées dans la cellule de mémoire sélectionnée M 1 est transmis à une
borne d'entrée/sortie de l'amplificateur de détection SA 0.
Dans le cas o l'une des cellules de mémoire formées sur le côté supérieur par rapport à la ligne de transmission de données DL,, c'est-à- dire l'une des cellules
de mémoire formées entre les lignes de transmission de don-
nées DL O et la ligne de mise à la masse G 0, par exemple la cellule de mémoire M O est sélectionnée et le transistor MOSFET de décharge D O est placé à l'état CONDUCTEUR par un signal de sélection 050 et la ligne de mise à la masse G O est sélectionnée, ce qui a pour effet qu'il est possible de sélectionner la cellule de mémoire M O de la même manière que
dans le cas décrit ci-dessus.
Dans la mémoire ROM conforme à la forme de réa-
lisation représentée, deux transistors MOSFET constituant une cellule fictive sont prévus en série entre chaque ligne de transmission de données et une ligne correspondante de
mise à la masse.
De façon plus spécifique, en rapport avec la
ligne de transmission de données DL, les transistors MOS-
FET DC 1 et DC,2 constituant une cellule fictive sont pré-
vus entre la ligne de transmission de donnée DL et une li-
gne de mise à la masse G 0, qui correspond à la ligne de transmission de données, et les transistors MOSFET DCO 3 et DC 04 constituant une cellule fictive sont prévus entre la ligne de transmission de données DL O et l'autre ligne de mise à la masse G 1, qui correspond à la ligne de transmission
de données.
Des transistors MOSFET en série constituant une cellule fictive, par exemple les transistors MOSFET DC 01 et
DC 02, sont des transistors MOSFET possédant les mêmes dimen-
sions que les transistors MOSFET de mémorisation et sont
formés en même temps que les transistors MOSPET de mémori-
sation possédant une basse tension de seuil En outre ces
transistors MOSPET possèdent la même constitution.
Ci-après on va donner une description de l'opé-
ration de sélection d'une cellule fictive Lors de la sélec-
tion d'une cellule fictive, on utilise les signaux suivants:
le signal d'adresse de rang le plus élevé A parmi les si-
gnaux d'adresses de lignes externes et le signal de rang le plus faible A 10 dans les signaux d'adresses de colonnes, utilisés pour la formation des signaux de sélection O L O a 0 L 7 ' comme décrit précédemment De façon plus spécifique, le signal d'adresses externe d'ordre le plus élevé A 9 est utilisé pour déterminer si une cellule fictive doit être sélectionnée parmi les réseaux fictifs situés sur le côté droit ou sur le côté gauche Le signal d'adresses externes de rang le plus faible A est utilisé pour déterminer si une cellule difctive doit être sélectionnéeparmi les réseaux fictifs formés sur le côté supérieur ou le côté inférieur
par rapport à une ligne de transmission de données Le si-
gnal d'adresse externe de rang le plus faible A 1 i, utilisé pour la formation dessignaux de sélection 0 SO à 057 est un signal d'adresse servant à déterminer si les transistors MOSFET de décharge raccordés à la ligne de mise à la masse sur le côté supérieur d'une ligne de données doivent être
placés à l'état conducteur ou bien si les transistors MOS-
FET de décharge raccordés à la ligne de mise à la masse sur le côté inférieur de la ligne de transmission de données
doivent être placés à l'état conducteur.
Dans la pratique, les deux signaux d'adresses
mentionnés ci-dessus et le signal de cadencement de sélec-
tion deslignes de transmission de mots XX sont décodés de
manière à former quatre types de signaux de commande de li-
gnesde transmission de mots 0 a O Oal' O a O' O a
Ci-après on va donner une description de l'opé-
ration de sélection des cellules fictives constitués par les transistors MOSFET DC 03 et DC 04 ' Chacune des lignes de transmission de données et de mise à la masse est préchargée de la même manière que dans le cas de l'opération de sélection de la cellule de mémoire, décrite ci-dessus Les transistors MOSFET 50 et 58 sont placés à l'état CONDUCTEUR par le signal de sortie provenant du décodeur des Y Y-DCRV, et le transistor MOSFET
24 2613
de décharge D est placé à l'état CONDUCTEUR par le signal de sélection O si de manière à sélectionner la ligne de mise
à la masse G De ce fait, la ligne de transmission de don-
nées DL, est raccordée électriquement à la borne d'entrée de l'amplificateur élémentaire de détection SA 0, les poten-
tiel de la ligne de mise à la masse G 1 est amené au poten-
tiel de la masse du circuit Lorsque le signal de sélec-
tion 0 a 1 est placé à un niveau de sélection, par exemple
le niveau haut, de manière à sélectionner la cellule fic-
tive mentionnée ci-dessus, les transistors MOSFET DC 03 et
DC 04 sont placés à l'état CONDUCTEUR.
Comme cela a été décrit précédemment,chacun des transistors MOSFET constituant une cellule fictive est un
transistor MOSFET possédant la même taille que les transis-
tors MOSFET de mémorisation et formés en même temps que les
transistors MOSFET de mémorisation possédant une base ten-
sion de seuil, et possède-en outre la même constitution que ces transistors MOSFET Par conséquent la conductance d'une cellule fictive mesurée lorsqu'elle est sélectionnée, c'est-à-dire la conductance combinée des transistors MOSFET
DC 03 et DC 04 à l'état CONDUCTEUR, est une valeur essentiel-
lement égale à la moitié de la conductance d'un transistor MOSFET de mémorisation apte à avoir une basse tension de
seuil mesurée lorsqu'il est sélectionné Un transistor MOS-
FET de mémorisation apte à posséder une tension de seuil élevée reste essentiellement BLOQUE,qu'il soit sélectionné
ou non Par conséquent la conductance de la cellule ficti-
ve est supérieure à la conductance du transistor MOSFET de mémorisation apte à posséder une tension élevée de seuil
mesurée lorsqu'il est sélectionné En d'autrestermes,la con-
ductance de la cellule fictive est une valeur intermédiai-
re entre la conductance du transistor MOSFET de mémorisa-
tion possédant une basse tension de seuil et celle du tran-
sistor MOSFET de mémorisation possédant une tension de seuil
élevée.
La charge électrique accumulée dans les capaci-
tés de dispersion et dans les capacités parasites de la li-
gne de transmission de données sous l'effet de la précharge est déchargée conformément à la conductance de la cellule fictive sélectionnée En d'autres termes, le potentiel de
la ligne de transmission de données DL 1 diminue graduelle-
ment en fonction de la conductance de la cellule fictive.
Par conséquent le potentiel d'une ligne de trans-
mission de données, mesuré lorsqu'une cellule fictive qui lui est raccordée est sélectionnée, est une valeur intermédiaire
entre le potentiel d'une ligne de transmission de données me-
surée lorsqu'un transistor MOSFET de mémorisation possédant
une basse tension de seuil et qui lui est raccordé est sélec-
tionné, et le potentiel de la ligne de transmission de données mesuré lorsqu'un transistor MOSFET de mémorisation possédant
une tension de seuil élevée et qui lui est raccordé est sélec-
tionné. Dans l'opération de lecture, lorsqu'une cellule
de mémoire est sélectionnée dans par exemple le réseau élé-
mentaire de mémoire M 50 situé sur le côté droit de l'ampli-
ficateur élémentaire de détection SA, la cellule fictive correspondant à la cellule de mémoire mentionnée ci-dessus
est sélectionnée parmi le réseau élémentaire de cellules fic-
tives D 50 situé sur le côté gauche de l'amplificateur élé-
mentaire de détection SA O Par exemple lorsque la cellule de mémoire M est sélectionnée à partir du réseau élémentaire de mémoire MS% 1 une cellule fictive raccordée à la ligne de transmission de données DL O correspondant à la ligne de transmission de données DL, est sélectionnée dans le réseau
élémentaire de cellules fictives D 50 situé sur le côté gau-
che de l'amplificateur élémentaire de détection S Ao De fa-
çon plus spécifique, dans le réseau élémentaire de cellules
fictives DS situé sur le côté gauche de l'amplificateur élé-
mentaire de détection SA, il se produit la sélection d'une cellule fictive qui est disposée entre la ligne de mise à la masse raccordée aux transistors MOSFET de décharge aptesà
être placéesà l'état CONDUCTEUR en réponse au signal de sé-
lection 050 et la ligne de transmission de données DL
Le potentiel de la ligne de transmission de don-
nées DLO prend une valeur conforme aux données mémorisées dans la cellule de mémoire sélectionnée, et est retransmis
à une borne d'entrée de l'amplificateur élément de détec-
tion SA O D'autre part, le potentiel de la ligne de trans-
mission de données DL, prend une valeur en conformité avec
la conductance de la cellule fictive sélectionnée, c'est-à-
dire le potentiel de référence, et est transmis à l'autre borne d'entrée de l'amplificateur élémentaire de détection SA 0.
Dans la mémoire ROM conforme à la forme de réa-
16 lisation, il est prévu un circuit de compensation pour cha-
que ligne de transmission de mots fictive, afin d'empêcher
*tout défaut de fonctionnement.
Sans y être particulièrement limité, dans la
forme de réalisation, le circuit de compensation est cons-
titué par deux transistors MOSFET aptes à avoir une tension élevée de seuil De façon plus spécifique, deux transistors MOSFET sont branchés en série entre une ligne de transmission de données et la ligne correspondante de mise à la masse, et la grille de chaque transistor MOSFET est raccordée à la
ligne: de transmission de mots fictive correspondante En rap-
port avec la ligne de transmission de données DL 0, les tran-
sistors MOSET DDD 01 et DD 02 possédant une tension de seuil éle-
vée et constituant un circuit de compensation sont branchés en
série entre la ligne de transmission de données DLO 1 et une li-
gne de mise à la masse G 0, correspondant à cette ligne, et les
transistors DD 03 et DD 04 possédant une tension de seuil éle-
vée et constituant un circuit de compensation sont branchés en série entre la ligne de transmission de données DL O et
l'autre ligne de mise à la masse G 1 correspondant à cette li-
gne de transmission de données.
Les autres lignes de transmission de données
et les lignes de transmission de données situées sur le cô-
té gauche de l'amplificateur de détection SA, sont munies,
de façon similaire, de circuits respectifs de compensation.
Chacun des transistors MOSFET constituant un circuit de
compensation est apte à posséder une tension de seuil éle-
vée, comme mentionnée ci-dessus, de sorte que le transistor MOSFET ne sera pas ramené à l'état CONDUCTEUR même si un signal de sélection est appliqué à la ligne de transmission
de mots fictive raccordée à la grille de ce transistor.
Les transistors MOSFET constituant chacun cir-
cuit de compensation sont formés en même temps que les tran-
sistors de mémorisation.
Comme représenté sur la figure, les cellules fic-
tives prévues sur le côté supérieur par rapport à une ligne de transmission de données sont raccordées à la ligne de transmission de mots fictive, à laquelle les circuits de compensation prévus sur le côté inférieur par rapport à cette ligne de transmission de données sont raccordés,
tandis que les cellules fictives prévues sur le côté infé-
rieur d'une ligne de transmission de données sont raccordées à la ligne de transmission de mots fictive, à laquelle les
circuits de compensation prévus sur le côté supérieur de cet-
te ligne de transmission de mots sont raccordés.
De façon plus spécifique, en ce qui concerne la
ligne de transmission de données DL, les électrodes de gril-
le des transistors MOSFET respectifs DC et DC 02 constituant
une cellule fictive sont raccordées respectivement à leurs li-
gnes de transmission de mots fictives correspondantes D Wil et
DW 12, et les électrodes de grille des transistors MOSFET res-
pectives DD 03 et DD 04 constituant un circuit de compensation sont également raccordées à leurs lignes de transmission de
mots fictives correspondantes DW 1 l et DW 12 ' De la même maniè-
re les électrodes de grille des transistors MOSPET respec-
tif DC 03 et DC 04 constituant une cellule fictive et les électrodes de grille des transistors MOSFET DD et DD Ol 02 constituant un circuit de compensation sont raccordées à leurs lignes de transmission de mots fictives correspondantes DW 21 et DW 22 ' Par conséquent, entre une ligne de transmission de données et la ligne de mise à la masse correspondant à
cette ligne de transmission de données, un transistor MOS-
FET est raccordé à une ligne de transmission de mots fic-
tive, de la même manière qu'à une ligne de transmission de mots Par conséquent le nombre total des transistors MOSPET raccordés à une ligne de transmission de mots est égal au
nombre des transistors MOSFEÈ raccordés à une ligne de trans-
mission de mots fictive Ces transistors MOSFET sont formés simultanément De ce fait, ces transistors MOSFET comportent des pellicules d'isolant de grille identiques les unes aux autres du point de vue de l'épaisseur de la pellicule, de la constant diélectrique, etc En outre, dans ces transistors
MOSFET, on a essentiellement le même recouvrement entre cha-
que électrode de grille et la région de source correspondan-
te et le même recouvrement entre chaque électrode de grille -et la région de drain correspondante Par conséquent ces transistors MOSFET possèdent essentiellement une capacité
MOSFET de même valeur incluant la capacité formée entre cha-
que électrode de grille et la région de source correspondan-
te, la capacité formée entre chaque électrode de grille et la région de drain correspondante et d'autres capacité De
ce fait l'égalisation du nombre total des transistors MOS-
FET raccordéspermet de rendre essentiellement identiques l'une à l'autre la valeur des capacités raccordées à une
ligne de transmission de mots fictives et celle des capa-
cités raccordées à une ligne de transmission de mots De
façon plus spécifique, il est possible de rendre essentiel-
lement égales l'une à l'autre la valeur de la capacité d'une
ligne de transmission de mots fictive constituée par les ca-
pacités des transistors MOSFET respectives qui lui sont raccor-
dés, et la valeur de la capacité d'une ligne de transmission de mots, constituée par les capacités des transistors MOSFET respectifs, qui sont raccordées de façon similaire à cette
ligne En d'autres termes, il est possible de rendre essen-
tiellement identiques la valeur de la capacité d'une ligne de transmission de mots fictive,aui doit être une capacité de charge par rapport au décodeur des X (étage d'attaque), et la valeur de la capacité d'une ligne de transmission de mots, qui doit être une capacité de charge par rapport au décodeur des X (étage d'attaque) Lors de l'application d'un signal de
sortie à une ligne de transmission de mots, le décodeur des-
X applique essentiellement simultanément un signal de sortie
à la ligne de transmission de mots fictive correspondante.
Par conséquent il est possible de rendre essen-
tiellement identiques l'une à l'autre les variations du po-
tentiel d'une ligne de transmission de mots, lorsqu'il augmen-
te en passant au niveau de sélection en réponse au signal de
sortie provenant du décodeur des X, et la variation du poten-
tiel de la ligne de transmission de mots de type correspondan-
te, lorsqu'il est amené à passer au niveau de sélection en réponse au signal de sortie provenant du décodeur des X De
façon plus spécifique, il est possible de rendie essentielle-
ment identiques l'une à l'autre, et ce à tous moments, la
tension appliquée à la grilles du transistor MOSFET de mémo-
risation devant être sélectionné et la tension appliquée à la grille du transistor MOSFET de la cellule fictive devant
être sélectionnée Par conséquent la conductance de la cellu-
le fictive sélectionnée prend en permanence une valeur inter-
médiaire entre la conductance du transistor MOSFET de mémori-
sation sélectionné, possédant une basse tension de seuil, et
la conductance du transistor MOSFET de mémorisation sélec-
tionné, possédant une tension de seuil élevée En d'autres termes, dans l'opération de lecture de la mémoire ROM, le
potentiel d'une ligne de transmission de données mesuré lors-
qu'une cellule fictive, qui lui est raccordée, est sélection-
25286 13
née, ne sera jamais inférieur au potentiel d'une ligne de
transmission de données, mesuré lorsqu'un transistor MOS-
FET de mémorisation, qui possède une basse tension de seuil et.qui lui est raccordée, est sélectionné Par conséquent il est possible d'empêcher tout défaut de fonctionnement.
Les transistors MOSFET de décharge D O à D 4 dé-
crits ci-dessus et analogues empêchent la production d'un courant consommé en pure perte,et ce en empêchant la déchar-
ge des capacités des lignes de transmission de données et
des lignes de mise à la masse, respectives, non sélection-
nées La taille de chacun de ces transistors MOSFET D O à D 4 et analogues est réglée de manière que la conductance du
transistor MOSFET, mesurée lorsque ce transistor est CONDUC-
TEUR, est suffisamment supérieure à celle d'un transistor MOSFET de mémorisation, mesurée, lorsque ce transistor est
CONDUCTEUR.
De ce fait la constante de temps lors de la dé-
charge de la charge électrique stockée dans la capacité de dispersion ou la capacité parasite raccordée à une ligne de transmission de donnée est déterminée dans la pratique par les capacités et la conductance d'un conducteur MOSFET de
mémorisation, mesurée lorsque ce dernier esteà l'état sé-
lectionné, ou bien dans la pratique par les capacités et la
conductance d'une cellule fictive,, mesurée lorsque cette der-
nière est dans l'état sélectionné, c'est-à-dire par la con-
ductance combinée des deux transistors MOSFET branchés en série.
Les transistors MOSFET constituant chaque cel-
lule fictive sont formés en même temps que les transistors MOSFET de mémorisation C'est pourquoi le nombre des phases opératoires du procédé de fabrication de la mémoire ROM ne sera pas accru En outre, sous l'effet de cette formation
simultanée, s'il existe une modification quelconque des ca-
ractéristiques, par exemple la conductance, des transistors MOSFET de mémorisation par suite de variations des conditions
de fabrication ou analogue, les transistors MOSFET consti-
tuant les cellules fictives subiront la même modification
dans leurs caractéristiques Par conséquent, il est possi-
ble de rendre la conductance de chaque cellule fictive es-
sentiellement égale à la moitié de la conductance d'un
transistor MOSFET de mémorisation possédant une basse ten-
sion de seuil et qui passe à l'état CONDUCTEURS lorsqu'il
est sélectionné, indépendamment de variations des condi-
tions de fabrication ou analogues De ce fait il est pos-
sible de fabriquer une mémoire avec un rendement élevé de fabrication.
L'enregistrement des données dans chaque transis-
tor MOSFET de mémorisation est réalisée par implantation d'impuretés dans une région en vue de former le canal du transistor MOSFET de mémorisation, sans que ceci constitue une limitation particulière De façon plus spécifique, la tension de seuil du transistor MOSPET de mémorisation est
déterminée par l'implantation des ions d'impureté Par exem-
ple, on implante dans unerégion servant à former le canal
du transistor MOSFET de mémorisaticndevant posséder une ten-
sion de seuil élevée, des ions d'impuretés possédant un ty-
pe de conductivité opposé à celui du canal La région ser-
vant à la formation du canal d'un transistor MOSPET de mémo-
risation devant posséder une basse tension de seuil n'est pas soumioe à l'implantation d'ions pour le décalage de la
tension de seuil Il en résulte qu'il est possible d'enre-
gistrer un signal binaire " 1 " ou " O " dans le transistor MOS-
FET de mémorisation dans ce cas, sans toutefois que cela soit particulièrement limitatif, on fait correspondre la
tension de seuil d'un transistor MOSFET de mémorisation dé-
terminée par l'implantation d'ions au signal binaire " 1 ", tandis que l'on fait correspondre la basse tension de seuil
d'un transistor MOSPET de mémorisation, non soumis à l'im-
plantation d'ions, au signal binaire " 0 ".
L'opératiande lecture est effectuée par déter-
mination du fait qu'un transistor MOSFET de mémorisation sélectionné est dans la pratique placé à l'état CONDUCTEUR
ou à l'état BLOQUE par la tension appliquée entre la gril-
le et la source de transistor En d'autres termes, l'opé-
ration de lecture correspond à la détection ou détermina- tion du fait que la conductance du transistor MOSFET de
mémorisation sélectionné est importante ou faible La ré-
férence utilisée pour la détection de la valeur de la con-
ductance est fournie par la cellule fictive.
Un exemple d'un procédé de fabrication de tran-
sistors MOSFET utilisé dans la mémoire ROM conforme à la
forme de réalisation va être décrit ci-après.
Une pellicule d'isolait de grille est formée sur un substrat semiconducteur (ou une région de puits) et une couche de silicium polycristallin est formée sur tout le substrat Ensuite on soumet à une attaque chimique la couche en silicium polycristallin de manière à former
une électrode de grille La couche de silicium polycris-
tallin constituant l'électrode de grille étant utilisée com-
me masque,on forme une région de source et une région de
drain sur le substrat semiconducteur (ou la région de puits).
De façon plus spécifique, on forme les régions de source et
de drain selon un procédé d'auto-alignementen utilisant com-
me masque la couche de silicium polycristallin constituant
l'électrode de grille.
On effectue un traitement thermique de manière
à former une pellicule isolante entre couches et analogues.
Le traitement thermique provoque, d'une manière indésirable, une diffusion des régions de source et de drain formées sur le substrat semiconducteur (ou la région de puits) De ce
fait l'électrode de grille et la région de source et l'élec-
trode de grille et la région de drain sont de façon indési-
rable en recouvrement réciproque En conséquence, le transis-
tor MOSFET possède des capacités telles que la capacité for-
mée entre l'électrode de grille et la région de source et la capacité formée entre l'électrode de grille et la région de drain. Les transistors MOSFET de mémorisation, les transistors MOSEET constituant les cellules fictives et les transistors MOSFET constituant les circuits de compensation sont formés simultanément en utilisant un procédé de fabrication tel que décrit ci-dessus En outre, si cela est nécessaire, on soumet la région de formation du canal
du transistor MOSFET à l'implantation d'ions afin de déca-
ler la tension de seuil comme décrit ci-dessus.
L'amplificateur élémentaire de détection SA,
est constitué par un seul circuit amplificateur différen-
tiel dynamique servant à recevoir un signal délivré par le réseau élémentaire de mémoire M 50 ou M 50 et un signal de référence délivré par le réseau élémentaire de cellules fictiv E D 50 ou DS
Le circuit amplificateur différentiel dynami-
que est constitué par des transistors MOSFET à canal P Q 1 Q 2 et des transistors MOSEET à canal N Q 3, Q 4, Q 6 De
façon plus spécifique, un circuit de verrouillage est cons-
titué par deux inverseurs CMOS constitués chacun par le tran-
sistor MOSFET à canal P Q 1 (Q 2) et le transistor MOSPET à
canal N Q 3 (Q 4), et le transistor MOSFET à canal N Q 6 ser-
vant d'interrupteur d'alimentation en énergie est prévu en-
tre les sources des transistors MOSFET Q 3 et Q 4 d'une part et le point de potentiel de la masse du circuit d'autre part de manière à former un circuit dynamique Comme cela sera décrit ci-après de façon détaillée afin de précharger pendant un bref intervalle de temps la capacité de dispersion ou la capacité parasite raccordée à une ligne de transmission de données, la précharge d'une ligne de transmission de données est également effectuée à partir du côté de l'amplificateur
élémentaire de détection A cet effet, l'amplificateur élé-
mentaire de détection est muni d'un transistor MOSFET à ca-
nal P Q 5 De façon plus spécifique, le transistor MOSFET à
2 28613
canal P Q 5 est prévu entre les électrodes des transistors MOSFET respectifs Q 3 à Q 4 servant de sources dans l'état de
fonctionnement ordinaire d'une part et la tension d'alimen-
tation en énergie Vcc d'autre part Un signal de cadencement formé sur la base du signal de cadencement 0 PAI pour la com- mande du fonctionnement de l'amplificateur de détection et le signal d'adresse interne a sont appliqués aux grilles des transistors MOSFET respectifs Q 5 et Q 6 Sans que ceci soit en aucune manière spécialement limitatif, le signal
appliqué est un signal de cadencement formé par une combi-
naison logique ET du signal de cadencement O A Pl et du si-
gnal d'adresse interne A 14 Le signal de sortie provenant
de l'amplificateur élémentaire de détection SA O est trans-
mis à la borne d'entrée/sortie de l'amplificateur princi-
pal situé dans le circuit élémentaire de verrouillage MA O par l'intermédiaire des transistors MOSFET à canal N de transfert Q 8 et Q 9 Un signal de cadencement basé sur un
signal de cadencement 0 et sur Le signal d'adresse inter-
AP 2
ne a 14 est appliqué aux grilles des transistors MOSFET res-
pectifs de transfert Q 8 et Q 9 Sans que ceci soit particu-
lièrement limitatif, un signal de cadencement formé par la combinaison logique ET du signal de cadencement 0 PA 2 et du signal d'adresse interne a 14 est envoyé aux grilles des
transistors MOSFET respectifs de transfert Q 8 et Q 9.
Un amplificateur élémentaire de détection, non représenté, est alimenté par un signal de cadencement basé
sur le signal de, cadencement O PA et sur le signal d'adres-
se interne a 14,çt le signalde sortie de cet amplificateur est envoyé à la borne d'entrée/sortie de l'amplificateur
principal situé dans le circuit élémentaire de verrouilla-
ge MA O par l'intermédiaire d'un couple de transistor MOSFET de transfert, non représentés Le signal de cadencement basé sur le signal de cadencement O PA et sur le signal d'adresse interne 2 a 14 est envoyé aux grilles du couple de transistors
MOSFET de transfert.
Par conséquent, dans les deux amplificateurs
élémentaires de détection, seul l'amplificateur élémen-
taire de détection sélectionné par le signal d'adresse externe a 14 est alimenté par le signal de cadencement O P Al de manière à activer l'amplificateur de détection En ou-
tre seul le signal de sortie de cet amplificateur élémen-
taire de détection sélectionné est transmis à l'amplifica-
teur principal par l'intermédiaire du transistor MOSFET de transfert commandé par le signal de cadencement O PA 2 ' De façon plus spécifique, dans les deux amplificateurs
élémentaires de détection, seul l'amplificateur élémentai-
re de détection sélectionné par le signal d'adresse exter-
ne A fonctionne et le signal Ode sortie provenant de cet amplificateur est envoyé à l'amplificateur principal Par
conséquent, dans les 76 amplificateurs élémentaires de dé-
tection, seuls 36 amplificateurs élémentaires de détection fonctionnent lors de l'opération de lecture: Par conséquent,
il est prévu uniquement 38 circuits élémentaires de verrouil-
lage contenant chacun un amplificateur principal.
Afin de simplifier les dessins et de faciliter
la description, 'on suppose que chaque amplificateur élémen-
taire de détection est alimenté par le signal de-cadencement 0 PA 1 et que les transistors MOSFET de transfert prévus entre l'amplificateur élémentaire de détection et l'amplificateur principal sont alimentés par le signal de cadencement 0 PA 2 ' En d'autres termes, sur la figure on a représenté un état
imaginaire dans lequel l'amplificateur élémentaire de détec-
tion et les transistors MOSFET de transfert ont été sélec-
tionnés par le signal d'adresse externe A 14 ' En outre, la
description qui suit est basée sur l'hypothèse selon laquel-
le cet état imaginaire est maintenu.
La figure 6 représente les variations dans le
temps des potentiels D et VD du -couple des lignes de trans-
mission de données DL O et DL O sélectionnées à partir du ré-
seau élémentaire de mémoire M 50 et du réseau élémentaire de
22 ? 8613
cellules fictives D 50 représenté sur les figures 2 A et 2 B.
Sur la figure, une ligne formée de tirets repré-
sente la variation du potentiel de la ligne de transmission de données DL raccordée aux cellules fictives D'autre part une ligne en trait mixte formée d'un point et d'un trait suc- cessif représente la variation du potentiel de la ligne de
transmission de données DL O lorsque la donnée " O " est enre-
gistrée dans un transistor MOSFET de mémoire, tandis qu'une
ligne en trait mixte formée d'un tiret et de deux points suc-
cessive représente la variation du potentiel de la ligne de
transmission de données DL O lorsque la donnée " 1 " est enre-
gistrée dans un transistor MOSFET de mémorisation.
Cç-hacun des transistors MOSFET de mémorisation possède une conductance telle que déterminée conformément à la donnée
mémorisée dans le transistor, comme cela a été décrit précé-
demment C'est pourquoi la charge électrique dans la ligne de transmission de données DL, préchargée préalablement commence à se décharger conformément à la données mémorisées dans un
transistor MOSFET de mémorisation lorsque ce dernier est sé-
lectionné.
* Une cellule fictive sélectionnée en même temps
que le transistor MOSFET de mémorisation correspondant pos-
sède, comme décrit précédemment, une conductance intermé-
diaire comprise entre la conductance d'un transistor MOSPET de mémorisation mémorisant la donnée " 1 " et la conductance d'un transistor MOSFET de mémorisation mémorisant la donnée
" O " C'est pourquoi la charge électrique présente dans la li-
gne de transmission de données DLO préchargée par avance com-
* mence à se décharger conformément à la conductance d'une cel-
lule fictive lorsque cette dernière est sélectionnée.
Par conséquent les potentiels des lignes de trans-
mission de données respectives DL O et DL varient comme repré-
senté sur la figure.
L'amplificateur élémentaire de détection SR O ampli-
fie la différence de tension entre les deux lignes de transmis-
sion de données et envoie la différence de tension modifiée
à l'amplificateur principal situé dans le circuit élémentai-
re de verrouillage MAO' Comme représenté sur les figures 2 A et 2 B, le transistor MOSFET à canal P Q 7 servant à réaliser un court-
circuit est prévu entre deux bornes d'entrée/sortie de l'am-
plificateur élémentaire de détection Le transistor MOSFET Q 7 de courtcircuit est maintenu à l'état CONDUCTEUR alors que s'effectue la précharge de la ligne de transmission de données, par le signal de cadencement PC Comme cela sera décrit ultérieurement de façon détaillée en référence à la figure 7,les transistors MOSFET constituant chaque commu
tateur élémentaire de colonne sont maintenus à l'état CON-
DUCTEUR pendant la période de précharge par des signaux de sortie Y 0, Y 1 et Y 00 à Y 11, délivrés par le décodeur des Y Y-DCR 2 Par conséquent les lignes suivantes de transmission
de données sont raccordées électriquement les unes aux au-
tres: une ligne de transmission de données relie une borne
d'entrée/sortie de l'amplificateur élémentaire de détec-
tion et le commutateur élémentaire de colonne CWCQ, c'est-à-
dire une ligne commune de transmission de données, une ligne
commune de transmission de données reliant l'autre borne d'en-
trée/sortie de l'amplificateur élémentaire de détection et le commutateur élémentaire de colonne CWC 0, chacune des lignes
de transmission de données formées dans le réseau éléméntai-
re de mémoire M 50 et dans le réseau élémentaire de cellules
fictives D 50, et chacune des lignes de transmission de don-
nées formées dans le réseau élémentaire de mémoire M 50 et dans le réseau élémentaire de cellules fictiv Es D 50 C'est
pourquoi les potentiels des lignes respectives de transmis-
sion de données et des lignes communes de transmission de données peuvent être rendues essentiellement identiques l'un à l'autre Il en résulte qu'il est possible d'accroître la
vitesse de fonctionnement dans la mémoire ROM.
Dans le cas o la ligne de transmission de données DL O formée sur le côté droit de l'amplificateur élémentaire de détection SA O et la ligne de transmission de données DL O formée sur le côté gauche de cet amplificateur possèdent des
potentielsréciproquement différents sous l'effet de l'opéra-
tion de précharge, par exemple lorsque le potentiel de la li-
gne de transmission de données DL O est rendu supérieur à ce-
lui de la ligne de transmission de données DL O sous l'effet
de l'opération de précharge L'opération de lecture de la mé-
moire ROM est retardée comme indiquée ci-après.
Par exemple dans le cas de la sélection d'un tran-
sistor MOSFET de mémorisation qui mémorise la donnée " 1 " et
dont le drain est raccordé à la ligne de transmission de don-
nées DL 0, le potentiel de cette ligne de transmission de don-
nées DL O commence à diminuer à partir d'une valeur supérieure au potentiel de la ligne de transmission de données DL O Par
conséquent un intervalle de temps relativement long est re-
quis jusqu'à ce que le potentiel de la ligne de transmission de données DL O devienne inférieur au potentiel de la ligne de
transmission de données DLO, à laquelle est raccordée la cel-
lule fictive sélectionnée Par conséquent, afin de lire de fa-
çon précise la donnée hors d'un transistor MOSPET de mémori-
sation, il est nécessaire de régler un intervalle de temps re-
lativement long entre l'instant o le transistor MOSFET de mé-
morisation et la cellule fictive correspondante sont sélection-
nés et le moment ou l'amplificateur élémentaire de détection
correspondant est actionné C'est pourquoi la vitesse de fonc-
tionnement de la mémoire ROM est retardée.
Le fait de prévoir les transistors MOSFET de court-
circuit comme dans le cas de la forme de réalisation permet ce-
pendant de rendre essentiellement identiquesl'un à l'autre les
potentielsdes deux lignes de transmission de données préchar-
gées DL O et DL O Par conséquent, lorsqu'un transistor MOSFET
de mémorisation et la cellule fictive correspondante sont sé-
lectionnés, le potentiel de la ligne de transmission de don-
nées DL O et celui de la ligne de transmission de données DL O ne possèdent pas essentiellement la même valeur De façon plus
spécifique, à partir de l'instant auquel la sélection est ef-
fectuée, le potentiel de la ligne de transmission de données DL O est une valeur supérieure ou inférieure au potentiel de la ligne de transmission de données DL O en conformité avec
la donnée mémorisée dans le transistor MOSFET de mémorisa-
tion Par conséquent, il est possible de lire de façon préci-
se la donnée, même si l'amplificateur élémentaire de détec-
tion est actionné pendant un bref intervalle de temps après la sélection du transistor MOSFET de mémorisation et de la
cellule de type correspondant Il en résulte qu'il est pos-
sible d'accroître la vitesse de fonctionnement de la mémoire ROM.
L'amplificateur élémentaire de détection SA O pos-
sède une sensibilité relativement élevée étant donné qu'il est
constitué par un circuit amplificateur différentiel.
Par conséquent si l'amplificateur élémentaire de
détection est actionné lorsque la différence de potentiel en-
tre les lignes de transmission de données DL O et DL O est re-
lativement faible, l'amplificateur élémentaire de détection peut amplifier la différence de potentiel sans aucun défaut
de fonctionnement En d'autres termes, il est possible d'ac-
tionner l'amplificateur élémentaire de détection pendant un intervalle de temps relativement court après la sélection de
la cellule de mémoire et de la cellule fictive correspondan-
te, de sorte que l'opération de lecture de la mémoire ROM
peut être réalisée avec une vitesse plus élevée.
L'avantage suivant est obtenu, comme dans le cas de la présente invention, en réalisant chaque amplificateur
élémentaire de détection par un circuit amplificateur diffé-
rentiel et en l'agençant de telle manière que, lorsque par exemple les lignes de transmission de mots situées dans les réseaux de mémoire M-ARY 3 et M-ARY 4 sur le côté droit quand
on regard la figure 1 sont sélectionnés, les lignes de trans-
mission de mots fictives correspondantes situées dans les ré-
seaux de mémoire D-ARY 1 et D-ARY 2 sur le coté gauche sont
simultanément sélectionnées.
En effet, lorsque le potentiel d'une ligne de
transmission de mots varie en passant du niveau de non sé-
lection ou niveau de sélection, la variation du potentiel est transmise, de façon indésirable, d'une première ligne de transmission de mots par l'intermédiaire du couplage capacitif nuisible existant entre la ligne de transmission
de mots et cette première ligne de transmission de données.
De ce fait, le potentiel de première ligne de transmission de données est modifié de façon indésirable Cependant, la ligne de transmission de mots fictive correspondante est sélectionnée en même temps que s'effectue la sélection de
la ligne de transmission de mots Par conséquent la varia-
tion du potentiel de la ligne de transmission de mots fic-
tive, c'est-à-dire la variation du potentiel faisant pas-
ser ce dernier du niveau de non sélection au niveau de sé-
lection est transmise également à l'autre ligne de transmis-
sion de données par l'intermédiaire du couplage capacitif
nuisible existant entre la ligne de transmission de mots fic-
tive et ladite autre ligne de transmission de données Par conséquent, le potentiel de l'autre ligne de transmission de
données est également modifié de façon indésirable La va-
riable du potentiel de la première ligne de transmission de données et la valeur du potentiel de ladite autre ligne de
transmission de données sont en phase Etant donné que l'am-
plificateur élémentaire de détection servant à amplifier la différence de potentiel entre les deux lignes de transmission
de données est constitué essentiellement par un circuit ampli-
ficateur différentiel, la variation indésirable de potentiel dans chacune des deux lignes de transmission de données est à peine amplifiée Par conséquent il est possible d'obtenir une mémoire ROM dans laquelle il peut à peine se produire un
défaut de fonctionnement.
En prévoyant les circuits de compensation tels que
représentés sur les figures 2 A et 2 B, il est possible d'obte-
nir une mémoire à semiconducteur possédant très peu de défauts
de fonctionnement éventuels.
De façon plus spécifique, la capacité formée en-
tre la première ligne de transmission de données et la ligne de transmission de mots est constituée dans la pratique par la capacité existant entre la région de drain et l'électrode de grille du transistor MOSFET de mémorisation formé sur le côté supérieur de cette ligne de transmission de données, et
par la capacité formée entre la région de drain et l'électro-
de de grille du transistor MOSFET de mémorisation formée sur
le côté inférieur de ladite ligne de transmission de données.
D'autre part, la capacité formée entre l'autre li-
gne de transmission de données et la ligne de transmission de
mots fictive *est dans la pratique constituée par les capaci-
tés formées entre l'électrode de grille et la région de drain de chacun de deux transistors MOSFET raccordés à cette ligne de transmission de données, c'est-à-dire un transistor MOSFET situé dans la cellule fictive et un transistor MOSFET situé
dans le circuit de compensation Etant donné que ces transis-
tors MOSFET sont formés de manièe à avoir des dimensions essen-
tiellement identiques entre eux, les capacités formées en-
tre les électrodes de grille et les régions de drain de ces
transistors MOSFET possèdent respectivement des valeurs récipro-
quement égales En outre étant donné que ces transistors MOS-
FET sont formés simultanément, ils possèdent des capacités
grille-drain (capacités formées entre les électrodes de gril-
le et les régions de drain respectivement) essentiellement
égales l'une à l'autre indépendamment de variations des con-
ditions de fabrication Par conséquent la valeur de la capa-
cité formée entre la première ligne de transmission de données
et la ligne de transmission de mots et la valeur de la capaci-
té formée entre l'autre ligne de transmission de données et la
ligne de transmission de mots fictive peuvent être rendues es-
sentiellement identiques l'une à l'autre indépendamment de va-
riations des conditions de fabrication De ce fait, la va-
riation du potentiel d'une ligne de transmission de données
provoquée par la variation du potentiel de la ligne de trans-
mission de mots et la variation de potentiel de l'autre ligne de transmission de données provoquée par la variation du po- tentiel de la ligne de transmission de mots fictives peuvent être rendues essentiellement identiques l'une à l'autres Etant
donné que ces variations de potentiels des deux lignes de trans-
mission de données sont en phase, ces variations ne sont pra-
tiquement pas amplifiées par le circuit amplificateur différen-
tiel constituant l'amplificateur élémentaire de détection.
Par conséquent il est possible d'obtenir une mé-
moire à semiconducteurs comportant un nombre moins important
de défauts de fonctionnement éventuels.
Dans l'amplificateur élémentaire de détection, le
circuit amplificateur différentiel est câblé de manière àrcons-
tituer un circuit de verrouillage De ce fait, il est possi-
ble d'amplifier la différence de potentiel entre la ligne de transmission de données, jusqu'à un potentiel prédéterminé pendant un intervalle de temps relativement court, de sorte que l'opération de lecture de la mémoire ROM peut s'effectuer
à une vitesse supérieure En outre, étant donné que le cir-
cuit de verrouillage est constitué par un circuit CMOS dans cette forme de réalisation, les potentiels des deux lignes de transmission de données peuvent être amplifiés jusqu'au niveau de la tension d'alimentation et au niveau du potentiel
de masse du circuit respectivement.
Entre deux bornes d'entrée/sortie de l'amplifica-
teur principal dans le circuit élémentaire de verrouillage MAO décrit cidessus, il est prévu des transistors MOSFET de précharge constitués par des transistors MOSFET à canal P Q 1 o et Ql, ainsi qu'un transistor MOSFET Q 12 à canal P de court-circuit servant à uniformiser les niveaux de précharge de ces transistors MOSFET Ce transistor MOSFET de court-cir-
cuit Q 12 possède essentiellement le même rôle que le transis-
tor MOSFET de court-circuit Q décrit précédemment Un si-
gnal de cadencement O S est envoyé aux grilles des transis-
tors MOSFET respectifs Q 10 à Q 12.
L'amplificateur principal est constitué par un circuit amplificateur différentiel dynamique de la même ma- nière que l'amplificateur élémentaire de détection SA O De
façon plus spécifique, l'amplificateur principal est cons-
titué par un circuit de verrouillage constitué de deux in-
verseurs CMOS constitué chacun des transistors MOSFET à ca-
nal P et Q 13 (Q 14) et d'un transistor MOSFET à canal N Q 115
(Qi 16) ainsi que d'un transistor MOSFET à canal N Q 118 ser-
vant d'interrupteur d'alimentation en énergie.
Le signal de sortie délivré par l'amplificateur
élémentaire principal, c'est-à-dire le signal de sortie pré-
levé sur le noeud NB 0, est envoyé à un inverseur qui est constitué par un transistor MOSFET à canal P Q 19 et par des transistors MOSFET à canal N Q 20 et Q 21 et fonctionne dans la pratique à la manière d'un circuit troits-états Un signal
de sortie BL O est prélevé de l'inverseur Un signal de caden-
cement O la est appliqué à la grille du transistor MOSFET à
canal Q 21 affecté à l'inverseur< et à la grille du transis-
tor MOSPET Q 8 pour la commande du fonctionnement du circuit différentiel mentionné ci-dessus Pendant la période pendant laquelle le signal de cadencement O la est au niveau haut, le
circuit différentiel amplifie le signal envoyé par l'amplifi-
cateur différentiel de détection la O et verrouille ou bloque ce signal Par conséquent un signal de sortie statique BL O est délivré par le circuit élémentaire de verrouillage MA O
constitué par les inverseurs et par l'amplificateur princi-
pal.
Sans que ceci soit particulièrement limitatif, l'amplificateur principal est muni d'un transistor MOSFET à canal P Q 17 possédant la même conductance que le transistor
MOSFET Q 5 situé dans l'amplificateur élémentaire de détec-
tion décrit ci-dessus De façon plus spécifique, lorsque la
borne d'entrée/sortie de l'amplificateur principal et analo-
gue est soumise à l'opération de précharge, le signal de ca-
dencement Os est maintenu au niveau bas Par conséquent, le transistor MOSFET Q 17 est placé à l'état conducteur et la précharge de l'amplificateur principal et analogue est effec-
tuée également à partir du transistor MOSFET Q 17 ' ce qui per-
met d'accroître la vitesse de précharge.
En outre, bien que l'amplificateur principal et analogue ait été préchargé, le signal de cadencement 01 a est maintenu au niveau bas En outre, étant donné que le noeud NP est placé au niveau haut par la précharge, le transistor MOSFET Q est également placé à l'état BLOQUE Par conséquent
le niveau du signal de sortie BLO, qui a été délivré par l'in-
verseur avant la précharge de l'amplificateur principalest
maintenu par la capacité de dispersion ou la capacité para-
site accouplée à la ligne servant à transmettre le signal de sortie BLO, et par la capacité de dispersion ou la capacité parasite des transistors MOSFET Q 19 et Q 20 Par conséquent,
même lorsque l,'amplificateur principal est en cours de pré-
charge, le même signal de sortie que celui délivré avant la
précharge est délivré par l'inverseur.
Lessignaux de sortie BLO à BL 37 délivrés par les circuits élémentaires de verrouillage MA O à MA 37 sont envoyés
aux inverseurs IV comme représenté sur la figure 4 respective-
ment de manière à former les signaux Dl' à D'31 et PO à P 5 formés par inversion de la phase des signaux de sortie BL, à BL 37 respectivement, et des signaux DB' à D'31 et Po à P 5 correspondant aux signaux de sortie BLO à BL 37 Ces signaux sont envoyés au circuit ECC dans l'étage ultérieur, qui sera décrit plus loinsï Il faut noter que chacun des inverseurs IV est un inverseur CMOS statique constitué par un transistor MOSFET à canal P et par un transistor MOSFET à canal N, tels
que représentés sur la figure 15, sans que ceci soit particu-
lièrement limitatif.
La figure 5 représente un circuit pratique du dé-
codeur des X X-DCR 1 représenté sur la figure l.
Le décodeur des X X-DCR 1 est constitué par plu-
sieurs décodeurs élémentaires La figure représente le cir-
cuit de l'un de sept ensembles de décodeurs élémentaires.
Dans la forme de réalisation, un signal de sé- lection servant à sélectionner une ligne de transmission de mots est formé en réalité dans trois étages De façon plus spécifique, les signaux d'adresses sont décodés dans trois étages. Les signaux d'adresses internes a à a 9 et sa à
a 9 sont décodés par un circuit décodeur constitué par plu-
sieurs circuits NON-ET La figure représente l'un de cet ensemble de circuits NON-ET De façon plus spécifique,un
circuit CMOS NON-ET est constitué par des transistors MOS-
FET à canal P Q 30 à Q 35 et par des transistors MOSFET à canal N Q 36 à Q 41 ' Le circuit NON-ET est alimenté par les signaux d'adresses intternes a à a comme représenté sur la figure Les signaux d'adresses internes a 2, a 2 et a 3, a 3 sont envoyés au circuit décodeur constitué dans la pratique par quatre circuit ET à deux entrées, sans qu'il faille y voir une limitation particulière Dans ce circuit décodeur, les signaux d'adressesinternes sont décodés de manière à former des signaux décodés a 00 à a 11 Par exemple lorsque chacun des signaux d'adresses internes a 2 et a est " 1 ", le circuit décodeur délivre le signal décodé a O à niveau
haut (""), et les signaux décodés a 01 à a 1 l possédant le ni-
veau bas (" O " 1).
Un circuit NON-ET à deux entrées est constitué
par des transistors MOSFET à canal P Q 42, Q 43 et des tran-
sistors MOSFET à canal N Q 44 > Q 45 Une borne d'entrée de ce circuit NONET est alimentée par le signal de sortie du
circuit CMOS NON-ET en ayant une phase inversée par l'in-
verseur IV 1, tandis que l'autre borne d'entrée est alimen-
tée par le signal décodé a 00 Ce circuit NON-ET forme des signaux de sélection pour quatre lignes de transmission de mots Ces signaux de sélection sont envoyés aux grilles de
quatre circuits DB O à DB 3 d'attaque des lignes de transmis-
sion de mots, qui comprennent chacun un transistor MOSFET à canal P Q 46 et un transistor MOSFET à canal N Q 47 qui sont raccordés sous la forme d'un inverseur. Les signaux d'adresses internes a, a O et al, a 1
sont envoyés à un circuit décodeur constitué dans la prati-
que par plusieurs circuits ET sans que cela soit particuliè-
rement limitatif Le circuit décodeur est en outre alimen-
té par le signal de cadencement de sélection deslignesde
transmission de mots O X' Dans le circuit décodeur, les si-
gnaux d'adresses internes a 0, a O et a 1, a 1 sont décodés et les signaux décodés formés par le décodage sont envoyés en tant que signaux de sélection deslignes de transmission de
mots O W 00 à O wii' En synchronisme avec le signal de caden-
cement de sélection de lignes de transmission de mots 0 X' Par exemple lorsque les deux signaux d'adresses internes
a O et a 1 sont placés au niveau haut (" 1 "), le circuit déco-
deur délivre le signal de cadencement de sélection de lignes de transmission de mots à niveau haut Owoo en synchronisme avec le signal de cadencement de sélection de lignes de
transmission de mots 0 X A cet instant, les signaux de ca-
dencement de sélection de lignes de transmission de mots Owoi'
0 W 10 et t W 1 l sont maintenus au niveau bas.
Les quatre types de signaux de cadencement de sé-
lection de lignes à transmission de mots Owoo à O wil formés en synchronisme avec le signal de cadencement de sélection de lignes de transmission de mots O X sont envoyés aux drains des
transistors MOSFET à canal P Q 46 des circuits respectifs d'at-
taque DV O à DV 3 respectivement De ce fait par exemple lors-
que tous les signaux d'adresses internes a O à a 9 sont placés
au niveau bas (" O "), en d'autres termes lorsque tous les si-
gnaux d'adresses internes a à a 9 sont placés au niveau haut (" 1 "), le transistor MOSFET Q 46 situé dans le circuit
d'attaque DV O est placé à l'état CONDUCTEUR et, en synchronis-
me avec le signal de cadencement de sélection O X' le signal de cadencement de sélection de la ligne de transmission de mots à niveau haut Ow O o est envoyé à la ligne de transmission de mots W O par l'intermédiaire du transistor MOSFET Q 46 Par conséquent le potentiel de la ligne de transmission de mots W 0 augmente en passant au niveau haut, qui est le niveau de
sélection de la cellule de mémoire.
Sans que ceci soit particulièrement limitatif, chaque ligne de transmission de mots est raccordée à un
transistor MOSFET à canal N servant à maintenir le poten-
tiel des lignes de transmission de mots non sélectionnées au potentiel de la masse du circuit sur le côté opposé au
circuit correspondant d"attaque des lignes de transmis-
sion de mots Les grilles des transistors MOSFET sont ali-
* mentées par les signaux formés par inversion de phase des
signaux de cadencement de sélection deslignes de transmis-
sion de mots Owo O à owil envoyés aux circuits d'attaque des lignes de transmission de mots, correspondant à ces lignes Par exemple la ligne de transmission de mots W O
raccordée au circuit d'attaque DV O est raccordée à un tran-
sistor MOSFET Q 170 dont la grille est alimentée par un si-
gnal O W 00 formée par inversion de phase du signal de caden-
cement O W 00 Par conséquent le potentiel aux bornes d'une ligne de transmission de mots non sélectionnée, par exemple la ligne de transmission de mots W 3, est amenée au potentiel
de la masse par les transistors MOSFET Q 48 et Q 173 Par con-
séquent, il est possible d'empocher la sélection d'une quel-
conque ligne indésirable de la transmission de mots, -comme par exemple la sélection multiple de lignes de transmission de mots, de sorte que l'on peut réduire d'éventuels défauts de
fonctionnement Il est possible de former aisément les si-
gnaux de cadencement O W O à M 11 par exemple en inversant la
phase des signaux de cadencement W à au moyen des in-
verseurs respectifs.
On obtient les avantages suivant en agençant
26 ? 8613
le dispositif de telle manière que les signaux d'adresses in-
ternes soient décodés dans plusieurs étages comme dans le cas
du décodeur des X dans la forme de réalisation représentée.
Tout d'abord, il est possible d'empêcher la réa-
lisation d'une quelconque partie nue gaspillée dans la micro- plaquette à circuits intégrés, si bien que cette dernière peut être réalisée plus compacte Le circuit décodeur peut être constitué par exemple par plusieurs circuits ET Si l'on tente de décoder,au moyen d'un circuit ET unique, une multiplicité de signaux d'adresses internes, le circuit ET
est constitué inévitablement par une multiplicité de tran-
sistors MOSFET, ce qui requiert d'une façon désavantageuse une surface relativement importante Par conséquent il est
difficile de faire coïncider le pas de la disposition laté-
rale des circuits ET avec le pas de la disposition des lignes
de transmission de mots dans les réseaux de mémoire.
Afin de transmettre les signaux de sélection dé-
livrés par les circuits ET aux lignes de transmission de mots correspondantes, il est nécessaire d'accroître par exemple le pas de la disposition des lignes de transmission de mots Dans ce cas, la distance entre les lignes voisines de transmission de mots augmente, ce qui provoque la création de parties nues inutiles sur la microplaquette à circuits intégrés D'autre
part, dans le décodeur des X conformément à la forme de réa-
lisation représentée, les signaux d'adresses internes sont décodés par des combinaisons de plusieurs petits circuits décodeurs Etant donné qu'un petit circuit décodeur peut être constitué par un moins grand nombre de transistors MOSFET, le circuit décodeirpeut être en réalité formé de manière s'adapter à la distance entre les lignes de transmission de mots voisines Par conséquent, il est possible de réduire les
parties nues inutiles dans la microplaquette à circuits inté-
grés.
En second lieu il est possible d'alléger la char-
ge dans une ligne de transmission de signaux d'adresses inter-
nés de sorte que la variation de potentiel du signal d'adres-
se interne peuvent être accélérée Ceci est dû au fait que, étant donné que le circuit décodeur requiert un moins grand
nombre de transistors MOSFET pour recevoir un signal d'adres-
se interne, la charge raccordée au conducteur servant à
transmettre le signal d'adresse interne est diminuée.
La figure 7 représente une partie du circuit des
décodeurs des Y Y-DCR 1 représenté sur la figure 1 Sur la fi-
gure on a représenté un décodeur élémentaire situé dans le circuit décodeur et qui forme les signaux décodés Y 00 à yil
devant être envoyés aux transistors MOSPET 58 à Sil consti-
tuant le commutateur de colonne représenté sur les figures
2 A et 2 B De façon plus spécifique, le circuit décodeur ser-
vant à former les signaux décodés Y 00 à Yil est constitué
par quatre décodeurs élémentaires, sans que ceci soit parti-
culièrement limitatif Bien que la figure représente unique-
ment l'élément décodeur pour la formation du signal décodé Y 00, les trois autres décodeurs élémentaires sont constitués
dans la pratique de la même manière que cela est représenté.
Le décodeur élémentaire est constitué par des transistors MOSEET Q 50 à Q 54 et par des inverseurs IV 2, IV 3,
comme décrit ci-dessous.
Une porte NON-ET à deux entrées est constitué par les transistors MOSFET à canal P Q 51 et Q 52# branchés en parallèle, et par les transistors MOSFET à canal N Q 53 et Q 541 branchés en série Lorsque le signal décodé Y 00 est par exemple formé, les signaux d'adresses internes a 12 et a 13 sont envoyés à la porte NON-ET Le transistor MOSEET à canal P Q 50 est monté en série avec les transistors MOSFET Q 51 et Q 52 branchés en parallèle, tandis que le transistor
MOSFET à canal N Q 52 est branché en parallèle avec les tran-
sistors MOSFET Q 53 et Q 54 branchés en série Le signal de
cadencement O PC est envoyé aux grilles des transistors MOS-
FET respectifs Q 50 et Q 52.
Le signal de sortie délivré par ce circuit de por-
te logique travers les inverseurs IV 2 et IV 3 de manière à
former le signal décodé Y 00.
Ces signaux décodés Y 0 et Y 1 devant être en-
voyés aux transistors;MOSFET S à 57 constituent les O 7 commutateur de colonnes représenté sur les figures 2 A et 2 B sont également formés par deux décodeurs élémentaires semblables aux décodeurs élémentaires représentés sur la
figure 7 De façon plus spécifique, chaque décodeur élémen-
taire reçoit un signal d'adresses interne à un bit et le signal de cadencement 0 PC et forme les signaux décodés Y O
et Y 1.
Le signal de cadencement 0 PC est maintenu à un
niveau haut pendant la durée de la précharge, lorsque le si-
gnal de précharge O PC est maitenu au niveau bas de maniè-
re à précharger les lignes de transmission de données; Par conséquent les signaux décodés Y 0, Y 1 et Y 00 à Y 1 l sont tous placés au niveau bas De ce fait, les
transistors MOSFET à canal P 50 à Sil constituant le commu-
tateur de colonnessont tous placés à l'état CONDUCTEUR Par conséquent, pendant la durée de la précharge, la capacité
de dispersion ou la capacité parasite des lignes de trans-
mission de données et la capacité de dispersion ou la capa-
cité parasite accouplée aux lignes communes de transmission
de données sont préchargée par les transistors MOSFET de pré-
charge P 1, P 3, P 5 et P 7, qui sont placés à l'état CONDUCTEUR par le signal de précharge O PC placé au niveau bas, et en outre, les capacités mentionnées ci dessus sont préchargées à partir du côté de l'amplificateur élémentaire de détection par l'intermédiaire des transistors MOSFET constituant le
commutateur élémentaire de colonnes De façon plus spécifi-
que, comme cela est repirésenté sur la figure 18, le signal
de cadencement 0 al est maintenu au niveau bas pendant la du-
rée de la précharge De ce fait, le transistor MOSFET Q 5 si-
tué dans l'amplificateur élémentaire de détection SA O est pla-
cé à l'état CONDUCTEUR de sorte que la tension d'alimentation Vcc est appliquée à une électrode des transistors MOSFET à canal N Q et Q 4 Les potentiels des lignes de transmission de données sont envoyés aux grilles des transistors MOSFET
à canal N respectifs Q 3 et Q 4 par l'intermédiaire des tran-
sistors MOSFET à canal P constituant le commutateur élé- mentaire de colonneset qui sont placés à l'état CONDUCTEUR par les signaux décodés Y 0, Y 1 et Y 00 et Y 1 l' Etant donné que le potentielsdes lignes communes de transmission de données sont relevés par l'intermédiaire de la précharge
des lignes de transmission de données et des lignes commu-
nes de transmission de données, qui est réalisée au moyen
des transistors MOSFET de précharge, les transistors MOS-
FET à canal N Q 3 et Q 4 sont placés à l'état CONDUCTEUR.
Il en résulte que les capacités de dispersion et les capa-
cités parasitesdes lignes de transmission de données sont préchargées par l'intermédiaire du transistor MOSFET Q 5, du
transistor MOSFET à canal N Q 3 (Q 4) et des transistors MOS-
FET constituant le commutateur élémentaire de colonnes De
façon plus spécifique, les capacités accouplées aux commu-
nes de transmission de données et aux lignes de transmis-
sion de données sont préchargées au moyen des éléments de précharge provenant des deux extrémités de chaque ligne de transmission de données En préchargeant ainsi les lignes
de transmission de données par l'intermédiaire des transis-
tors MOSFET de précharge et de l'amplificateur élémentaire de détection, il est possible d'augmenter les potentiels des lignes de transmission de données jusqu'à une valeur désirée
en un bref intervalle de temps, de sorte que le fonctionne-
ment de la mémoire ROM peut être réalisé à une vitesse supé-
rieure.
La figure 9 représente une illustration schémati-
que d'un exemple du circuit ETC représenté sur la figure 1.
Un circuit d'opération logique ELG reçoit les si-
gnaux à 38 bits D'0, D' O à D' 31 D 31 et PO PO à P 5 P 5 délivrés par les réseaux de mémoire, et forme des syndromes délivrés par les réseaux de mémoire, et forme des syndromes à 55 pour la désignation des bits d'erreur au moyen de
portes OU-Exclusif disposées selon des combinaisons prédé-
terminées. Dans les données à 38 bits enregistrées dans les réseaux de mémoire, les six bitsde contrôle de parité PO à P 5
ont leurs valeurs respectives préalablement réglées confor-
mément aux signaux de données à 32 bits et à une matrice de contrôle, appropriée.
Le tableau ci-dessous montre un exemple de la ma-
trice de contrôle: Tableau 1: Matrice de contrôle N de \det Bitsd'information byits Syn-d r _ drome \ D D 1 D 2 D 3 D 4 D 5 D 6 D 7 D 8 D 9 D 10 D 11 D 12 D 13 D 14 C s O c ____o _ _ i _ _ _
51 1 1 1 1 1 _ _ 1 <
s 2 F t 1 1 E i 53 1 i i 1 1 54 i 1 1
1 1 1 1
o FI e F'- çt Bits d'information
D 15 D 16 D 17 D 18 D 19 D 20 D 21 D 22 D 23 D 24 D 25 D 26 D 27 D 28 D 29 D 30 D 31
111 ii i,_ 1 __
1 1 1 1 '1 1 1 1
1 1 11 î 111 11
1 1 1 1 I 1 1 1 1
__-1 i 1 _ 1 1 1 1 1 1 i 1 i 1 ÉLZ Li i Bits de parité y rr 1 1 '
1 415
1 i Dans le tableau 1, un drapeau ou indicateur l
est ajouté à chacun des bits devant être contrôlés.
Le tableau 2 fournit un exemple pratique de don-
nées W devant être enregistrées dans lesréseaux de mémoire.
Il faut noter que dans le tableau 2, les signaux de données
sont désignés par les symboles B O à B 31, tandis que les si-
gnaux de parité sont désignés par les symboles BPO à BP 5.
Tableau 2
La valeur de chaque bit de parité est déterminée par le contrôle des bits indiqués dans le tableau 1 dans les signaux de données à 32 bits devant être enregistrés Le bit de parité devant être obtenu possède une valeur telle que la valeur de combinaison logique OU-Exclusif des bits de signaux contrôlé et du bit de parité devant être obtenu sera " O " En d'autres termes, chaque bit de parité est réglé de manière que la valeur de la combinaison logique OU-Exclusif des bits
respectivement contrôlés conformément au tableau 1 soit " O ".
Par exemple le bit de parité BP 02 du tableau 2 est réglé de la manière suivante En effet, afin de régler le bit de parité B Po 0, on contrôle les bits de données B O à B 4 B 14 à B 21 et B 28 à B 29, faisant partie des bits de données à 32 bits B O à B 31 conformément à la première
li 1 gne (syndrome 50) du tableau 1) La combinaison OU-Exclu-
sif de ces bits de données contrôlées est " 1 " Par conséquent
on décide que le bit de parité BPO est de façon correspon-
dante " 1 " De façon plus spécifique, le bit de parité BPO est réglé de manière que la combinaison OU-Exclusif des bits
de données contrôlés et du bit de parité BPO est " O ".
Ensuite, de façon similaire, les données sont contrôlées sur la base de la seconde à la cinquième lignes (syndromes 51 à 55) du tableau 1 et les bits de parité BP à BP 5 sont déterminés de telle manière que la combinaison
OU-Exclusif en rapport avec chaque bit de parité sera " O ".
Dans le cas o chacun des bits des données à 32 bits est réglé à une valeur telle que réprésentée dans le tableau 2, les bits de parité BPO à BP 5 sont tous les
" 1 ", comme cela est représenté dans le tableau.
Comme cela ressort clairement du tableau 1 et
de la description précédente qui lui est associée, les
formules logiques servant au calcul des syndromes 51 à 55
sont exprimées par les formules suivantes ( 3) à ( 8):.
S = B O B 1 B 2 B 3 B 4 G B 14 ( B 15 G:,B 16
3 B 17 G B 18 9 B 19 G B 20 O B 21 B 28
G B 29 G BPO
B 29 O ( 3);
51 B O B 5 B 6 G B 7 GB 8 ( B 14B 15 B 16
G B 17 G B 22 G B 23 G B 24 G B 25 + B 30
+BP ( 4);
351 4 -
52 = B 1 G B 5 G B 9 G Bo 10 Bll B 14 B 18
6 B 19 G B 22 G B 23 O B 26 O B 27 G B 28
B 30 B 31 G BP 2 ( 5);
53 = B 2 e B 6 9 B 9 6 B 12 B 13 GB 15B 18 B 20 G B 21 G B 22 G B 24 G B 26 B 27
BP 3 ( 6);
54 = B 3 S B 7 B 510 B 12 B 16 B 19 B 20 B 23 6 B 25 O B 26 B 29 B 31BP 4 ( 7); et = B 4 ( B 8 G Bll 6 B 13 G B 17 B 21 B 24 B 25) B 27 G B 28 e B 29 B 30 e B 31
G BP 5 ( 8).
Il faut noter que dans ces formules logiques,
le repère Q est le symbole de la combinaison OU-Exclusif.
Le circuit d'opération logique ELG représenté sur la figure 9 est constitué par des circuits logiques,
non représentés,servant à former les syndromes 50 à 55 sa-
tisfaisant aux formules ci-dessus ( 3)à ( 8) I 1 faut noter qu'il est possible de sélectionner à volonté l'ordre des combinaison OU-Exclusif de plusieurs bits les uns avec les
autres Par conséquent les combinaisors OU-Exclusif, par exem-
pledes quatre bits B O àB 3, peuvent etre obtenues de telle
manière qu'une sortie B O Bl est formée au moyen d'un pre-
mier circuit OU-Exclusif et une sortie B 2 Q B 3 est formée au moyen d'un seconde circuit OU-Exclusif, puis les deux
sorties sont envoyées à un troisième circuit OU-Exclusif.
Comme cela ressortira à l'évidence de la comparaison entre
les formules ( 3) à ( 8) par exempe à la combinaison OU-Ex-
clusif des bits B 14 à B 17 apparait en commun dans les for-
mules ( 3) et ( 4) La combinaison OU-Exclusif des bits B 18 et B 19 apparait en commun dans les formules ( 3) et ( 5) Par conséquent, afin de réduire le nombre des circuits logiques
constituant le circuit d'opération logique ELG, les combi-
2 D 58613
naisons OU-Exclusif communes aux formules peuvent être formées
préalablement au moyen des deux circuits mutuels.
Les défauts produits précédemment dans les transis-
tors MOSFET de mémorisation, dans les transistors MOSFET de commutation et dans les cablages de transmission de signaux de- vant être sélectionnés, et les défauts pratiques provoqués dans le circuit d'opération par une variation indésirable
des conditions de fonctionnement du circuit entrainert des er-
reurs dans les données lues devant être envoyées au circuit ECC.
On suppose maintenant que les cellules de mé-
moire, dans lesquelles les données enregistrées W telles que
représentées dans le tableau 2 pourraient avoir été enregis-
trées, sont sélectionnées, et que les données lues (R) à cet
instant sont erronées comme indiqué dans le tableau 3 ci-des-
sous par exemple De façon plus spécifique on suppose que le
septième bit B 7 des données lues R a été modifié et est pas-
sé de " O Rl à " 1 ".
Tableau 3 (R)
0 B 2 3 B 4 B 5 B B 7 8 B 9 B 10 Bi 1 B 12 813 B 14 B 15 B 16 ' 1 1 2 3 410 1 O i 2 1 1
B B B BB B B B B B B IB
17 18 819 820 21 22 23 24 825 B 26 B 27 B 28 29 30 31
11 1 1 1 0000 1 1 OO
3 PO B Pl P BP 2 BP 3 BP 4 BP 5
I 11 1 1 1 1
Lorsque les données R sont délivrées, le circuit d'opération logique ELG situé dans le circuit ECC effectue
les opérations logiques sur les syndromes 50 à 55 conformé-
ment aux formules ( 3) à ( 8) Dans le processus de fonction-
nement pour le calcul des syndromes 50 à 55, le septième
bit B 7 est utilisé dans les opérations logiques pour le cal-
cule des syndromes 51 et 541 comme cela ressortira claire-
ment de du tableau 1 Etant donné que le septième bit B 7 est passé de " O " 1 à " 1 ", chacun des syndromes 51 et 54 devient " 1 ".
Les bits, qui sont prélevés dans les processus de fonction-
nement pour le calcul des autres syndromes S SS, 53 et 55 f ne sont par erronés Par conséquent chacun des syndromes S(,
52 et 53 et 55 devient " 10 " 1.
De façon plus spécifique, lorsque les données de
lecture R telles que représentées dans le tableau 3 sont déli-
vrées, le profil binaire des syndromes 55 à 50 délivrées par le circuit d'opération logique EAG devient " 0110 " Ce profil binaire coïncide avec le profil binaire des syndromes 55 à 50 indiquant le septième bit D 7 dans la matrice de contrôle du tableau 1 De façon plus spécifique, dans cette matrice de contrôle, le profil binaire des syndromes 55 à 50 situés, sur la ligne du bit D 7 est " 010010 ", ce qui coïncide avec le pro-
fil binaire des syndromes 55 à 50 délivrés par le circuit
d'opération logique On notera que chacune des colonnes vi-
des de la matrice de contrôle est considérée comme étant
" O " Comme cela ressort du tableau 1, plusieurs bits de con-
trôle sont positionnés:avec chacun des signaux à 38 bits.
Les bits de contrôlé positionnés avec un signal ont un pro-
fil binaire correspondant uniquement à ce signal.
Compte-tenu du fait que la matrice de contrôle est agencée comme représenté dans le tableau 1, les profils binaires constitués par les syndromes 55 à 50 délivrés par le circuit d'opération logique ELG représenté sur la figure 9 correspondent aux positions des bits de données d'erreurs présents respectivement dans les données lues R. Les syndromes S% à 55 délivrés par le circuit
d'opération logique ELG sont envoyés directement et par l'in-
termédiaire d'inverseurs au décodeur DCR.
Le décodeur DCR délivre un signal décodé repré-
sentatif du chiffre d'erreur par décodage des syndromes 50 à 55 Bien que ceci ne soit pas spécialement limitatif, le
décodeur DCR est constitué par des portes ET G à G 31 agen-
cées de manière à correspondre respectivement aux signaux de données à 32 bits Les entrées respectives des portes
ET G O à G 31 sont déterminées de manière à détecter les pro-
fils binaires différents les uns des autres Chaque porte
ET délivre un signal de niveau " O " lorsque le bit de don-
née agencé de manière à lui correspondre, n'est pas erro-
né, mais délivre un signal de niveau " 1 " lorsque le bit de donnée est erroné Par exemple, comme cela est évident à
partir de la relation illustrée et de la matrice de contrô-
le représentée dans le tableau 1, la porte ET G O délivre un signal de niveau " O " lorsque le premier signal de chiffre (premier bit) situé dans les signaux de données à 32 bits est erroné mais délivre un signal de niveau no",lorsque le signal
n'est pas erroné.
Les signaux de sortie du décodeur DCR, c'est-à-
dire les signaux de sortie des portes ET respectives G O à G 31 et les bits de données B O à B 31 des données lues R sont envoyés à des circuits OU-Exclusif EORQ EOR 3 Les circuits OU-Exclusif EOR à EOR 31 forment des données corrigées de sortie D O à D 31, qui doivent être envoyées au multiplexeur MPX représenté sur la figure 1 Par exemple si le septième signal de données comporte une erreur, comme représenté sur le tableau 3, le signal de sortie de la porte ET G 6 passe de façon correspondante au niveau " 1 ", de sorte que le septième signal lu par erreur en tant que " 1 " est inversé et est amené
de l'état " 1 " à l'état " O " par le circuit OU-Exclusif EOR 7.
De façon plus spécifique, la valeur du signal de données D 6
est corrigée pour être amenée à la valeur correcte.
On notera que conformément avec la présente for-
me de réalisation, le circuit ECC est apte à corriger l'er-
reur pour un bit, mais ne peut pas corriger l'erreur sur
deux ou un plus grand nombre de bits Afin d'obtenir un cir-
cuit ECC permettant de corriger l'erreur sur plus de deux
bits, la construction dudit circuit est nécessairement com-
plexe et le nombre des éléments qui augmente En outre, dans un tel cas, il est nécessaire d'accroître de façon importante le nombre des bits de parité (bits redondants). La figure 8 représente un exemple pratique du
circuit OU-Exclusif prévu dans le circuit d'opération logi-
que ELG et utilisé pour effectuer la correction d'erreurs.
* Le circuit OU-Exclusif est constitué par les transistors MOSFET à canal P Qpl à Qp 4 et par les transistors MOSFET à canal N Qnl à Qn 4 ' Les transistors MOSFET Qpl' Qp 2 et les transistors MOSFET Qnl' Qn 2 sont
branchés en série De la même manière, les transistors MOS-
FET Qp 3 ' Qp 4 et les transistors MOSFET Qn 3 et Qn 4 sont bran-
chés en série Le point de raccordement entre les transis-
tors MOSFET Qp 2 et Qnl et le point de raccordement entre les transistors MOSFET Qp 4 et Qn 3 sont raccordés l'un à l'autre de manière à former une sortie OUT Des signaux d'entrée a, b sont appliqués aux grilles respectives des transistors MOSFET respectifs Qn 1 Qn 2 tandis que Les signaux d'entrée a, b sont appliqués respectivement aux grilles respectives des transistors MOSFET respectifs Qn 3 et Qn 4 ' En outre les signaux d'entrée a, b sont envoyés
aux grilles des transistors MOSFET respectifs Qpl, Qp 4# tan-
dis que les signaux d'entrée b, a, sont envoyés aux grilles respectives des transistors MOSFET respectives Qp 2 ' Qp 3 ' Lorsque les deux signaux d'entrée a, b sont au
niveau haut (" 1 "), les transistors MOSFET Qnl' Qnl sont pla-
cés à l'état CONDUCTEUR, ce qui a pour effet que le signal
de sortie OUT passe au niveau b as(" O ") Au contraire, lors-
que les deux signaux a, b sont au niveau haut, les transis-
tors MOSFET Qn 3 ' Qn 4 sont placés à l'état CONDUCTEUR, ce qui entraîne de façon similaire que le signal de sortie OUT est
au niveau bas.
Lorsque le signal d'entrée a (ou a) est au niveau
2: ?E 613
bas et que le signal de sortie b (ou b) est au niveau bas, les transistors MOSFET Qb 3 (ou Qbl) et le transistor MOSFET Q Pl (ou Qp 2) sont placés à l'état CONDUCTEUR, ce qui a pour effet que le signal de sortie est amené au niveau haut Par conséquent, lorsque les niveaux des signaux d'entrées a,b
coïncident entre eux, le sicnal de sortie OUT est pla-
cé au niveau bas Par ailleurs,lorsque ces signaux ne coïnci-
dent pas réciproquement, le signal de sortie OUT est placé
au niveau haut.
Le circuit OU-Exclusif représenté possède l'avantage d'avoir une consommation d'énergie extrêmement faible, étant donné que le circuit ne comporte que huit
éléments, et aucun courant continu ne circule entre la ten-
sion d'alimentation Vcc et le potentiel de la masse.
Dans le circuit d'opération logique ELG situé
dans le circuit ECC, les opérations logiques telles que re-
présentées par les formules logiques ( 3) à ( 8) indiquées ci-dessus sont effectuées de manière à former les syndromes à 55 comme décrit précédemment De façon plus spécifique, une multiplicité d'opératiors OUExclusif sont effectuées dans
le circuit d'opération logique.
En utilisant le circuit OU-Exclusif tel que re-
présenté sur la figure 8 en tant que circuit logique cons-
tituant le circuit d'opération logique ELG, il devient pos-
sable de réaliser le circuit avec un nombre relativement faible d'éléments, et en outre, il est possible de réduire
à une valeur comparativement faible la consommation d'énergie.
Dans la forme de réalisation, à l'intérieur des transistors MOSFET de mémorisation constituant lesréseaux de mémoire M-ARY 3 et M-ARY 4 se trouvent enregistrés des signaux binaires formés par inversion des sionaux binaires, devant y être mémorisés, de manière à réduire le nombre des éléments requis pour constituer le circuit ECC, ainsi que pour
la consommation d'énergie à l'intérieurde ce circuit ECC.
De façon plus spécifique, pour mémoriser par exemple un si-
gnal binaire " 1 " dans le transistor MOSFET de mémorisation
Mo situé dans le réseaux de mémoire M-ARY 3, le signal binai-
re " O " formé par inversion du signal binaire " 1 l' est enregis-
tré dans le transistor MOSFET Mo' Par conséquent quels-que soient les transistors MOSFET de mémorisation-situés dans
les réseaux de mémoire M-ARY 1 à M-ARY 4 qui sont sélection-
nés, des signaux possédant des niveaux agencés de manière à correspondre à ceux des signaux binaires mémorisés dans les transistors MOSFET de mémorisation,sont toujours délivrés
à partir des circuits élémentaires correspondantsde verrouil-
lage De façon plus spécifique, les signaux délivrés par les circuits élémentaires respectifs de verrouillage sont à tous moments des signaux de sortie à phase positive D'n, tandis
que les signaux inversés par les inverseurs sont à tous mo-
moments des signaux de sortie à phase négative D' Par con-
séquent, grâce au simple fait de prévoir les inverseurs,
il devient possible d'envoyer les signaux provenant des cir-
cuits élémentaires respectifs de verrouillage aux circuits OU-Exclusif situés dans le circuit d'opération logique ELG,
de sorte que ce circuitd'opération logique peut être simpli-
fié de façon supplémentaire.
La figure 10 représente un circuit pratique pour
chacun des composants que sont le multiplexeur MPX et le tam-
pon de sortie DOB ^
Les données de sortie D O à D 31 provenant du cir-
cuit ECC sont envoyées au tampon de sortie DOB, par ensembles de huit bits, par le multiplexeur MPX, comme cela va être
décrit ci-après.
Le multiplexeur MPX est constitué dans la pra-
tique par 32 circuits trois-états Dans ce cas, huit circuits
de trois-états sont combinés de manière à former un ensemble.
Par conséquent les 32 circuits trois-états sont subdivisés en quatre ensembles Sur la figure, seul le circuit trois-états servant à la réception du signal D O faisant partie des données de sortie D O à D 31 est représenté en détails Les 31 autres
circuits trois-états possèdent essentiellement la même cons-
titution que celui représenté.
Le signal de données D traverse un inverseur IV 4 et est envoyé à la grille de chacun des deux transistors formés par un transistor MOSFET à canal P Q 55 et un transis- tor MOSFET à canal N Q 58 Les drains des transistors MOSFET respectifs Q 55 et Q 58 sont raccordés à un noeud desortie 010 par l'intermédiaire d'un transistor MOSFET à canal P Q 56 et
d'un transistor MOSFET à canal N Q 57.
Les signaux de cadencement 000 à il sont formés
par un tampon d'adresses et par le décodeur des Y Y-DCR 2 com-
me représenté sur la figure 7, bien qu'il ne faille voir en cela aucune limitation particulière Le tampon d'adresses est constitué par deux tampons élémentaires AD 1 et AD 2 Etant
donné que les tampons élémentaires possèdent la même cons-
titution, on n'a représenté en détail sur la figure que le
tampon élémentaire AD 1 Ce tampon élémentaire AD est cons-
titué par un circuit statique De façon plus spécifique, le
tampon élémentaire AD 1 est constitué pçardes transistors MOS-
FET Q 136 à Q 163 Le décodeur des Y Y-DCR 2 est constitué par
deux décodeurs élémentaires YU 1 à YU 4 Les décodeurs élémen-
taires possèdent la même constitution C'est pourquoi seul
le décodeur élémentaire YU 1 est représenté sur la figure.
Le décodeur élémentaire YU 1 est constitué par des transistors MOSFET Q 164 et Q 169 et possèdent un circuit dont la configuration ne requiert aucun signal particulier de cadencement de sélection, contrairement au décodeur des X représenté sur la figure 5 Par conséquent le décodeur des Y Y-DCR 2 est à même de former les signaux de cadencement 000 à 0 il en utilisant uniquement les signaux d'adresses internes
envoyés par le tampon d'adresses.
Le dédodeur des Y Y-DCR 2 reçoit les signaux
d'adresses internes a 15, a 15 et a 16, a 16 et forme quatre ty-
pes de signaux de sélection en décodant ces signaux.
Par exemple lorsque les deux signaux d'adresses internes a 15 et a 16 sont au niveau bas (" 0 "), le signal de
cadencement 000 est placé au niveau haut Le signal de ca-
dencement 000 est envoyé à la grille du transistor MOSFET
à canal N Q 57 représenté sur la figure 10 En outre, le si-
gnal de cadencement 00 est inversé par un inverseur IV 5 et
est envoyé à la grille du transistor MOSEET à canal P P 56.
Par conséquent, lorsque le signal de cadence-,.
ment O est au niveau haut, les deux transistors MOSFET Q 56 et Q 57 sont placés à l'état CONDUCTEUR Par conséquent
le signal de données Do est envoyé au tampon de sortie Lors-
que le signal de cadencement 000 est au niveau bas, les
deux transistors MOSFET Q 56 et Q 57 sont placés à l'état BLO-
QUE, de sorte que le noeud de sortie 010 possède une impédan-
ce élevée pendamment du signal de données DO'
Huit circuits trois-états, semblables aux cir-
cuits trois-états indiqués ci-dessus, servant à recevoir les signaux de données à huit-bits D O à D 7 sont combinés
de manière à former un ensemble et sont commandés par le si-
gnal de cadencement O O Les autres signaux de données sont
également divisés de sorte que huit-bits forment chaque en-
semble: à savoir les signaux-de données D 8 à D 15; D 16 à D 23 et D 24 à D 3 Alors, les signaux de données à huit bits
constituant un ensemble sont envoyés aux circuits trois-
états correspondants Ces circuits trois états sont comman-
-dés par les autres signaux de cadencement 001 à O Il' En ou-
tre, les noeuds de sortie des quatre circuits trois-états sont agencés-de manière à être communs pour les huit bits de données séparés les uns des autres tels que les bits Do}
D 8, D 16, D 24 qui se correspondent réciproquement Par consé-
quent le nombre total des lignes de sortie en provenance du
multiplexeur MPX est égal à huit.
Le tampon de sortie DOB est constitué par huit
circuits de sortie prévu de manière à correspondre aux li-
gnes de sortie L'un seulement des circuits de sortie est
représenté sur la figure.
Le circuit de sortie se compose de deux portes NON-ET constituées par des transistors MOSFET Q 59 à Q 66 '
quatre inverseurs IV 6 à IV 9 et un circuit de sortie push-
pull ou circuit de sortie symétrique constitué par des transistors MOSFET à canal N Q 67 ' Q 68. De façon plus spécifique, le signal de sortie
de l'inverseur IV 6 servant à recevoir les signaux de sor-
tie en provenance du multiplexeur MPX par l'intermédiaire des lignes de sortie est envoyé à une entrée de la porte
NON-ET constituée par les transistors MOSFET Q 55 à Q 62.
D'autre part le signal de sortie de l'inverseur IV 7 servant à recevoir le signal de sortie en provenance de l'inverseur IV 6 est envoyé à une entrée de la porte NON-ET constitué par
les transistors MOSFET Q 63 à Q 66 En outre, un signal de ca-
dencement 0 HZ est appliqué à l'autre entrée de chacune des ces deux portes NON-ET Les signaux de sortie provenant des deux portes NON-ET sont envoyés aux grilles des transistors MOSFET de sortie Q 67 et Q 68 par l'intermédiaire des inverseurs respectifs IV 8 et IV
Le signal de cadencement O HZ est formé par exem-
ple sur la base des signaux de référence O PCS et O XS décrits ultérieurement en référence à la figure 11, et du signal de sélection de microplaquette EC Le signal de cadencement O HZ est maintenu au niveau bas pendant une période pendant laquelle la microplaquette est à l'état non sélectionné, et pendant la période pendant laquelle les signaux de sort-ie provenant du circuit ECC sont indéfinis, compte-tenu du fait que que de nouveaux signaux de données sont délivrés par les circuits
de verrouillage au circuit ECC Lorsque le signal de caden-
cement 0 HZ est placé au niveau bas, les deux transistors
MOSFET de sortie Q 67 et Q 68 sont placés à l'état BLOQUE in-
dépendamment des données de sortie provenant du circuit ECC.
Par conséquent, la borne de sortie externe Dn (n = O à 7) prend une impédance élevée De ce fait, il est possible de raccorder la mémoire à semiconducteurs conformément à la forme de réalisation représentée, à n'importe quel système du type bus commun de transmission de données, ainsi que
d'empêcher la délivrance de données indéfinies.
La figure 11 représente des schémas-blocs détail-
lés du détecteur de transitions d'adresses et du générateur de signaux de commande, qui sont représentés sur la figure 1.
Les signaux d'adresses internes a à a 14 for-
més dans le tampon d'adresses ADB sont envoyés à des cir-
cuits de retardement ou lignes à retard DLC O DLC 14 respec-
tivement Les lignes à retard DCL O à DCL 14 forment des si-
gnaux retardés a'0 à a'14 ' qui sont retardés par rapport aux signaux d'adresses internes a à aa 14 Les signaux d'adresses internes a O à a 14 et les signaux retardés a'0 à a'14 sont envoyés à des circuits OUExclusifs respectifs
EXO à EX 14 Chacun des signaux de sortie des circuits OU-
Exclusif EXO à EX 14 est envoyé à un circuit OU d'une porte
OU Ce circuit de porte OU forme une impulsion de déclenche-
ment 0 apd.
Par exemple, lorsque le signal d'adresse inter-
ne a varie comme représenté sur la figure 13, les niveaux
des signaux d'entrée respectifs a O et a'0 envoyés au cir-
cuit OU-Exclusif EX O ne coïncident pas l'un avec l'autre pen-
dant le retard produit par la ligne à retard DLCQ Par consé-
quent le circuit OU-Exclusif EX forme une impulsion possé-
dant une largeur ou durée correspondant à ce retard Cette impulsion est envoyée en tant qu'impulsion de déclenchement
0 apd par l'intermédiaire du circuit de portes OU Par consé-
quent le circuit de transitions d'adresses ATD forme l'impul-
sion de déclenchement O apd lorsqu'un l'un ou l'autre des signaux
d'adresses internes aà a 14 varie.
Sans que ce ceci soit particulièrement limitatif,
le tampon d'adresses ADB est constitué par un circuit stati-
que de manière à permettre au détecteur de transistor d'adres-
ses ATD de former l'impulsion de déclenchement OATD meme si les signaux d'adresses externes A O à A 14 varie de façon
asynchrone Bien que ceci ne soit pas particulièrement li-
mitatif, dans la forme de réalisation représentée, le tam-
pon d'adresses est constitué par un circuit C-MOS constitué par des transistors MOSFET à canal P et par des transistors MOSFET à canal N La figure 12 montre un exemple du tampon statique d'adresses constitué par un circuit CMOS Bien que la figure montre uniquement le tampon élémentaire d'adresses,
qui; reçoit le signal d'adresse externe A et forme les si-
gnaux d'adresses a O et a O complémentaires l'un de l'autre,
dans la pratique ce sont des tampons élémentaires d'adres-
ses identiques qui sont prévus en rapport avec les autres
signaux d'adresses.
Le tampon élémentaire d'adressesen rapport avec
le signal d'adresse externe A O est constitué par les transis-
tors MOSFET à canal P Q 100 à Q 107 et par les transistors MOS-
FET à canal N Q 108 à Q 115 De façon plus spécifique, le tam-
pon élémentaire d'adresses est constitué par un circuit de
porte NON-OU à deux entrées et par six inverseurs Le cir-
cuit de porte NON-OU à deux entrées est alimenté par le si-
gnal d'adresses externes A O et par le signal de sélection de
microplaquette CE Le signal d'adresse interne a O déli-
vré par l'inverseur constitué par le transistor MOSFET à ca-
nal P Q 104 et par le transistor MOSFET à canal N Q 112 et le
signal d'adresse interne a' délivré par l'inverseur cons-
titué par le transistor MOSFET à canal P Q 107 et par le tran-
sistor MOSFET à canal N Q 115 sont envoyés respectivement aux décodeurs des X X-DCR 1 et X-DCR 2 D'autre part, le signal d'adresse' interne a délivré par l'inverseur constitué par
le transistor MOSFET a canal P Q 102 et par le transistor MOS-
FET à canal N Q 110 est envoyé au détecteur de transition
d'adresses ATD.
De la même manière que pour le tampon d'adresses, les circuits OUExclusif situés dans le circuit de transition
d'adresses sont constitués respectivement par des circuits sta-
tiques Par exemple un tel circuit OU-Exclusif tel que repré-
senté sur la figure 8 est utilisé pour former chacun des cir-
cuits OU-Exclusif.
Sans que cela soit particulièrement limitatif, le circuit de porte OU est constitué par un circuit CMOS
tel que réprésênté sur la figure 14 De façon plus spécifi-
que, le circuit de porte OU est constitué par des transis-
tors MOSFET Q 16 Q Le circuit de porte OU est constitué par deux
circuits de porte NON-OU et par un circuit de porte NON-ET.
Un circuit de porte NON-OU est constitué par les transistors MOSFET à canal P Q 116 à Q 118 et par les transistors MOSPET à canal N Q 119 à Q 121; tandis que l'autre circuit de porte NON-OU est constitué par les transistors MOSFET à canal P Q 127 à Q 128 et par les transistors MOSFET à canal N Q 126 à Q 129 ' et que le circuit de porte NON-OU est constitué par
les transistors MOSFET à canal P Q 122 Q 125 et par les tran-
sistors MOSFET à canal N Q 123 Q 124 Chacun des signaux de sortie des circuits OU-Exclusif respectifs EX O à -Ee 4 est envoyé au circuits de porte NON-OU et les signaux de sortie
provenant des deux circuits de porte NON-OU sont envoyés.
au circuit de porte NON-OU, d'o est prélevée l'impulsion de déclenchement 0 apd*
Le générateur de signaux de commande:CSG repré-
senté sur la figure 11 comporte deux circuits d'étirage ou d'allongement de la durée des impulsions, constitués chacun
par un circuit statique, et un générateur de signaux de com-
mande interne, sans qu'il faille y voir là une limitation
particulière Le générateur de signaux de commande ' CSG re-
çoit l'impulsion de déclenchement 0 apd et forme différents signaux de cadencement nécessaires pour faire fonctionner la mémoire ROM Sur la figure, on n'a représenté que des signaux essentiels de cadencement, c'est-à-dire différents signaux de cadencement tels que mentionnés précédemment,
de manière à simplifier la description La figure 18 repré-
-2 28513
sente des formes d'ondes des signaux de cadencement O XS, 0 PCS' O X' O PC' O PA 1 l O PA 2 ' O a' OS et O HZ parmi les signaux essentiels de cadenement Le signal de précharge O PC et le
signal de cadencement O S ne sont pas représentés sur la fi-
gure 18, mais ces signaux 0 PC et O S sont des signaux formés
par inversion de la phase des signaux respectifs de cadence-
ment O PC et OS
Dans les deux circuits d'étirage ou d'allonge-
ment de la durée d'impulsions PW 51 et PW 52 représentés sur
la figure 11,un circuit d'allongement de la durée des im-
pulsions PW 51 forant le signal de précharge 0 PC,' le signal
de cadencement O PC formé par inversion de phase de ce si-
gnal, et le signal de référence 0 PCS nécessaire pour pro-
duire les différents signaux mentionnés ci-dessus à partir du générateur de signaux de commande internes Le signal de référence O PCS est un signal constitué par allongement de la durée de l'impulsion de déclenchement O apd par le circuit d'allongement de la durée des impulsions PW 51 et est réglé de manière à posséder une largeur ou durée d'impulsion prédéterminée En outre, le signal de cadenement 0 PC est
un signal diminuant en synchronisme avec la montée du si-
gnal de référence 0 PCS Par conséquent le signal de préchar-
ge O pc augmente en synchronisme avec la diminution du signal de référence 0 PCS La précharge des capacités présentes dans
les lignes de transmission de données formées dans les ré-
seaux de mémoire et la précharge de l'amplificateur de dé-
tection sont effectuées lorsque le signal de précharge O PC est au niveau bas Par conséquent, la durée de précharge est limitée conformément au signal de référence O PCS formé par PCS allongement de la largeur de l'impulsion de déclenchement 0 apd L'opération d'allongement de la largeur ou de la durée apd' des impulsions dans le circuit d'allongement de la durée
des impulsions doit être réalisée par exemple par combinai-
son des lignes à retard et des circuits de portes logiques.
L'autre circuit PW 52 d'allongement de la durée des impulsions forme le signal O X de cadencement de sélection de lignes de transmission de mots et le signal de référence
os nécessaire pour produire les différents signaux de caden-
cement mentionnés ci-dessus à partir du signal du générateur de signaux de commande internes,de la même manière que pour le signal de référence 0 PCS Le signal de référence OXS et,
d'une manière similaire au signal de référence O, un si-
gnal formé par allongement de la durée de l'impulsion de dé-
clenchement 0 apa et possède une durée d'impulsion réglée sur la durée nécessaire pour accroître le niveau des lignes de transmission de mots au niveau de sélection des cellules
de mémoire.
Le générateur de signaux de commande internes reçoit les deux signaux de référence décrits ci-dessus O P Cs et O et forme les signaux de cadencement O s' O PA 1 ' O PA 2 ' Oal et O HZ
représentés sur la figure 18.
Ainsi en formant les signaux de cadencement es-
sentiels pour le fonctionnement de la mémoire ROM dans les
circuits respectifs d'allongement de la durée des impuls-
sions, il est possible de régler ou positionner les signaux essentiels de cadencement séparément les uns des autres, de sorte que l'agencement s'en trouve simplifié et qu'en outre,
on en tire les avantages indiqués ci-dessus.
En effet, étant donné que le signal de référence 0 PCL servant à régler la durée de précharge pour les lignes
de transmission de données et analogues et l E signal de référen-
ce O XS servant à régler la durée requise pour accroître le niveau des lignes de transmission de mots jusqu'au niveau
de sélection des cellules de mémoire sont envoyés au généra-
teur de signaux de commande internesà partir des circuits respectifs d'allongement de la durée des impulsions, si la durée de la lecture est déterminée sur la base de ces deux
types de signaux de référence, il est alors possible d'obte-
nir une mémoire ROM permettant d'effectuer une opération pré-
cise de lecture des données De façon plus spécifique, les deux circuits PW 51 et PW 52 d'allongement de la durée des impulsions sont formés simultanément De ce fait, si les caractéristiques du circuit PW 51 d'allongement de la durée des impulsions devaient varier par suite de modifications des conditions de fabrication, les caractéristiques du cir-
cuit PW 52 d'allongement de la durée des impulsions varie-
raient également de la même manière Par exemple si la lar-
* geur de l'impulsion du signal de référence O PCS augmentait compte tenu de modifications des conditions de fabrication, la largeur du signal de référence O XS varierait également de la même manière Cependant la relation entre les deux
types de signaux de référence, par exemple la relation pen-
dant laquelle le signal de référence O XS augmenteaprès
qu'une durée prédéterminée se soit écoulée après la dimi-
nution du signal de référence O PCS' est maintenue indépen-
damment des variations des conditions de fabrication Par conséquent, il n'y a aucune possibilité que par exemple le
signal de cadendement 0 S qui augmente en réponse à la dimi- nution du signal de référence O et diminue en réponse à
la diminution du signal de référence 0 XS ne soit pas pro-
duit compte tenu des variations de conditions de fabrication.
En d'autres termes, il est possible d'obtenir une mémoire ROM à peine affectée par des variations des conditions de fabrication.
Sans qu'il faille y voir une limitation particu-
lière, dans la forme de réalisation représentée, la diminu-
tion du signal de précharge O PC est commandée par le signal de cadencement Os synchronisé avec le signal de cadencement
0 pal pour l'activation de l'amplificateur de détection de ma-
nière à réduire la consommation d'énergie C'est pourquoi
l'agencement est tel que la précharge des lignes de trans-
mission de données, des amplificateurs élémentaires de dé-
tection et analogues commence au moment of les signaux pro-
venant des cellules de mémoire sont amplifiés par les ampli-
ficateurs élémentaires respectifs de détection Par exemple, si la précharge n'est pas effectuée après que les signaux provenant des cellules de mémoire aient été amplifiés par les amplificateurs élémentaires respectifs de détection,
la charge électrique présente dans les capacités de disper-
sion et les capacités parasites des lignes de transmission de données raccordées aux cellules de mémoire sélectionnées
subira une fuite dans le temps Une énergie relativement im-
portante est nécessaire pour précharger à nouveau les capaci-
tés les lignes de transmission de données, une fois qu'elles
ont été déchargées C'est pourquoi, dans la forme de réalisa-
tion représentée, les capacités de dispersion et les capaci-
tés parasites des lignes de transmission de données sont pré-
chargées aussitôt après que les signaux provenance des cellu-
les de mémoire sont amplifiés par des amplificateurs élémen-
taires respectifs de détection, comme décrit ci-dessus.
Avant le démarrage de cette opération de préchar-
ge, le signal amplifié dans chaque amplificateur élémentaire de détection est transmis par l'intermédiaire des transistors
MOSFET Q et Q 9 à l'amplificateur principal situé dans le cir-
cuit élémentaire respectif de verrouillage De façon plus spé-
cifique, étant donné que les transistors MOSFET de transfert Q 8 et Q 9 sont maintenus à l'état CONDUCTEUR pendant la durée pendant laquelle le signal de cadencement 0 PA 2 est maintenu
au niveau haut, le signal amplifié dans cet amplificateur élé-
mentaire de détection est transmis à l'amplificateur principal par l'intermédiaire des transistors MOSFET Q 8 et Q 9 Lorsque la précharge des lignes de transmission de données et analogues
est déclenchée, le signal de cadencement 0 PA 2 est placé au ni-
veau bas Par conséquent les transistors MOSFET Q 8 et Q 9 sont
placés à l'état BLOQUE, de sorte que le couple des bornes d'en-
trée/sortie de l'amplificateur élémentaire de-détection et la
borne d'entrée/sortie de l'amplificateur principal sont élec-
triquement séparées les unes des autres C'est pourquoi il n'existe aucune possibilité que la borne d'entrée/sortie de l'amplificateur principal soit préchargée par la précharge décrite ci-dessus des lignes de transmission de données et analogues.
Comme cela sera décrit ci-après de façon détail-
lée, dans la forme de réalisation représentée, le niveau des lignes de transmission de mots est amené au niveau de non sé-
lection des cellules de mémoire après que les données conte-
nues dans les cellules de mémoire aient été transmises aux lignes de transmission de données de manière à réduire la consommation de l'énergie de la mémoire ROM De façon plus spécifique l'agencement est tel que, comme représenté sur la figure 11, le signal O X de cadencement de sélection des
lignes de transmission de mots est envoyé par l'intermédiai-
re d'un circuit de porte ET commandé par le signal O PA 1 pour l'activation de l'amplificateur de détection Ainsi, lorsque l'amplificateur de détection commence à fonctionner, le niveau de l'ensemble des lignes de transmission de mots est amené au
niveau de non sélection des cellules de mémoire.
On va décrire ci-après le fonctionnement de la forme de réalisation représentée, en se référant aux formes
d'ondes représentées sur la figure 18.
Tout d'abord, les signaux d'adresses externes Ao à A 14 sont modifiés de manière à lire les données hors
des cellules de mémoire désirées A la suite de cela, l'im-
pulsion de déclenchement 0 ATB est produite par la détection
de transition d'adresses ATD.
Un circuit PW 51 d'allongement de la durée des
impulsions reçoit l'impulsion dé déclenchement 0 ATD et for-
me le signal de référence O PCS servant à régler la durée de
précharge des lignes de transmission de données et analogues.
D'autre part, l'autre circuit PW 52 d'allongement de la durée des impulsions forme, en réponse à la diminution de l'impulsion
de déclenchement 0 APD' le signal O X de cadencement de sélec-
tion des lignes de transmission de mots et le signal de réfé-
rence 0 XS possédant une durée d'impulsion correspondant à la durée requise pour le niveau des lignes de transmission de mots
jusqu'au niveau de sélection des cellules de mémoire L'ac-
croissement du signal O X de cadencement de sélection des li-
gnes de transmission de mots a pour effet que les potentiels des lignes de transmission de mots raccordés auxcellules de mémoire désirées etles potentiels des lignes de transmission
de mots fictives correspondantes commencent à augmenter.
Lorsqu'un intervalle de temps prédéterminé s'est
écoulé après la modification des signaux d'adresses,c'est-à-
dire une fois que s'est écouléela durée qui est nécessaire pour précharger les capacités de dispersion et les capacités
parasites des lignes de transmission de données, l'amplifica-
teur de détection et analogues, le signal de référence OPCS
diminue En réponse à cette diminution, le générateur de si-
gnaux de commande interne accroit le signal de cadencement
O S et fait diminuer un signalde cadencement PC' La diminu-
tio du signal de cadencement O PC termine la précharge des lignes de transmission de données, de l'amplificateur de
détection et analogues D'autre part, l'amplificateur prin-
cipal commence à être préchargé en réponse à la montée du signal de cadencement 05 En outre, le générateur de signaux de commande
internesfait diminuer le signal de cadencement 01 la pour l'a-
mener au niveau bas, et ce après la montée du signal de ca-
dencement O S au niveau haut De ce fait l'amplificateur prin-
cipal et l'inverseur situé dans l'étage suivant cet inverseur,
qui ont été actives jusqu'alors,sont désactivés.
Par conséquent le potentiel présent sur le noeud NB de l'amplificateur principal passe de la valeur délivrée n
jusqu'alors, au niveau de précharge (la tension d'alimenta-
tion Vcc) En outre, en réponse à la montée du signal de ca-
dencement Os,les transistors MOSFET de décharge des lignes de mise à la masse raccordées aux cellules de mémoire désirées et les transistors MOSFET de décharge des lignes de mise à la
masse raccordées aux cellules fictives correspondant aux cel-
lules de mémoire désirées, sont placés à l'état CONDUCTEUR.
De plus le signal de cadencement 0 PC diminue à cet instant.
Par conséquent, les transistors MOSFET constituant les com-
mutateurs de colonnes,qui ont raccordé l'ensemble des lignes de transmission de données à l'amplificateur de détection afin de provoquer la précharge de ces lignes de transmission
de données, fonctionnent de manière à raccorder l'amplifica-
teur de détection uniquement aux lignes de transmission de données raccordées aux cellules de mémoire désirées, et les lignes de transmission de données raccordées aux cellules fictives correspondant aux cellules de mémoire désirées Par
conséquent, les données mémorisées dans une cellule de mé-
moire désirée sont transmises à une borne d'entrée/sortie de l'amplificateur élémentaire correspondant de détection, sous la forme d'une variation du potentiel de la ligne de
transmission de données, et la tension de référence prove-
nant de la cellule fictive correspondante est envoyée à
l'autre borne d'entrée/sortie de l'amplificateur élémentai-
re de détection De façon plus spécifique, le potentiel de
la ligne de transmission de données D Ln raccordée à une cel-
lule de mémoire désirée varie comme représenté par une li-
gne formée de tirets ou par une ligne en trait plein con-
formément à la donnée mémorisée dans la cellule de mémoi-
re, comme cela est représentée sur la figure.
Ensuite, le signal de référence O XS diminue.
A ce moment, les potentiels des lignes de transmission de
mots raccordés aux cellules de mémoire désirées ont augmen-
té à un certain niveau.
En réponse à la diminution du signal de référen-
ce OXS' le générateur de signaux de commande internes provoque
la diminution du signal de cadencement O OS Ceci termine l'opé-
ration de précharge pour l'amplificateur principal.
En synchronisme avec la diminution du signal de cadencement O se le générateur de signaux de commande internes
fait augmenter le signal de cadencement 0 P Al pour l'activa-
tion de l'amplificateur de détection De ce fait, l'amplifi-
cateur de détection commence à amplifier la différence de
potentiel entre chacune des lignes de transmission de don-
nées raccordées aux cellules de mémoire mentionnées ci-des-
sus et la ligne correspondante faisant partie de la ligne de transmission de données raccordée aux cellules fictives
mentionnées plus haut.
En outre, le générateur de signaux de commande
internesfait diminuer le signal 0 X de cadencement de sélec-
tion des lignes de transmission de mots en synchronisme avec la montée du signal de cadencement 0 PA 1 ' En d'autres termes, les lignes de transmission de mots sont amenéesau niveau de
non sélection Ceci a pour effet que la consommation d'éner-
gie de la mémoire ROM est plus faible, comme décrit plus loin.
Comme cela a été décrit ci-dessus, lorsque l'am-
plificateur de détection commence à fonctionner, le potentiel de la ligne de transmission de données D Ln raccordée à une
cellule de mémoire désirée varie de façon importante en-fonc-
tion de la donnée, qui s'y trouve mémorisée, comme représen-
té sur la figure.
Lorsque la différence de potentiel entre le cou-
ple mentionné ci-dessus de lignes de transmission de données
est amplifiée à un certain niveau par l'amplificateur de dé-
tection, le générateur de signaux de commande intern% provo-
que la montée du signal de cadencement O PA 2 De ce fait, le signal de sortie délivré par l'amplificateur de détection
est transmis à l'amplificateur principal.
A la suite de la montée du signal de cadence-
ment O PA 2 ' le générateur de signaux de cadencement internes provoque à nouveau la montée du signal de cadencement la au niveau haut En réponse à la montée du signal de cadencement 01 a' l'amplificateur principal et l'inverseur sont activés,
et le signal de sortie délivré par l'amplificateur de détec-
tion est amplifié et est verrouillé, puis est retransmis au circuit ECC De façon plus spécifique, le niveau présent au noeud N Bn de l'amplificateur principal varie en passant du niveau de précharge au niveau correspondant à la donnée lue
hors d'une cellule de mémoire désirée Par conséquent l'in-
verseur arrêtera délivrance de l'ancienne donnée maintenue dans les capacités de dispersion et les capacitésparasitesaccou-
plées à son noeud de sortie, et commence à délivrer une nou-
velle donnée.
En outre, le circuit ECC commence à délivrer une
nouvelle donnée après avoir délivré une donnée indéfinie pen-
dant un certain intervalle de temps déterminé par la durée requise pour que l'inverseur modifie son contenu de sortie en passant de l'ancienne donnée à la nouvelle donnée, et par
le retard du circuit ECC lui-même.
Le signal de cadencement 0 HZ est maintenu au ni-
veau bas pendant la durée pendant laquelle le circuit ECC dé-
livre une donnée indéfinie Par conséquent, pendant cet inter-
valle de temps, les bornes de sortie externes DO% à DO 7 sont
à l'état flottant Ensuite, de nouvelles données sont déli-
vrées à partir des bornes de sortie externes.
De plus, le générateur de signaux de commande in-
terne fait augmenter à nouveau le signal de cadencement O PC pour l'amener au niveau haut après avoir fait diminuer le signal de cadencement 0 PR 1 pour l'amener au niveau bas De ce fait l'opération de précharge pour les lignes de transmission
de doninées, l'amplificateur de détection et analogue est ter-
minée. On notera que, comme des données antérieures sont maintenues par l'inverseur dans l'étage qui succède à l'amplificateur principal, pendant la durée s'étendant entre l'instant o l'amplificateur principal est désactivé jusqu'à l'instant o cet amplificateur est activé à nouveau par le signal de cadencement 0 la' les signaux de sortie Dn provenant
du circuit ECC et les signaux de sortie DO provenant des bor-
n nes de sortie externes respectives sont les données antérieures
Ci-après on va donner une description de la rela-
tion entre les signaux d'adresses externes et les données
de sortie D On (n = O à 7) délivrées par les bornes de sor-
tie externe La figure 17 représente la relation entre les
signaux d'adresses externes A O à A 16 et les données de sor-
tie D On n Lorsque l'un quelconque des signaux d'adresses externes a à a 14 varie, les données à 32 bits sont délivrées par le circuit ECC comme cela a été décrit précédemment Dans la forme de réalisation représentée, les données à 32 bits peuvent être prélevées sur les bornes de sortie externes dans quatre ensembles, selon un système à division du temps,
bien qu'il n'y faille voir là aucune limitation particulière.
De façon plus spécifique, il est possible de déterminerlequel
des quatre ensembles doit être extrait, conformémertà la com-
binaison des signaux d'adresses externes A et A
* 16,
Comme représenté sur la figure 17, si les signaux d'adresses externes A 15 et A 16 sont combinés comme en @, alors les données à huit bits représentées par DO ( O), sont délivrées par les bornes de sortie externes Si les signaux d'adresses externes A 15 et A 16 sont combinés comme à la la suite de cela, alors des données à huit bits représentées
par DO ( sont délivrées en un bref intervalle de temps.
Ensuite, de la même manière, des données à huit bits repré-
sentées par DO ( <) et des données à huit bits représentées par DO ((îj) sont délivrées successivement pendant un bref
intervalle de temps.
La raison pour laquelle la donnée DO (Q), la donnée DO ( N) et la donnée DO ( ) sont délivrées en un bref intervalle de temps tient au fait que les données DO <Q) à DO ( @) ont déjà atteint les noeuds de sortie du
circuit ECC à l'instant o la donnée DO ( î) est délivrée.
Dans la forme de réalisation représentée, comme
décrit ci-dessus, les réseaux de cellulesde mémoire, le ré-
seau de cellulesfictivessl'amplificateur de détection et le circuit de verrouillage sont constitués respectivement par des circuits dynamiques, tandis queles autres circuits sont constitués respectivement par des circuits statiques Les
signaux de cadencement internes requis pour les fonctionne-
ments des circuits dynamiques sont tous formés à l'inté-
rieur de la mémoire ROM par détection des modifications des signaux d'adresses, c'est-à-dire conformément au cadencement du démarrage de l'opération d'accès à la mémoire ROM, pour
la lecture Par conséquent, les signaux envoyés depuis l'ex-
térieur lors de l'opération de lecture peuvent être rendus essentiellement identiques à des signaux envoyés dans une mémoire ROM statiques, de sorte que la manipulation de la
mémoire ROM devient extrêmement facile.
D'autre part, les circuits essentiels internes, c'est-à-dire les réseaux de cellules de mémoire, les réseaux
de cellulesfictiveset l'amplificateur de détection sont cons-
titués respectivement par des circuits dynamiques C'est pour-
quoi il est possible d'amener la consommaticnd'énergie à un niveau plus faible et le degré d'intégration à un niveau plus élevé Lors de l'opération de lecture, les circuits
dynamiques sont préchargés moyennant l'utilisation de la du-
rée requise pour l'opération de sélection des cellules de
mémoire En outre, on utilise comme amplificateur de détec-
tion un circuit amplificateur différentiel extrêmement sen-
sible C'est pourquoi il est possible de lire de contenu
des cellules de mémoire à une vitesse extrêmement rapide.
En outre, dans la forme de réalisation des li-
gnes de transmission de mots sont à nouveau amenées au ni-
veau de non sélection après avoir été amenées au niveau de
sélection de cellules de mémoire pour une opération de lec-
ture C'est ainsi que l'on obtient une valeur plus faible pour la consommation d'énergie de la mémoire ROM De façon plus spécifique, ces lignes de transmission de mots ne sont
pas amenées au niveau de non sélection après avoir été ame-
nées au niveau de sélection des cellules de mémoire pour
une opération de lecture, il circule de façon désavantageu-
se un courant intense consommé de façon inutile, et ce pour
les raisons suivantes.
Par exemple dans le cas o dans les transistors MOSFET de mémorisation (cellules de mémoire) de M O à M 6 sont enregistrées des données " 0 ", sur les figures 2 A et 2 B,
lorsque afin de sélectionner par exemple le transistor MOS-
FET de mémorisation Mou on amène la ligne de transmission de mots W 512 au niveau de sélection (niveau haut) et que la ligne de mise à la masse Go est amenée au niveau bas, la charge électrique stockée dans les capacités de dispersion et les capacités parasites de la ligne de transmission de données DL O est déchargée par l'intermédiaire du transistor
MOSFET de mémorisation M ' Conformément à ce fait, le poten-
tiel de la ligne de transmission de données DL O diminue gra-
duellement A ce sujet, les capacités des lignes de transmis-
sion de données et les capacités des lignes de mise à la mas-
se sont préchargées d'avance C'est pourquoi toutes les li-
gnes de transmission de données et les lignes de mise à masse hormis la ligne de transmission de données DL O raccordée à la
cellule de mémoire sélectionnée et la ligne de mise à la mas-
se G O e sont maintenues au niveau de précharge (niveau haut) à cet instant Donc, en ce qui concerne le transistor MOSFET de mémorisation Mi l'électrode de ce dernier, raccordée à
la ligne de transmission de données DL 0, est amenée à fonc-
tionner en tant que source, tandis que l'électrode de ce tran-
sistor, raccordée à la ligne de mise à la masse G est ame-
née à fonctionner en tant que drain, Par conséquent, lorsque le potentiel de la ligne de transmission de données DL O
s'abaisse graduellement jusqu'à devenir inférieur à la ten-
sion de seuil du transistor MOSFET de mémorisation Ml par rapport au potentiel de la ligne de transmission de mots
W 512, le transistor MOSFET de mémorisation M, passe égale-
ment à l'état CONDUCTEUR Il en résulte que lachare élec-
trique stockée dans les capacités de dispersion et les capa-
cités parasites de la ligne de mise à la masse G est égale-
ment déchargée par l'intermédiaire des transistors MOSFET de mémorisation M O et M Par conséquent le niveau de la
ligne de mise à la masse G O diminue également graduelle-
ment En ce qui concerne également le transistor MOSFET de mémorisation M 3, de la même manière, son électrode située sur le côté de la ligne de mise à la masse G 1 est amenée à fonctionner en tant que source et son électrode, située du coté de la ligne de transmission de donnée DL 1, est amenée à fonctionner en tant que drain C'est pourquoi, lorsque le niveau de la ligne de mise à la masse G 1 passe à une valeur inférieure à la tension de seuil du transistor de mémorisation M 2 eh rapport avec le niveau de la ligne de transmission
de mots W 512, le transistor de mémorisation M 2 passe égale-
ment à l'état CONDUCTEUR Par conséquent, la charge électri-
que, stockée dans les capacités de la ligne de transmission
de données DL 1 est déchargée par l'intermédiaire des transis-
tors MOSFET D%, M 1 et Mo et c'est pourquoi le potentiel de la ligne de transmission de données DL 1 diminue également
graduellement Alors les transistors MOSFET de mémorisa-
tion M 3 à M 6 subissent le même phénomène que les transistors
MOSFET de mémorisation M 1 et M 2 si bien que la charge élec-
trique stockée dans les capacités de dispersion et les capa-
cités parasites de chacune des lignes de mise à la masse G 2,
G 3 et des lignes de transmission de données DL 2, DL 3 est dé-
chargée d'une manière indésirable De façon plus spécifique, également, la charge électrique préchargée d'avance dans
* les capacités de dispersicnet les capacités parasites de cha-
cune des lignes de transmission de données DL 1 à DL 3 et des
lignes de mise à la masse G 1 à G 3 est déchargée de façon in-
désirable Par conséquent, un courant relativement intense,
consommé de façon inutile, circule d'une manière désavanta-
geuse En outre, lors de l'opération ultérieure de lecture, ces capacités de dispersion et ces capacités parasites, qui se sont déchargées, doivent être à nouveau préchargées Par
copséquent la consommation en énergie devient défavorable-
ment importante.
Par conséquent, dans la forme de réalisation repré-
sentée, le niveau des lignes de transmission de mots est ame-
né à nouveau au niveau de non sélection, après que le niveau des lignes de transmission de mots a été amené au niveau de
sélection et que les donnéÈmémorisées dans la cellule de mémoi-
re sélectionnées sont prélevées pour être transmises à la li-
gne de transmission de données Par conséquent, il est possi-
ble de réduire le nombre des transistors MOSFET de mémorisa-
tion mentionnés ci-dessus et devant être mis à l'état CONDUC-
TEUR, de sorte que l'on peut empêcher la circulation d'un cou-
rant intense inefficace Par exemple, en ce qui concerne le
transistor de mémorisation M 1 lorsque la ligne de transmis-
sion de mots M 512 est amenée au niveau de sélection et que le transistor MOSPET de mémorisation Mo est placé à l'état CONDUCTEUR, le potentiel de la ligne de transmission de mots DL O diminue graduellement Si la ligne de transmission de mots, W 512 est maintenoeau niveau de sélection tel qu'il est,
le potentiel de la ligne de transmission de données DL O de-
viendra inférieur à la tension de seuil du transistor MOSFET de mémorisation M 1 en rapport avec le niveau des lignes de
transmission de mots, ce qui entraîne une consommation d'éner-
gie importante dans la mémoire ROM, comme décrit ci-dessus.
C'est pourquoi, le niveau des lignes de transmission de mots est amené au niveau de non sélection avant que le potentiel de la ligne de transmission de données DL O devienne inférieur à la tension de seuil du transistor MOSFET de mémorisation M 1 en rapport avec le niveau des lignes de transmission de mots Ainsi le transistor MOSFET de mémorisation Ml passera
à l'état CONDUCTEUR et il est possible d'empêcher la circu-
lation d'un courant intense inefficace.
La description ci-dessus indique que les lignes
de transmission de mots sont amenées au niveau de non sélec-
tion afin d'empêcher les transistors MOSFET de mémorisation autres que le transistor MOSFET de mémorisation sélectionné, de passer indésirablement à l'état CONDUCTEUR Cependant, afin de permettre au potentiel d'une ligne de transmission de données de varier de façon importante en fonction de la donnée mémorisée dans un transistor MOSFET de mémorisation sélectionné, il est souhaitable d'amener la ligne de trans- mission de mots au niveau de non sélection avant que l'un ou l'autre des deux transistors MOSFET de mémorisation M 2 à M 6 vienne à l'état CONDUCTEUR Par exemple, si l'agencement est tel que la ligne de transmission de mots W 512 est amenée au niveau de non sélection après qu'elle a été amenée au niveau
de sélection et avant que le transistor MOSFET de mémorisa-
tion M 2 sàit placé à l'état conducteur, le transistor MOSFET de mémorisation M 1 passe à l'état CONDUCTEUR et le potentiel
de la ligne de mise à la masse G 1 diminue graduellement Ce-
pendant, une quantité extrêmement importante de chargesélec-
triques stockées dans les capacités des lignes de mise à la masse G 1 doit être déchargée jusqu'à ce que le potentiel de
la ligne de mise à la masse G 1 devienne inférieur à la ten-
sion de seuil du transistor MOSFET de mémorisation A 2, en rapport avec le niveau de la ligne de transmission de mots W 512; c'est pourquoi ceci nécessite un intervalle de temps
relativement long Pendant cet intervalle de temps, ce po-
tentiel de la ligne de transmission de données DL O diminue
de façon importante C'est pourquoi, il est possible d'appli-
quer à la ligne de transmission de données DL O un niveau
élevé conformément à la donnée mémorisée dans le transis-
tor MOSFET de mémorisation M sélectionné.
Dans la pratique, comme représenté sur la figu-
re 11, le signal 0 x de cadencement de sélection des lignes de transmission de mots délivré par le générateur de signaux
de commande ESG est commandé au moyen du signal de cadence-
ment 0 P Al servant à activer le commutateur de sélection De ce fait les lignes de transmission de mots sont placées au
niveau de sélection et ensuite, après l'écoulement d'un in-
-tervalle de temps prédéterminé, les lignes de transmission de mots sont amenées au niveau de non sélection De façon plus spécifique, dans la forme de réalisation représentée,
lorsque l'amplificateur de détection est sélectionné,tou-
tes les lignes de transmission de mots sont amenées au ni-
veau de non sélection. Sans que cela soit particulièrement limitatif, dans les réseaux de cellules de mémoire, les circuits de
compensation sont BLOQUES à tous moments En d'autres ter-
mes, les circuits de compensation sont constitués par des transistors M 40SFET, auxquels est associée une marque x et qui sont formés en même temps que les transistors MOSFET de mémorisation, dans lesquels des signaux binaires " 1 "-sont
inscrits Ces transistors MOSFET sont égaux aux nombres to-
taux de transistors MOSFET raccordés à chaque ligne de trans-
mission de mots fictive et des transistors MOSFET raccordés
à chaque ligne de-transmission de mots Ainsi, il est possi-
ble de rendre égales les capacités de dispersion et parasi-
tes accouplées à la ligne de transmission de mots fictive et
les capacités de dispersion et parasites raccordées à la li-
gne de transmission de mots, de sorte que les cadencements de montée dans la ligne de transmission de mots fictive et dans la ligne de transmission de mots peuvent être rendus
réciproquement identiques Par conséquent, lors de l'opé-
ration de lecture de la mémoire ROM, même si le cadencement
de sélection des lignes de transmission de mots et des li-
gnes de transmission de mots fictives se situe en retard par rapport à la décharge des réseaux de mémoire, les tensions de grille de la cellule de mémoire et de la cellule fictive seront identiques entre elles Par conséquent, une tension conforme au rapport des conductances entre la cellule de mémoire et la cellule fictive est appliquée entre les deux bornes d'entrée de l'amplificateur de détection, si bien
qu'il ne se produit aucun défaut de fonctionnement.
Un tel agencement des cellules de-mémoire et des
cellules fictives peut être utilisé pour des mémoires ROM sta-
tiques ou des mémoires ROM dynamiques ordinaires.
Le circuit de compensation peut être constitué
par un condensateur, étant donné que le circuit de compensa-
tion doit seulement rendre essentiellement égales l'une à l'autre la valeur des capacités raccordées à la ligne de transmission de mots fictive et la valeurs des capacités raccordées à la ligne de transmission de mots De façon plus spécifique, l'agencement peut être tel qu'un condensateur est raccordé à la ligne de transmission de mots fictive de telle sorte que la valeur des capacités accouplées à la ligne de transmission de mots et la valeur des capacités accouplées
à la ligne de transmission de mots fictive sont essentiel-
lement égales l'une à l'autre.
Cependant il est souhaitable de réalisation le
circuit de compensation au moyen de transistors MOSFET Ce-
ci est du au fait'que si la valeur de capacité d'un transis-
tor MOSFET de mémorisation est susceptible de varier compte-
tenu de variations des conditions de fabrication, la valeur des capacités d'un transistor MOSFET constituant le circuit de compensation variera de façon similaire; c'est pourquoi il est possible de rendre essentiellement égales l'une à
l'autre la valeur des capacités raccordées à la ligne fic-
tive de transmission de mots et la valeur des capacités
raccordées à la ligne de transmission de mots, indépendam-
ment de variations des conditions de fabrication De façon plus spécifique, si par exemple, la valeur du recouvrement entre la région de source et l'électrode de grille d'un
transistor MOSFET de mémorisation et la valeur de recouvre-
ment entre la région de drain et l'électrode de grille de
ce même transistor varient par suite de variations des con-
ditions de fabrication, étant donné qu'un transistor MOSFET constituant le circuit de compensation est formé en nne temps que le transistor MOSFET de mémorisation, également dans le transistor MOSFET constituant le circuit de compensation,
la valeur de recouvrement entre la région de source et l'élec-
trode de grille et la valeur de recouvrement entre la ré-
gion de drain et l'électrode de source varieront de la mê-
me manière que les valeurs de recouvrement dans le transis-
tor MOSFET de mémorisation, par suite de variations des conditions de fabrication Par conséquent, il est possible de rendre essentiellement égales l'une à l'autre la valeur des capacités du transistor MOSFET de mémorisation et la valeur des capacités du transistor MOSFET constituant le circuit de compensation, indépendamment des variations des conditions de fabrication De ce fait, il est possible de rendre essentiellement identiques la valeur des capacités accouplées à la ligne de transmission de mots fictive et
la valeur des capacités accouplée à la ligne de transmis-
sion de mots, indépendamment des variations des conditions
de fabrication.
Dans le cas o le circuit de compensation est réalisé par un transistor MOSFET, étant donné qu'il suffit de rendre identiques les nombres des transistors MOSFET raccordés à la ligne de transmission de mots fictive et
les transistors MOSFET raccordés à la ligne de transmis-
sion de mots, on peut utiliser n'importe quel transistor
MOSPET, pourvu que ce transistor MOSPET-possède un agen-
cement tel que sa grille soit raccordée à la grille de
transmission de mots fictive et que la ligne de transmis-
sion de données et la ligne de mise à la masse soit rendue non conductrice Par exemple l'agencement peut être tel que le circuit de compensation n'est pas raccordé à la ligne
de transmission de données et à la ligne de mise à la masse.
Dans le cas o le circuit ECC est incorporé dans la mémoire ROM, il est possible, d'améliorer dans une large
mesure le rendement de production de la mémoire à semiconduc-
teurs compte-tenu du fonctionnement avec corrections d'erreurs
du circuit ECC.
Dans le cas o un circuit ECC est incorporé dans une mémoire à semiconducteurs située sur une microplaquette de manière à rétablir le fonctionnement de toute cellule de
mémoire défectueuse afin d'améliorer le rendement de produc-
tion, un circuit ECC possédant la fonction de correction
d'erreur sur un bit requiert par exemple des signaux de pa-
rité à quatre bits pour des données à huit bits; des signaux de parité à six bits pour des données à trente-deux bits; et des signaux de parité à huit bits pour des données à cent bits Par conséquent, lorsque le nombre des bits de données
est plus faible, le pourcentage du nombre des bits de pari-
té par rapport à l'ensemble du bit est plus élevé, si bien que la capacité réelle de mémorisation du réseau de cellules de mémoire diminue D'autre part, si l'on augmentele nombre des bits de données, il est nécessaire de prévoir un nombre important de bornes extérieures pour la sortie des données et par conséquent il est difficile d'incorporer le circuit
ECC dans la mémoire à semiconducteurs.
La mémoire ROM conforme à la forme de réalisa-
tion représentée est agencée de telle manière que les don-
nées de plusieurs bits délivrés par le circuit ECC sont en-
voyés dans plusieurs étages au moyen du multiplexeur MPX, comme cela a été décrit précédemment De ce fait, il est possible d'accroître le nombre des bits de données et de
réduire le pourcentage des nombres des bits de parité né-
cessaires par rapport à l'ensemble des bits, sans accroi-
tre le nombre des bornes de sortie de la microplaquette à
circuits intégrés Par conséquent, il est possible d'accroi-
tre la capacité réelle de mémorisation des réseaux de mé-
moire.
En général, dans une mémoire de grande capaci-
té du type à circuits intégrés,monolithique, les défauts pouvant se produire simultanément dans plusieurs cellules de mémoire voisines les unes des autres sont imputables par
exemple à l'imperfection inévitable de la technique de fa-
brication des circuits intégrés Par exemple une pellicule formant masque du type comportant une résine photosensible
prévu pour l'attaque chimique sélective d'une pellicule iso-
lante et d'une pellicule conductrioe:' n'est pas nécessairement
traitée d'une manière excellente par suite de l'hétérogénéi-
té du matériau et des effets nuisibles de poussières non né-
gligeables et analogues Si la configuration ou le dessin de la pellicule formant masque traitée présente des défauts tels que des défauts de planéité indésirables et des têtes d"'épingles,des défauts sont transférés de façon nuisible à la pellicule isolante et à la pellicule conductrice devant être traitée au moyen de la pellicule formant masque Si un dépÈt quelconque devait être présent dans la pellicule
formant masque utilisée pour l'implantation d'ions d'impu-
reté, ces ions d'impuretés sont introduits dans une partie indésirable à la partie du substrat semiconducteur ou bien les ions d'impureté ne sont pas introduits dans une partie désirée D'autre part, le substrat semiconducteur devant
être utilisé présente des défauts tels que le défaut cris-
tallin qui entraîne des défauts dans les caractéristiques des éléments semiconducteurs devant être formés sur ledit cristal. Dans la mémoire de grande capacité, on-donne aux éléments semiconducteurs et aux couches de câblage des
dimensions réduites de manière à obtenir une densité su-
périeure Par conséquent, plusieurs éléments de circuits
peuvent être inclus dans une zone de défaut C'est pour-
quoi plusieurs cellules défectueuses peuvent être ainsi réalisées d'une manière concentrée Lors de l'opération de lecture de la mémoire ROM conformément à la forme de réalisation, chacun d'un ensemble de transistors MOSFET, à partir desquels les données sont prélevées simultanément, est sélectionné à partir de l'un des réseaux élémentaires de cellules de mémoire, correspondant aux amplificateurs
élémentaires de détection, comme cela a été décrit précé-
demment De façon plus spécifique,plusieurs bits envoyés au circuit ECC sont prélevés hors des transistors MOSFET de mémorisation formés sur le substrat semiconducteur, dans des positions réparties en étant distantes les unes des
autres Les données lues hors de plusieurs cellules défec-
tueuses ainsi réalisées d'une manière concentrées sont dis-
persées dans plusieurs ensembles de données Il en résulte que le bit d'erreur contenu dans un ensemble de données
peut être réduit à une valeur de l'ordre de un bit au maxi-
mum C'est pourquoi, même un circuit ECC possédant une fai-
ble capacité de correction d'erreurs (capacité de correc-
tion de unbit) est apte à corriger le bit d'erreur C'est
pourquoi il est possible d'améliorer grandement le rende-
ment de fabrication de la mémoire à semiconducteurs.
Si les réseaux de cellules de mémoire, les ré-
seaux de cellules fictives et l'amplificateur de détection sont constitués respectivement par des circuits dynamiques comme dans le cas de la forme de réalisation représentée, les données lues statiques et les signaux de parité peuvent être envoyés au circuit ECC moyennant le fait de prévoir un circuit pratique de verrouillage En conséquence, le circuit ECC peut être constitué par un simple circuit statique En
d'autres termes, il devient possible de simplifier la cons-
truction et le fonctionnement du circuit ECC.
En outre, on peut réduire la consommation-de courant en prévoyant par conséquent le circuit pratique verrouillage De façon plus spécifique, s'il n'est prévu aucun circuit de verrouillage, les variations des signaux de sortie de l'amplificateur de détection provoquées par
l'opération de précharge sont envoyées de façon indésira-
ble au circuit ECC Il en résulte que le circuit ECC est actionné lorsque son fonctionnement n'est pas désiré Le
fonctionnement indésirable du circuit ECC accroit Lla con-
sommation de courant Le fait de préyoir le circuit de ver-
rouillage empêche les modifications des signaux de sortie de l'amplificateur de détection,provoquées par l'opération de précharged'être transmises au circuit ECC De façon
plus spécifique, pendant l'intervalle de temps pendant le-
quel-les réseaux de mémoire, l'amplificateur de détection,
l'amplificateur principal et analogues sont soumis à l'opé-
ration de précharge, les bornes de sortie du circuit ECC et de l'amplificateur principal Sont pratiquement séparés les une des autres par les circuits trois-états Par conséquent
la variation du potentiel sur la borne de sortie de l'ampli-
ficateur principal, provoquée par l'opération de précharge, n'est pas transmise au circuit ECC C'est pourquoi il est
possible d'empêcher le circuit ECC d'être actionné de fa-
çon indésirable; par conséquent, il est possible d'empê-
cher l'accroissement de la consommation du courant.
Etant donné que les circuits statiques sont cons-
titués respectivement par des circuits CMOS, la consommation
d'énergie de la mémoire ROM peut être réduite.
La forme de réalisation décrite ci-dessus de
l'invention n'est pas exclusive.
On peut utiliser un agencement tel que le tam-
pon d'adresses servant à recevoir les signaux d'adresses ex-
ternes délivrés depuis l'extérieur, et le tampon de sortie servant à former les signaux de sortie délivrés à l'extérieur sont constitués respectivement par des circuits statiques, et que les autres circuits sont tous constitués respectivement
par des circuits dynamiques On notera que dans le cas o éga-
lement des décodeurs d'adresses sont constitués respective-
ment par des circuits statiques, l'opération de sélection d'adresses est déclenchée immédiatement après l'application des signaux d'adresses externes Dans ce cas, on obtient un
avantage tel que les réseaux de mémoire, les réseaux de cel-
lules fictives, l'amplificateur de détection et analogues peuvent être préchargés en utilisant l'intervalle de temps
s'étendant entre l'application des signaux d'adresses exter-
neset la sélection des adresses.
L'invention peut être largement utilisée pour des
mémoires ROM à masques verticales, des mémoires ROM program-
mables (mémoire ROM électriquement programmable, des mémoires ROM modifiables électriquement,en plus des mémoires ROM à masque horizontales décrite ci-dessus Il est possible de
changer et de modifier différemment les réseaux de cellu-
les de mémoire, les réseaux de cellules fictives, les am-
plificateurs élémentaires de détection, les décodeurs
d'adresses, le générateur de signaux de commande et d'au-
tres éléments.
Claims (42)
1 Mémoire à semiconducteurs, caractérisée en ce qu'elle comporte plusieurs cellules de mémoire morte (M O M 6), un circuit de sélection (CW 1-CW 4) permettant de sélectionner l'une desdites cellules de mémoire, une
cellule fictive (DC 01,DC 2; > servant à former un poten-
tiel de référence en rapport avec les données lues hors
d'une cellule de mémoire sélectionnée, un circuit amplifi-
cateur différentiel dynamique (SA) comportant deux bornes
ú 0 d'entrée servant à recevoir la donnée lue hors d'une cel-
lule de mémoire sélectionnée et le potentiel de référence formé par ladite cellule fictive et qui amplifie ladite
donnée par rapport audit potentiel de;référence, et un cir-
cuit de commande(CSG 1) servant à commander le fonctionne-
ment dudit circuit amplificateur différentiel dynamique.
2 Mémoire à semiconducteurs selon la revendi-
cation 1, caractérisé en ce qu'elle comporte en outre, un première ligne de transmission de données (DL) raccordée à une borne d'entrée dudit circuit amplificateur différentiel
dynamique (SA 0) et à laqoelle sont raccordées plusieurs cellu-
les de mémoire morte (M O M 6), une seconde ligne de trans-
mission de données (DL) raccordée à l'autre borne d'entrée
dudit circuit amplificateur différentiel dynamique et à la-
quelle sont raccordées plusieurs cellules de mémoire morte (MO M 6), une premièrecellule fictive (DC 01,DC 02) qui est rendue opérationnelle lorsque l'une des cellules de mémoire
raccordées à ladite première ligne de transmission de don-
nées est sélectionnée par:le circuit de sélection (CWC 1 Ci C 37) et détermine le potentiel de référence devant être envoyé à ladite autre borne d'entrée dudit circuit amplificateur
différentiel dynamique à cet instant, et une seconde cellu-
le fictive (DC 031 DC 04) qui est rendue opérationnelle lorsque
l'une des cellules de mémoire raccordée à ladite seconde li-
gne de transmission de données est sélectionnée par ledit circuit de sélection et détermine le potentiel de référence devant
être envoyé à la première borne d'entrée dudit circuit ampli-
ficateur différentiel dynamique à cet instant.
3 Mémoire à semiconducteurs selon la revendica-
tion 2, caractérisée en ce que ledit circuit amplificateur différentiel dynamique (SA 0) est constitué par un premier
transistor MOSFET(Q 3) possédant un premier type de conduc-
tivité et à la grille duquel est raccordée la première li-
gne de transmission de données, un second transistor MOSFET
(Q 4) possédant le premier type de conductivité et à la gril-
le duquel est raccordée ladite seconde ligne de transmission de données, un transistor MOSFET de commutation (n 5) prévu entre les premières électrodes et lesdits premier et second transistors MOSFET (Q 3 PQ 4) d'une part et un premier point de potentiel d'autre part et qui est placé à l'état CONDUCTEUR/ BLOQUE par un signal de commande délivré par ledit circuit de
commande (PSG), et un circuit de charge (Q 1,Q 2) entre les se-
condes électrodes dudit premier et second transistors MOSFET
d'une part et un second point de potentiel (Vcc) d'autre part.
4 Mémoire à semiconducteurs selon la revendica-
tion 3, caractérisée en ce que ledit circuit de charge (Q 11 Q 2)
est constitué par un circuit de charge actif.
Mémoire à semiconducteurs selon la revendica- tion 4, caractérisée en ce que ledit circuit de charge actif
(Q 1 'Q) est constitué par un troisième transistor (Q 1) possé-
dant le seconde tyrpe de conductivité et dont une seconde élec-
trode est raccordée la seconde électrode dudit premier tran-
sistor MOSFET (Q 3) possédant le premier type de conductivité et dont la grille est raccordée à la grille de ce premier transistor MOSFET (Q 3) et à la seconde électrode dudit second transistor MOSFET (Q 4), et un quatrième transistor MOSFET (Q 2) possédant le second type de conductivité et dont une seconde électrode est raccordée à la seconde électrode dudit second
transistor MOSFET (Q 4) possédant le premier type de conducti-
vité, et dont la grille est raccordée à la grille dudit second transistor MOSFET (Q 4) et à la seconde électrode dudit premier
transistor MOSFET (Q 3) et dont une première électrode est rac-
cordée à la première électrode dudit premier transistor MOSPET
(Q 3) et au second point de potentiel (Vcc).
6 Mémoire à semiconducteurs selon la revendica-
tion 2, caractérise en ce que chacune desdites cellules de mé- moire (M O M 6) est constituée par un élément semiconducteur
de mémorisation apte à posséder une première ouune seconde con-
ductane en fonction de la donnée mémorisée en lui-même, lors-
que la cellule de mémoire est sélectionnée, et que chacune des-
dites première et seconde cellulesfictives(DC 01,DC 02;DC 03,DC 04) est apte à posséder une conductance située entre la première et la seconde conductances lorsque la cellule fictive est activée,
ce qui a pour effet que ledit circuit amplificateur différen-
tiel dynamique (SA 0) est alimenté par un potentiel de référen-
ce déterminé par la conductance de l'une desdites cellules fic-
tives activées et par un signal possédant un niveau déterminé
par la conductance d'une cellule de mémoire sélectionnée.
7 Mémoire à semiconducteursselon la revendication 6, caractérisée en ce que ladite première cellule fictive l
(DC 10,DC 02) est raccordée à ladite seconde ligne de transmis-
sion de données et que ladite seconde cellule fictive (DC 03, DC 04) est raccordée à ladite première ligne de transmission de données. 8 Mémoire à semiconducteurs selon la revendication 7, caractérisée en ce que chacune desdites cellules de mémoire
(M O M 6) est constituée par un transistor MOSFET de mémorisa-
tion apte à posséder une tension de seuil élevée ou une tension
de seuil basse en fonction de la donnée qui s'y trouve mémori-
sée, et que chacune desdites première et seconde cellules fic-
tives comporte deux transistors MOSFET branchés en série possé-
dant chacun une tension de seuil basse et qui sont aptes à
avoir une taille et:;des caractéristiques identiques auxtransis-
tors MOSFET de mémorisation.
9 Mémoire à semiconducteurs selon l'une quelconque
des revendications 3, 6, 7 et 8, caractérisée en ce qu'elle com-
porte en outre des éléments de précharge (P O) servant à
précharger lesdites première et seconde ligne de transmis-
sion de données respectivement.
Mémoire à semiconducteurs selon la revendi-
cation 5, caractérisée en ce qu'elle comporte en outre des
moyens de précharge (Q 10,Q 11,Q 12) servant à préchargerchacu-
ne desdites première et seconde lignes de transmission de données.
11.Mémoire à semiconducteurs selon la revendica-
tion 10, caractérisée en ce que lesdits moyens de précharge (Q 10,Ql 1 l Q 12) comprennent un premier élément de précharge (Q 10) situé sur le côté de l'extrémité de la première ligne
de transmission de données, le plus distant dudit circuit am-
plificateur différentiel dynamique (SA 0), et un second élé-
ment de précharge (Qll) raccordé sur le côté de l'extrémité auxdites secondes lignes de transmission de données, le plus
distant dudit circuit amplificateur différentiel dynamique.
12 Mémoire à semiconducteurs selon l'une quel-
conque des revendications 10 et 11, caractérisée en ce que
lesdits moyens de précharge (Q 10 ' Q 11 l' Q 12) comprennent un
troisième élément de précharge raccordé aux premières élec-
trodes desdits premier et second transistors MOSFET.
13 Mémoire à semiconducteurs selon l'une quel-
conque des revendications 9 à 12, caractérisée en ce qu'el-
le comporte un transistor MOSFET de court-circuit (Q 12) ser-
vant à relier électriquement lesdites première et seconde lignes de transmission de données lors de l'opération de précharge.
14 Mémoire à semiconducteurs selon l'une quel-
conque des revendications 2 et 3, caractérisée en ce qu'el-
le comporte en outre un second circuit amplificateur dyna-
mique possédant deux bornes d'entrée servant à recevoir des
signaux de sortie délivrés à partir dudit circuit amplifica-
teur différentiel dynamique (SA 0).
15 Mémoire à semiconducteurs selon la revendica-
tion 14, caractérisé en ce que ledit second circuit amplifi-
cateur différentiel dynamique est constitué par un cinquième
transistor MOSFET (Q 15) possédant un premier type de conduc-
tivité et dont la grille est raccordée à l'une desdites bor-
nes d'entrée, un sixième transistor MOSFET (Q 16) possédant
le premier type de conductivité et dont la grille est raccor-
dée à l'autre desdites deux bornes d'entrée, un transistor
MOSFET de commutation (Q 17) prévu entre les premières élec-
trodes desdits cinquième et sixième transistors MOSFET d'une part et un premier point de potentiel d'autre part, et qui
est commandé à l'état conducteur/bloqué par un signal de com-
mande délivré par ledit circuit de commande (CS-),et un circuit
de charge (Q 13 'Q 14) prévu entre les secondes électrodes des-
dits cinquième et sixième transistors MOSFET d'une part et
un second point de potentiel (Vcc) d'autre part.
16 Mémoire à semiconducteurs selon l'une quel-
conque des revendications 2 et 3, caractérisée en ce qu'elle
comporte en outre un circuit de verrouillage (FA 0) qui forme
un signal de sortie essentiellement statique lors de la ré-
ception de signaux de sortie délivrés par ledit circuit ampli-
ficateur différentiel dynamique (SA 0), et un circuit logique statique qui fonctionne à la réception d'un signal de sortie
délivré par ledit circuit de-verrouillage (FAO).
17 Mémoire à semiconducteurs selon la revendi-
cation 16, caractérisé en ce que ledit circuit de verrouil-
lage (MA 0) est constitué par un troisième circuit amplifica-
teur différentiel dynamique comportant deux bornes d'entrée (Q 8#Q 9) servant à recevoir des signaux de sortie délivrés par ledit circuit amplificateur différentiel dynamique (SAO) et un circuit trois-états (Q 19-Q 21) alimenté par un signal de
sortie délivré par ledit troisième circuit amplificateur dif-
férentiel dynamique, ce qui a pour effet qu'un signal de détec-
tion essentiellement statique (BLO) est délivré par ledit cir-
cuit trois-états.
18 Mémoire à semiconducteurs, caractérisée en ce qu'elle comporte une première ligne de transmission de données (DL 0), des première et seconde lignes de mise à la masse (C 0, G 1) correspondant à ladite première ligne de transmission de données, plusieurs cellules de mémoire (M O) prévues entre ladite première ligne de transmission de données et ladite première ligne de mise à la masse et entre ladite première ligne de transmission de données et ladite seconde ligne de mise à la masse, plusieurs premières lignes de transmission
de mots (W 0-W 1023) raccordées chacune à une borne de sélec-
tion de l'une des cellules de mémoire prévues entre ladite première ligne de transmission de données (DL 0) et ladite
première ligne de mise à la masse (G 0) et une borne de sé-
lection de l'une des cellules de mémoire (M O) prévues entre ladite premièreligne de transmission de données (DL 0) et ladite seconde ligne de mise à la masse (G 1), une seconde ligne de transmission de données (DL 1), des troisième et quatrième lignes de mise à la masse (G 1,G 2) correspondant a ladite seconde ligne de transmission de données plusieurs cellules de mémoire (M) prévues entre ladite première ligne de transmission de données et ladite troisième ligne
de mise à la masse et entre ladite seconde ligne de trans-
mission de données et ladite quatrième ligne de mise à la masse, plusieurs secondes lignes de transmission de mots 1 %o-W 1023) raccordées chacun -a une borne de sélection de l'une des cellules de mémoire prévues entre ladite seconde ligne de transmission de données et ladite troisième ligne de mise à la masse et une borne de sélection de l'une des cellules de mémoire prévues entre ladite seconde ligne de transmission de données et ladite quatrième ligne de mise à la masse, des première, seconde, troisième et quatrième lignes de transmission de mots fictives (D Wil, DW 12, DW 21,
DW 22), une première cellule fictive (DC 01, DC 02) prévue en-
tre ladite première ligne de transmission de données (DL 0) et ladite première ligne de mise à la masse (G 0) et dont la borne de sélection est raccordée à ladite première ligne de transmission de mots fictive, une seconde cellule fictive
(DC 03, DC 04) prévue entre ladite première ligne de transmis-
sion de données (DL 0) et ladite seconde ligne de mise F la
masse (G 1) et dont la borne de sélection est raccordéeà la-
dite seconde ligne de transmission de mots fictive, une troi-
sième cellule fictive (DC 1 l, DC 12) prévue entre ladite secon- de ligne de transmission de données (DL) et ladite troisième liane de mise à la masse (G 1) et dont la borne de sélection est raccordée à ladite troisième ligne de transmission de mots fictive, une quatrième cellule fictive (DC 13, DC 14) prévue entre ladite seconde ligne de transmission de ddnnéds (DL 1) et ladite quatrième ligne de mise à la masse (G 2) et dont la borne de sélection est raccordée à ladite quatrième ligne de
transmission de mots fictive,des troisième et quatrième cir-
cuits de compensation (DD 01,DD 02;DD il,DD 12) raccordés respec-
tivement auxdites troisième et quatrième lignesde transmission
de mots fictives de sorte qu'une capacité possédant une va-
leur essentiellement égale à la valeur de la capacité raccor-
dée à ladite première ligne de transmission de mots est rac-
cordée à chacune desdites troisième et quatrième lignes de transmission de mots fictives, des premier et second circuits
de compensation (DD 3 DD 04 ' DD 13 ' DD 14) raccordés respective-
ment auxdites première et seconde ligne de transmission de
mots fictives de telle sorte;qu'une capacité possédant une va-
leur essentiellement égale à la valeur de la capacité raccor-
dée à ladite seconde ligne de transmission de mots est rac-
cordée à chacune desdites troisième et quatrième lignes de
transmission de mots fictives, un circuit amplificateur dif-
férentiel (SA) dont une borne d'entrée est raccordée à ladi-
te première ligne de transmission de données (DL 0) et dont l'autre borne d'entrée est raccordée à ladite seconde ligne de transmission de données (DL 1), et un circuit de sélection (CWC 1-CW C 37; 50-Sil) portant des bornes de sortie raccordées auxdites première et seconde lignes de transmission de mots
et des bornes de sortie raccordées auxdi Jtes première,secon-
de, troisième et quatrième ligne de transmission de mots fic-
tive, ce qui a pour effet que lorsque ledit circuit de sé-
lection agit de telle manière que le potentiel de l'une desdi-
tes premières lignes de transmission de mots est amenée au po-
tentiel de sélection des cellules de mémoire (M O) et le po-
tentiel de ladite troisième ou quatrième lignes de transmission de mots fictives est amené au potentiel de la sélection dé la sélection de ladite troisième et quatrième cellule fictive,-la variation de potentiel au niveau de la borne de sélection
desdit Es troisième et quatrième cellulesfictivesdevant être sé-
lectionnée, est rendue essentiellement égale à la variation
de potentiel sur la borne de sélection d'une cellule de mémoi-
re (M O) devant être sélectionnée, par ledit troisième ou
quatrième circuit de compensation, et que lorsque ledit cir-
cuit de sélection agit de telle manière que le potentiel de l'une desdites secondes lignes de transmission de mots
est amené au potentiel de sélection desdites cellules de mé-
moire et que le potentiel de ladite première ou seconde ligne de transmission de mots fictive est amené au potentiel de la sélection de ladite première ou seconde cellule fictive, la variation du potentiel sur la borne de sélection de ladite première ou seconde cellule fictive devant être sélectionnée est rendue essentiellement égale à la variation du potentiel sur la borne de sélection d'une cellule de mémoire devant être sélectionnée, par ledit premier ou second circuit de
compensation.
19 Mémoire à semiconducteurs selon la revendica-
tion 18, caractérisée en ce qu'elle comporte en outre plusieurs
transistors MOSFET de commutation (D,^) prévus entre lesdi-
tes première, seconde, troisième et quatrième lignes de mise à la masse (G^ ^) et le point de potentiel de masse du circuit, et que lesdits transistors MOSFET de commutation prévus entre
les lignes de mise à la masse raccordées à la cellule de mémoi-
re (M O) et à la cellule fictive (DC 01, DC 02;) devant être sélectionnée et le point de potentiel de masse du circuit sont placés à l'état conducteur par des signaux de sortie délivrés
par le circuit de sélection.
Mémoire à semiconducteurs selon la revendi-
cation 19, caractérisée en ce qu'elle comporte en outre les éléments de précharge (P O) raccordés à ladite première et seconde ligne de transmission de données pour la préchar-
ge de ces lignes.
21 Mémoire à semiconducteursselon la revendica-
tion 18, caractériséeen ce que chacun desdits premier, se-
cond, troisième et quatrième circuit de compensation est
constitué par une capacité raccordée à la ligne correspon-
dante de transmission de mots fictive.
22 Mémoire à semiconducteurs selon la revendica-
tion 18, caractérisée en ce que chacun desdits premier, second, troisième et quatrième circuits de compensation (DD 01, DD 02;)
est constitué par un transistor MOSFET dont la grille est rac-
cordée à la ligne de transmission de mots fictive correspon-
dante.
23 Mémoire à semiconducteurs selon l'une quelcon-
que des revendication 18 à 20, caractérisée en ce que chacune desdites cellules de mémoire (Mo) est constituée par un transistor MOSFET de mémorisation apte à posséder une tension de seuil élevée ou une tension de seuil basse correspondant à la donnée qui s'y trouve mémorisée, et que chacune desdites première, seconde, troisième et quatrième cellules fictives (DC 01, DC 01;) est constituée par deux transistors MOSFET
branchés en série possédant chacun une tension de seuil bas-
se et apte à avoir une taille et des caractéristiques essen-
tiellement identiques à celles des transistors MOSFET de mé-
morisation.
24 Mémoire à semiconducteursselon la revendica-
tion 23, caractérisée en ce que chacune desdites première, seconde, troisième et quatrième lignes de transmission de mots fictive (DW 1-DW 22) est constituée par deux lignes de transmission de mots fictives, que l'une des deux lignes de transmission de mots fictives constituant ladite première
ligne de transmission de mots fictive est raccordée à la gril-
le de l'un des deux transistors MOSFET constituant ladite pre-
mière cellule fictive alors que l'autre ligne de transmission
de mots fictive est raccordé à la grille de l'autre transfor-
mateur, que l'une des deux lignes de transmission de mots fic- tives constituant ladite seconde ligne de transmission de mots
fictives est raccordée à la grille de l'un des deux transis-
tors constituant ladite seconde cellule fictive tandis que l'autre ligne de transmission de mots fictive est raccordée à la grille de l'autre transistor MOSFET, que l'une des deux lignes de transmission de mots fictives constituant ladite troisième ligne de transmission de mots fictive est raccordée à la grille de l'un des deux transistors MOSFET constituant ladite troisième cellule fictive tandis que l'autre ligoede transmission de mots fictive est raccordée à la grille de l'autre transistor MOSFET, et qoe l'une des deux lignes de transmission de mots fictive constituant ladite quatrième ligne de transmission de mots fictive est raccordée à la
grille de l'un des deux transistors MOSFET constituant la-
dite quatrième cellule fictive tandis que l'autre ligne de transmission de mots fictive est raccordée à la grille
de l'autre transistor MOSFET.
Mémoire à semiconducteurs selon la revendi-
cation 24, caractérisée en ce que chacun desdits premier, se-
cond, troisième et quatrième circuits de compensation (DD 01, DD 2;) est constitué par deux transistors MOSFET, que
l'une des deux lignes de transmission de mots fictives cons-
tituant ladite première ligne de transmission de mots ficti-
ve est raccordée à la grille de l'un des deux transistors MOSFET constituant ledit premier circuit de compensation, tandis que l'autre ligne de transmission de mots fictive est raccordée à la grille de l'autre transistor MOSFET, que l'une des deux lignes de transmission de mots fictivesconstituant
ladite seconde ligne de transmission de mots fictive est rac-
cordée à la grille de l'un des deux transistors MOSFET cons-
tituant ledit second circuit de compensation tandis que l'au-
tre ligne de transmission de mots fictive est raccordée à la grille de l'autre transistor MOSFET, que l'une des deux lignes de transmission de mots fictivesconstituant ladite troisième ligne de transmission de mots fictive est raccordée à la gril-
le de l'un des deux transistors MOSFET constituant ledit troi-
sième circuit de compensation, tandis que l'autre ligne de
transmission de mots fictive est raccordée à la grille de l'au-
tre transistor MOSFET, et que l'une-des deux lignes de transmis-
sion de mots fictivesconstituant ladite quatrième ligne de transmission de mots fictive est raccordée à la porte de l'un'
des deux transistors MOSFET constituant ledit quatrième cir-
cuit de compensation, tandis que l'autre ligne de transmission
de mots fictive est raccordée à la grille de l'autre transis-
tor MOSFET.
26 Mémoire à semiconducteurs selon la revendica-
tion 25, caractérisée en ce que chacun des deux transistors
MOSFET constituant chacun desdits premier, second, troisiè-
me et quatrième circuits de compensation (DD 01, DD 02;) est
apte à avoir une taille et des caractéristiques essentielle-
ment identiques à celles des transistors MOSFET de mémorisa-
tion (M O)
27 Mémoire à semiconducteuisselon la revendica-
tion 26, caractérisée en ce que chacun des deux transistors
MOSFET constituant chacun desdits premier, second, troisiè-
me et quatrième circuits de compensation (DDU 1 DU 02;) est
apte à posséder une taille et des caractéristiques essentiel-
* lement identiques à celle des transistors MOSFET de mémorisa-
tion possédant une tension de seuil élevée, que les deux
transistors MOSFET constituant ledit premier circuit de com-
pensation sont raccordés en série entre ladite première li-
gne de transmission de données et la seconde ligne de mise
à la masse, que les deux transistors MOSFET constituant le-
dit second circuit de compensation sont raccordés en série entre ladite première ligne de transmission de données et la première ligne de mise à la masse, que les deux transistors MOSFET constituant ledit troisième circuit de compensation
sont branchés en série entre ladite seconde ligne de trans-
misssion de données et la quatrième ligne de mise à la mas-
se et que les deux transistors MOSFET constituant ledit qua- trième circuit de compensation sont branchés en série entre
ladite seconde ligne de transmission de données et la troi-
sième ligne de mise à la masse.
28 Mémoire à semiconducteurs, caractérisée en ce qu'elle comporte un réseau de cellules de mémoire (M-ARY) possédant plusieurs cellules de mémoire (M O) disposées
selon une matrice et possédant chacun une borne de sélec-
tion, une borne de sortie et une borne de référence, plu-
sieurs lignes de transmission de mots (W 0-W 1023) prévues
de manière à correspondre aux lignes de cellules de mémoi-
re respectives et qui sont raccordées chacune aux bornes de sélection des cellules de mémoire, plusieurs lignes de
transmission de données (DL O) et qui sont prévues chacu-
ne de manière à correspondre à des colonnes de cellulesde mémoire voisines les unes des autres et qui sont raccordées aux bornes de sortie des cellules de mémoire, et plusieurs ligne de mise à la masse (G O) qui sont chacune prévues en correspondance avec les colonnes de cellules de mémoire voisines les unes des autres et qui sont raccordées aux
bornes de référence des cellules de mémoire, une ligne com-
mune de transmission, un commutateur de colonnes (CWC 1,) commandé par un signal de sélection de manière à raccorder l'une'des lignes de transmission de données devant être sé lectionnée dans ledit réseau de cellules de mémoire (M-ARY)
à ladite ligne commune de transmission de données, un cir-
cuit amplificateur dont une borne d'entrée est raccordée à ladite ligne commune de transmission de données, plusieurs éléments de commutation ( 50-51 l) prévus entre lesdites lignes
de mise à la masse et le point de potentiel de masse du cir-
cuit et comportant chacunsyune borne de sélection, un circuit
de sélection (DC 01,DC 02;DDO,;DD 02) raccordé auxdites li-
gnes de transmission de mots et aux bornes de sélection des-
dits éléments de commutateur et un circuit de commande (CSG)
qui forme un signal de commande servant à commander le fonc-
tionnement dudit circuit de sélection, et que,en vue de réa-
liser la sélection d'une cellule de mémoire parmi ledit ré-
seau de cellules de mémoire (M-ARY), l'un desdits éléments de commutation raccordés à la borne de référence de la cellule de mémoire devant être sélectionn 4 eest rendu conducteur par ledit circuit de sélection et aue, lorsqu'un intervalle de temps prédéterminé s'est écoulé après que le potentiel de la ligne de transmission de mots raccordée à la borne de sélection de la cellule de mémoire pouvant être sélectionnée ait commencé à varier en direction du potentiel de sélection des cellules
de mémoire, ledit circuit de commande forme un signal de com-
mande servant à commander ledit circuit de sélection de maniè-
re à amener le potentiel de la ligne de transmission de mots
au niveau du potentiel de non sélection des cellules de mé-
moire.
29 Mémoire à semiconducteurs selon la revendica-
tion 28, caractérisée en ce qu'elle comporte en outre, plu-
sieurs éléments de précharge (P O) servant à précharger les-
dites lignes de transmission?-de données (DL).
Mémoire à semiconducteursselon l'une quelcon- que des revendication 28 et 29, caractérisée en ce qu'elle
comporte en outre une cellule fictive (DC 01, DC 02;) ser-
vant à former un potentiel de référence et que ledit circuit amplificateur (SA) est constitué par un circuit amplificateur différentiel qui reçoit le potentiel de référence formé par
la cellule fictive et un signal provenant d'une cellule de mé-
moire sélectionnée.
31 Mémoire à semiconducteurs selon la revendica-
tion 30, caractériséeenlce que ledit circuit amplificateur dif-
férentiel est constitué par un amplificateur différentiel dy-
namique qui est commandé de façon dynamique par un signal de commande formé par ledit circuit de commande (CSG), et que
ledit circuit de commande forme un signal de commande ser-
vant à commander ledit circuit de sélection de manière à amener le potentiel des lignes de transmission de mots (WL) au niveau du potentiel de non sélection des celules de mé-
moire, en synchronisme avec la formation du signal de com-
mande pour faire fonctionner de façon dynamique ledit cir-
cuit amplificateur différentie dynamique.
32 Mémoire à semiconducteurs, caractérisée en ce qu'elle comporte plusieurs cellules de mémoire (Mo O)
servant à mémoriser plusieurs ensembles de données compor-
tant chacun des bits de contrôle, un circuit de sélection
(CW 1 CW 4) qui sélectionne dertaines des cellules de mémoi-
re devant être sélectionnéesdans un ensemble en réponse à un signal d'adresse, des circuits à code de correction d'erreurs (ECC) alimentés par un ensemble de données lues hors des cellules de mémoire sélectionnées, un circuit
trois-états comportant plusieurs bornes de sortie et ali-
menté par les données corrigées délivrées par lesdits cir-
cuits à correction d'erreurs (ECC), et un circuit de com-
mande (CSG) servant à former un signal de commande pour réaliser la commande dudit circuit trois-états, que ledit circuit trois-états place ses bornes de sortie à un état flottant en réponse au signal de commande délivré par ledit
circuit de commande pendant un intervalle de temps essen-
tiellement égal à la péridde s'étendant entre l'instant o un ensemble de données est envoyé auxdits circuits à code
de correction d'erreurs et l'instant o les données corres-
pondant audit ensemble de données sont délivrées par les-
dits circuits à code de correction d'erreurs.
33 Mémoire à semiconducteurs selon la revendi-
cation 32, caractérisée en ce qu'elle comporte en outre un multiplexeur (MPX) prévu entre lesdits circuits à code de correction d'erreurs (ECC) et ledit circuit trois-états, et un circuit de sélection servant à commander le fonctionnement dudit multiplexeur en réponse à un signal d'adresse, ledit multiplexeur (MPX) étant apte à transmettre des signaux de sortie délivrés par lesdits circuits à code de correction d'erreurs ( 6) en correspondance à des signaux d'adresses, audit circuit trois-états.
34 Mémoire à semiconducteurs selon la revendi-
cation 32 et 33, caractérisée en ce que chacune desdites cellules de mémoire (M O) est constituée par une cellule
de mémoire morte.
35 Mémoire à semiconducteurs selon la revendi-
cation 29, caractériséeen ce qu'elle comporte en outre des
éléments de précharge (Po) pour réaliser la précharge des-
dites lignes de mise à la masse.
36 Mémoire à semiconducteurs selon l'une quel-
conque des revendications 28 et 29, caractérisée en ce que
chacunedesdites cellules de mémoire (M 0) est constituée par un élément semiconducteur de mémorisation apte à posséder une première ou une seconde conductance en fonction de la donnée qui s'y trouve mémorisée, lorsque la cellule de mémoire est
29 sélectionnée.
37 Mémoire à semiconducteurs selon la revendi-
cation 16, caractériséeen ce que chacune desdites cellules de mémoire (M O) est constituée par un transistor MOSFET de mémorisation apte à posséder une tension de seuil élevée et une tension de seuil basse correspondant à la donnée qui
s'y trouve mémorisée.
38 Mémoire à semiconducteurs selon l'une quel-
conque des revendications 14 et 15, caractériséeence qu'elle
comporte en outre plusieurs éléments de précharge servant à précharger le couple des bornes d'entrée dudit second circuit
amplificateur différentiel dynamique.
39 Mémoire à semiconducteurs selon la revendi-
cation 38, caractéris 5 een ce qu'elle comporte en outre un transistor MOSFET de court-circuit ( 12) servant à raccorder électriquement les deux bornes d'entrée dudit second circuit amplificateur différentiel dynamique pendant l'opération de précharge. Mémoire à semiconducteurs, caractérisée en
ce qu'elle comporte un premier réseau de cellules de mémoi-
re (M-ARY 1) possédant plusieurs cellules de mémoire mortes (Mo O) disposées selon une matrice et possédant chacun une
borne de sélection, une borne dé sortie et une borne de ré-
férence, plusieurs lignes de transmission de mots (WL) pré-
vues en correspondance avec les lignes respectives de cellu-
les de mémoire et qui sont raccordées chacune auk bornes de sélection de certaines des cellules de mémoire, plusieurs lignes de transmission de données (DL) prévues chacune en correspondance avec des colonnes de cellules de mémoire voisines les unes des autres et qui sont raccordées aux bornes de sortie de certaines des cellules de mémoire, et plusieurs lignes de mise à la masse (G) chacune prévue en
correspondance à des colonnesde cellules de mémoire voisi-
nes les unes des autres et qui sont raccordées aux bornes
de référence de certaines des cellules de mémoire, un se-
cond réseau de cellules de mémoire (M-ARY 2) constitué de la même manière aue ledit premier réseau de cellules de
mémoire, des premières et seconde lignes commun E de transmis-
sion de données, un premier commutateur de colonne (CW) com-
mandé par un signal de sélection de manière à raccorder l'une des lignes de transmission de données devant être sélectionnée
dans ledit réseau de cellules de mémoire à ladite première li-
gne commune de transmission de données, un second commutateur
de colonnes (CW 2) commandé par des signaux de sélection corres-
pondant auxdits signaux de sélection de manière à raccorder l'une desdites lignes de transmission de données devant être sélectionnée audit second réseau de cellules de mémoire, un
circuit amplificateur différentiel (SA) possédant deux bor-
nes d'entrée dont l'une est raccordée à ladite première ligne
commune de transmission de données et dont l'autre est raccor-
dée à ladite seconde ligne de transmission de données, plusieurs éléments de commutation (S -Sil) possédant des bornes de
sélection respectives et prévus entre les lignes de mi-
se à la masse dans lesdits premier et second réseaux de cellules de mémoire, et le point de potentiel de masse du circuit, des cellules fictives (DC 01, DC 02;) prévues en correspondance avec les lignes respectives de transmission de données (DL) dans lesdits premier et second réseaux de cellules de mémoire et comportant chacune une borne de sortie devant être raccordée à la ligne correspondante de transmission de données, une borne de sélection devant être alimentée par un signal de commande de fonctionnement et
par un signal de référence envoyé avec le potentiel de mas-
se du circuit et qui sont en outre chacune adaptée de maniè-
re à alimenter la ligne correspondante de transmission de
données avec un potentiel de référenceauquel doit se réfé-
rer ledit circuit amplificateur différentiel lorsque la cel-
lule fictive est rendue opérante, un-circuit de sélection comportant des bornes de sortie raccordées aux lignes de
transmission de mots dans lesdits premiers et seconds ré-
seaux de cellules de mémoire (M-ARY 1, M-ARY 2), des bornes
de sortie raccordées aux bornes de sélection desdits élé-
ments de commutation et des bornes de sortie raccordées aux
bornes de sélection,'desdites cellules fictives, et un cir-
cuit de commande (CSG) servant à former un signal de comman-
de pour réaliser -la commande dudit circuit de sélection, et que lorsque l'une des cellules de mémoire située dans ledit premier réseau de cellules de mémoire est sélectionnée, un potentiel de référence pouvant servir de référence pour ledit circuit amplificateur différentiel est formé par l'une des cellules fictives raccordéesaudit second réseau de cellules
de mémoire et que, lorsque l'une des cellules de mémoire si-
tuée dans le second réseau de cellules de mémoire est sélec-
tionnée,un potentiel de référence devant servir de référence audit circuit amplificateur différentiel est formé par l'une
des cellule fictives raccordées audit premier réseau de cel-
lules de mémoire.
41 Mémoire à semiconducteurs selon la revendi-
cation 40, caractérisée en ce que, en vue de sélectionner l'une des cellules de mémoire (M 1 *) dans ledit premier ou second réseaixde cellules de mémoire (M-ARY), l'un desdits éléments de commutation raccordés au potentiel de référence de la cellule de mémoire devant être sélectionnée, est rendu conducteur par ledit circuit de sélection, et que, lorsqu'un intervalle de temps prédéterminé s'est écoulé après que le potentiel de la ligne de transmission raccordée à la borne
de sélection de la cellule de mémoire devant être sélection-
née a commencé à varier en direction du potentiel de sélec-
tioedes cellules de mémoire, ledit circuit de commande (CSG)
forme un signal de commande servant à commander ledit cir-
cuit de sélection de manière à amener le potentiel de la ligne de transmission de mots au niveau du potentiel de
non sélection des cellulesde mémoire.
42 Mémoire à semiconducteurs selon la revendi-
cation 41, caractérisée en ce que ledit circuit amplifica-
teur différentiel (SA) est constitué par un circuit amplifi-
cateur différentiel dynamique qui est commandé de façon dy-
namique par un signal de commande formé par leditcircuit de commande (CSG) et que ce circuit de commande forme un signal de commande servant à commander ledit circuit de sélection de manière à amener le potentiel des lignes de transmission de mots au niveau du potentiel de non sélection des cellules de mémoire en synchronisme avec la formation du signal de
commande servant à faire fonctionner de façon dynamique le-
dit circuit amplificateur différentiel dynamique.
43 Mémoire à semiconducteurs selon la revendi-
cation 40, caractérisé en ce que ledit circuit amplifica-
teur différentiel (SA) est constitué par un circuit diffé-
rentiel dynamique qui est commandé de façon dynamique par un signal de commande formé par ledit circuit de commande
(CSG).
44 Mémoire à semiconducteurs selon l'une quel-
conque des revendications 41 à 43, caractérisée-en ce que
chacune des cellules de mémoire (M O) est constituée par un élément semiconducteur de mémorisation apte à posséder une première ou une seconde conductance en fonction de la
donnée, qui s'y trouve mémorisée, lorsque la cellule de mé-
moire est sélectionnée.
Mémoire à semiconducteurs selon la reven-
dication 44, caractérisée en ce qu'elle comporte en outre
plusieurs éléments de mémoire (Pl, P 3) servant à pré-
charger les lignes respectives de transmission de données
dans lesdits premier et second réseaux de cellules de mé-
moire.
46 _ Mémoire à semiconducteurs selon la revendi-
cation 45, caractérisée en ce qu'elle comporte en outre plu-
sieurs éléments de précharge (P,,p 2) servant à préchar-
ger les lignes respectives de mise à la masse située dans
lesdits premier et second réseaux de cellules de mémoire.
47 Mémoire à semiconducteurs selon la revendi-
cation 41, caractérisée en ce que chacun des éléments de
commutation ( 50-Sil) est constitué par un transistor MOSFET.
48 Mémoire à semiconducteurs selon l'une quel-
conque des revendications 42-et 43, caractérisée en ce que
ledit circuit amplificateur différentiel dynamique (SA) est constitué par un premier transistor MOSPET (Q 3) possédant un premier type de conductivité et à la grille duquel est raccordée ladite première ligne commune de transmission de
données, un second transistor MOSFET (Q 4) possédant le pre-
mier type de conductivité et à la grille duquel est raccor-
dée la seconde ligne commune 7 de transmission de données, un
transistor MOSFET de commutation-(Q 5) prévu entre les premiè-
res électrodes desdits premier et second transistors MOSFET d'une part et un premier point de potentiel d'autre part, et qui est commandé à l'état conducteur/bloqué par un signal de commande délivré par ledit circuit de commande (CSG) et
un circuit de charge (Q 1, Q 2) prévu entre des secondes élec-
trodes desdits premiers et seconds transistors MOSFET d'une
part et un second point de potentiel d'autre part.
49 Mémoire à semiconducteurs selon la revendi-
cation 40, caractérisée en ce que chacun desdits premier et second commutateuzsde colonnes (CIJ*;S,-51,) est constitué
par des circuits en forme d'arbre constitué chacun par plu-
sieurs transistors MOSFET.
Mémoire à semiconducteurs selon la revendi-
cation 49, caractérisée en ce que chacun desdits circuits en forme d'arbre est constitué par un premier transistor
MOSFET ( 51) possédant une électrode d'entrée/sortie raccor-
de à l'une des lignes de transmission de données (DL), un second transistor MOSFET (SO) comportant une électrode d'en trée/sortie raccordée à une autre des lignes de transmission de données, dans le même réseau de mémoire que ladite ligne de transmission de données, tandis que son autre électrode d'entrée/sortie est raccordée à l'autre électrode d'entrée/ sortie dudit premier transistor MOSFET, et un troisième transistor MOSFET (S) branché en série entre ladite autre électrode d'entrée/sortie dudit second transistor MOSFET et la ligne commune de transmission de données correspondant à
audit réseau de cellules de mémoire, lesdits premier et se-
cond transistors MOSFET étant aptes à être commandés de façon complémentaire à l'état conducteur/bloqué par lesdits signaux
de sélection.
51 Mémoire à semiconducteurs selon la revendica-
tion 17, caractérisé en ce que ledit troisième circuit ampli-
ficateur différentiel dynamique est constitué par un septième transistor MOSFET possédant un premier type de conductivité et
à la grille duquel est raccordée une borne dudit couple de bor-
nes d'entrée, un huitième transistor MOSFET possédant le pre-
mier type de conductivité et à la grille duquel est raccordée l'autre borne dudit couple de bornes d'entrée, un transistor MOSFET de commutation prévu entre les premières électrodes desdits septième et huitième transistors MOSFET d'une part et un premier point de potentiel d'autre part et qui est
commandé à l'état conducteur/bloqué par un signal de com-
mande délivré par ledit circuit de commande, et un circuit de charge prévu entre des secondes électrodes desdits septiè- me et huitième transistors MOSFET d'une part et un second
point de potentiel d'autre part.
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