DE2659248A1 - Dynamisches speichersystem mit wahlfreiem zugriff - Google Patents

Dynamisches speichersystem mit wahlfreiem zugriff

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DE2659248A1 DE19762659248 DE2659248A DE2659248A1 DE 2659248 A1 DE2659248 A1 DE 2659248A1 DE 19762659248 DE19762659248 DE 19762659248 DE 2659248 A DE2659248 A DE 2659248A DE 2659248 A1 DE2659248 A1 DE 2659248A1
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Description

PAT E N TA N WA LT E
Α.· GRÜNECKER
DIPL-ING.
H. KINKELDEY
DR-MQ.
W. STOCKMAIR
flR.-ING.-AeE (CAlTECH
K. SCHUMANN
DRBERNCT.-0IP1.-PHYS
P. H. JAKOB
DF1.-ING.
G. BEZOLD
■ DR HERMST." DIPI--CHEM.
Mostek Corporation
1215 West Crosby Road Carrollton, Dallas County, Texas / USA*
8 MÜNCHEN 22
MAXlMlLrANSTRASSE 43
P 11129 - 57/Hö.
Dynamisches Speichersystem mit wahlfreiem Zugriff
Die Erfindung bezieht sich allgemein auf dynamische Speicher mit wahlfreiem Zugriff, die auf integrierten MOSPET-Großschaltkreisen (LSI) gebildet werden und insbesondere auf ein System mit einem dynamischen Gegentakt-Leseverstärker und mit Lese- und Schreibmöglichkeit.
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TELEFON (OSS) 23 28 63 TELEX OS-S0S8O TELEQRAMME MONAPAT TELEKOPIEREF2
In der Industrie ist derzeitig bekannt, wie unter Verwendung von integrierter MOSFET-Schaltkreistechnologie dynamische Lese/Schreib-Speicher mit wahlfreiem Zugriff hergestellt werden. Liese Schaltkreise verwenden typischerweise 4096 oder 16384 Speicherzellen, von denen jede aus einem kapazitiven Speicherknoten und einem einzelnen Transistor, der den Knoten mit einer Spalten- oder Ziffernleitung verbindet, besteht. In einem 4096-Bit-System sind die Speicherzellen typischerweise in einem Feld von 64 Reihen und 64 Spalten angeordnet. Daten werden in die Zellen eingespeichert, indem die Ziffernleitung entweder auf Erdpotential oder auf ein anderes Potential, das unter der Drain-Speisespannung liegt, gebracht, während für einen Augenblick der Transistor angeschaltet wird, indem eine Reihen- freigab ableitung auf hohes Potential gebracht wird, um das Potential auf der Ziffernleitung in den Speicherknoten zu bringen. Eine logische "Null" wird gespeichert, wenn das Potential an dem Knoten kleiner als eine gewisse ausgewählte Spannung, die zwischen der Drain-Speisespannung von typischerweise +12 Volt und der Source-Speisespannung oder Erde liegt; und eine logische "Eins" wird gespeichert, wenn . das gespeicherte Potential größer ist als das ausgewählte Potential. Ein typischer Wert für die Entscheidungsschwelle des Potentials liegt bei etwa 5 Volt. Daten werden aus einer Speicherzelle ausgelesen, indem zuerst der Ziffernbus auf ein bestimmtes Potential vorgespannt wird und in^dem dann, nach Beendigung des Vorspannvorgangs, der Transistor angeschaltet wird, der die Zelle mit dem Ziffernbus verbindet. Ist in dem Knoten eine logische "KuIl" gespeichert, so wird das Potential auf dem Spaltenbus um einen größeren Betrag vermindert ',oder um einen kleineren Betrag erhöht, als wenn eine logische "Eins" gespeichert, ist. Diese zwei endgültigen Potentialpegel auf dem Ziffernbus werden dann durch einen Leseverstärker unterschieden, um die logische "Eins" oder die logische "Null" aus der Zelle auszulesen.
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Ein Verfahren zum Unterscheiden zwischen unterschiedlichen Potential veränderungen auf der Ziffernleitung wird in der parallelen Anmeldung Serial No. 513 091 beschrieben, eingereicht am 8. Oktober mit dem Titel "Dynamic Random Access Memory MISFET Integrated Cii^cuit" Bei diesem Verfahren wird das Potential auf der Ziffernleitung abgetastet, bevor die Zelle adressiert wird und dieses abgetastete Potential wird mit dem Potential auf der Ziffernleitung nach der Adressierung der Zelle verglichen. Dieses System hat sich als erfolgreich erwiesen und ist kommerziell verwendet worden. Eine andere Lösung des Problems wird angegeben durch die US-Patente Nr. 3 588 und 3 514 765» erteilt an Christensen. Bei diesem System wird die Ziffernleitung in zwei gleiche Teile aufgeteilt und mit einem Gegentaktverstärker verbunden. Dieser Systemtyp ist von verschiedenen Fachleuten mit unterschiedlichem Erfolg angewandt worden. Jedoch haben bisher unterschiedliche Ausführungsformen dieses Systemtyps Leistung verbraucht, oder haben eine unvernünftige Zeitdauer zum Vorspannen gebraucht, oder haben alternativ eine unvernüftige Zeitdauer zum Lesen der Daten benötigt, oder sie haben einen nicht akzeptabel niedrigen Potentialpegel auf dem Ziffernbus ergeben, der auf hohem Potential bleiben sollte, oder sie haben zusätzliche Vorrichtungen erforderlich gemacht, um den Ziffernbus auf einen passenden hohen Pegel zu bringen, oder haben alternativ ein größeres Signal benötigt und somit eine größere Speicherzelle zum richtigen Lesen.
Die vorliegende Erfindung bezieht sich auf ein verbessertes Speichersystem, das die Vorteile mehrfacher Ziffernleitungen, die mit einem Gegentaktverstärker verbunden sind, aufweist, wobei ferner die Geschwindigkeit als Folge einer verkürzten Vorspanndauer und einer kurzen Lesezeit verbessert wurde. Darüber hinaus nimmt das System keine Gleichleistung auf und zeichnet sich durch eine hochempfind-
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liehe Signalerkennungsmöglichkeit aus. Gemäß der Erfindung sind wahre und komplementäre Ziffernleitungen durch Widerstände mit Eingangsknoten eines Verstärkers verbunden, der aus kreuzgekoppelten Transistoren besteht und jeden der Eingangsknoten mit einem Schaltknoten verbindet. In der bevorzugten Ausführungsform bestehen die Eingangswiderstände aus Transistoren, die ein gemeinsames Gate haben. Die Ziffernleitungen v/erden auf die Drain-Speisespannung vorgespannt, während die Gates der Eingangstransistoren auf ein Potential bootstrap-erhöht werden, welches über der Drain-Speisespannung liegt, damit die unterschiedlichen Potentiale auf den Ziffernleitungen auf die Eingangsknoten der Leseverstärker übertragen werden können. Der Schaltknoten wird dann mit fortschreitend größerer Geschwindigkeit auf Erdpotential gebracht, damit eine der Ziffernleituncen entladen wird, während die Drain-Speisespannung fest auf der anderen Ziffernleitung gehalten wird. Der durch die Transistoren hervorgerufene Widerstand ist am größten, wenn das Potential an dem Schaltknoten beginnt abzufallen, so daß derjenige Eingangsknoten des Verstärkers, der anfangs einen niedrigeren Potentialpegel aufweist, schnell entladen v/erden kann, ohne daß zuerst die relativ große Kapazität gegenüber der Ziffernleitung, mit der er verbunden ist, entladen zu werden braucht. Demzufolge werden die kreuzgekoppelten Transistoren schneller geschaltet, um zu verhindern, daß irgendein bedeutender Entladevorgang auf der anderen Ziffernleitung stattfindet, welche anfangs einen höheren Potentialpegel· besaß. Noch während das Potential· an dem Eingangsknoten, der entiaden werden soil·, abfällt, nimmt der Widerstand des Transistors fortschreitend ab, um die Ziffernleitung, die das anfängliche niedrigere Potential· besaß, schnell· zu entladen.
Ferner wird ein einzigartiges Verfahres zum Laden der Ziffernleitungen angegeben, um Störeffekte vom Rauschen der Spannungsversorgung vollständig zu eiimieren, und es wird darüber hinaus ein einzigartiges
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System zum Steuern der Spannung an den Gates der Widerstandstransistoren geliefert.
Die Erfindung ist in den Ansprüchen gekennzeichnet. Anhand der in den Zeichnungen dargestellten Ausführungsbeispiele wird die Erfindung im folgenden näher erläutert. Es zeigen:
Fig. 1 eine schematische Schaltskizze eines dynamischen Speichersystems mit wahlfreiem Zugriff gemäß der vorliegenden Erfindung;
Fig. 2 ein schematisches Diagramm, das eine typische Unterkomponente darstellt, die verwendet wird, um einen Teil der Schaltung von Fig. 1 zu betreiben; und
Fig. 3 ein Zeitdiagramm, das dazu dient, die Arbeitsweise der Schaltung von Fig. 1 zu veranschaulichen.
Im folgenden sei Bezug genommen auf die Zeichnungen. Ein Teil eines v dynamischen Speichersystems mit wahlfreiem Zugriff gemäß der vorliegenden Erfindung wird in Fig. 1 allgemein durch das Bezugszeichen 10 angegeben. Das System 10 kann typischerweise 4-096 oder 16384- binäre Speicherzellen haben, die auf einem einzelnen integrierten Schaltkreis angeordnet sind, der darüber hinaus auch die erforderliche Steuerschaltungsvorrichtung enthält. Die Steuerschaltung ist hier nicht im Detail erklärt, es kann sich um irgendeine Schaltungsvorrichtung gemäß dem Stand der Technik handeln, wie es beispielsweise in der parallelen US-Anmeldung Serial No. 513 091 mit dem Titel "Dynamic Random Access Memory MISFET Integrated Circuit", eingereicht von Robert J. Proebsting et al beschrieben wird*.
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Vier der Speicherzellen sind in der Fig. 1 durch, das Bezugszeichen S angedeutet. Jede Speicherzelle besteht aus einem kapazitiven Speicherknoten 12 und einem Feldeffekttransistor 14, die zwischen einer Ziffernleitung DL. oder ITC,] und V^, d«.h. der Drain-Speisespannung, in Serie verbunden sind.
Die Speicherzellen S sind in gleicher Anzahl von Reihen und Spalten, typischerweise 64 für ein 4096-Bit-System und 128 für ein 16384-Bit-System, angeordnet. Zur Vereinfachung der Diskussion wird nur die erste Spalte von Speicherzellen diskutiert, obschon es sich versteht, daß weitere 63 Spalten einer identischen Konfiguration in einem wirklichen System vorgesehen sind. Die Hälfte der 64 Speicherzellen S, die in jeder Spalte angeordnet sind, ist mit einer wahren Ziffernleitung DL,j verbunden, die andere Hälfte ist mit einer komplementären Ziffernleitung "WL^ verbunden, wie es in Fig. 1 zu sehen ist. Jede der Ziffernleitungen DL^ und "Slx, weisen dieselbe geometrische Konfiguration auf und sind mit derselben Anzahl von Speicherzellen S verbunden. Darüber^hinaus ist eine Pseudozelle SD" mit der Ziffernleitung DL. und. eine weitere Pseudozelle SD mit der Ziffernleitung TiL",. verbunden, um ein Referenzpotential auf einer der Ziffernleitungen zu bewirken, wie es gleich beschrieben werden wird. Die Gates aller Speicherzellen S in einer gemeinsamen Reihe sind durch eine Reihenauswahlleitung RS verbunden. Die Reihenauswahlleitungen RSz^j bis RS™, sind in Fig. 1 dargestellt. Es versteht sich, daß die Reihenauswahlleitungen RS^ bis RS™ und RS^c bis zwecks .Vereinfachung der Darstellung fortgelassen wurden.
Die wahre Ziffernleitung DL^j ist mit dem Eingangsknoten 28 eines schaltenden Differenzialverstärkers durch den Kanal eines ersten Transistors 20 verbunden, die komplementäre Ziffernleitung "BT,, ist mit dem komplementären Eingangsknoten 30 des Differentialverstärkers
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durch den Kanal eines zweiten Transistors 22 verbunden. Der schaltende Differenzialverstärker enthält einen dritten und vierten Transistor 24 und 26, welche die Eingangsknoten 28 und 30 mit dem Schaltbus 32 verbinden. Das Gate des dritten Transistors 24 ist kreuzgekoppelt mit dem komplementären Eingangsknoten 30 und das Gate des vierten Transistors 26 ist kreuzgekoppelt mit dem wahren Eingangsknoten 2.8. Der Schaltbus 32 wird relativ langsam auf Erdpotential gezogen, wenn der Transistor 34 durch das Taktsignal L^ angeschaltet wird, und er wird wesentlich schneller auf Erdpotential gezogen, wenn der Transistor 36 durch das Taktsignal Ln angeschaltetwird, weil Transistor 36 wesentlichstärker als Transistor 34 ist. Der Takt L^ steigt etwas vor I^ an, und zwar mit der Absicht, die gleich im Zusammenhang mit Fig. 3 erläutert wird.
Die Gates aller Transistoren 20 und 22 für die 64 Spalt'enleitungen sind mit einem Spaltenknoten 40 verbunden, der auf V^ durch den Transistor 42 vorgespannt werden kann. Das Gate von Transistor 42 ist durch den Transistor 44 mit VDD verbunden, das Gate des Transistors 44 wird durch ein Vorspannsignal P^ gesteuert. Das Gate von Transistor 42 wird kapazitiv durch einen Kondensator 43 über Vqj. erhöht, wobei die Kapazität 43 am Eingang für den Taktimpuls L, liegt, der auftritt, nachdem der Transistor 44 durch den Vorspann-Takt F-z abgeschaltet wurde, wie es gleich beschrieben werden wird. Der Knoten 40 ist kapazitiv mit dem Schaltbus 32 durch einen Kondensator 46 gekoppelt zur Unterstützung der Streukapazitäten der Transistoren 20 und 22 beim Erhöhen des Knotens 40 über V^p, was unten noch beschrieben werden wird. Die wahren und komplementären Ziffernleitungen DL und "EL" aller 64 Spalten werden durch den Knoten 50 mittels der Transistoren 52 und 54, deren Gates durch das gemeinsame Vorspann-Signal Pz gesteuert werden, vorgespannt. Der
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Knoten 50 wird auf V-q-q durch einen Transistor 56 gebracht, dessen. Gate durch das Vorspann-Signal V2, das größer ist als VDD, gesteuert. Das Schreiben von Daten in eine adressierte Zelle oder das Lesen aus einer adressierten Zelle geschieht mittels der wahren und komplementären Datenbuse DB und DB, sowie der Spalten-Auswahltransistoren 60, respektive 62, deren Gates durch eine Spalten-Auswahl leitung CS^ gesteuert werden.
Die Pseudozellen SD und SD" besitzen eine Kapazität, die in etwa der Hälfte der Kapazitäten der Datenspeicherzellen S entspricht. Alle Pseudozellen SD werden durch Leitung 66 freigegeben, wann immer eine der Reihen-Auswahlleitungen RS^ bis RS ~ zusammen mit der Ziffernleitung DL^ aktiv ist. Auf ähnliche Weise wird die Pseudozelle "SD durch die Leitung 68 freigegeben, wann immer irgendeine Reihen-Auswahlleitung zusammen mit der Ziffernleitung T)TL aktiv ist. Der Speicherknoten der Pseudozelle SD wird durch den Transistor 70 auf Erdpotential vorgespannt, der Speicherknoten der Pseudozelle HD" wird durch den Transistor 72 auf Erdpotential vorgespannt, wenn das Vorspannsignal P^, das an die Leitungen 74- und 76 angelegt wird, auf hohem Potential ist, was gleich beschrieben werden wird.
Beide Vorspann-Taktsignale P~ und P, benötigen Potentiale, die über der Drain-Speisespannung V^ liegen, damit der Schaltkreis zufriedenstellend arbeitet. Dies wird im nachhinein noch ausführlicher beschrieben werden. Für gewöhnlich ist die Versorgungsspannung V^ die maximale extern erzeugte Versorgungsspannung, die in den Schaltungen zur Verfugung steht und die in der kommerziellen Ausführungsform der vorliegenden Erfindung + 12 Volt beträgt, da N-Kanal-Siliziumgate-Verarbeitungstechnologie verwendet wird'. Für Pp und Έ-ζ werden hohe Pegel von etwa +16 Volt benötigt. Ein geeignetes
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System zum Erzeugen einer Taktspannung, die größer ist als die Drain-Speisespannung VDD, wird schematisch in Fig. 2 dargestellt. Dieses System ist ausführlich in der parallelen US-Anmeldung Serial No. - mit dem Titel "Clock Generator and Delay Stage" (Taktgenerator und Verzögerungsstufe), eingereicht am selben Tag wie die vorliegende Erfindung von Paul R. Schroeder und Robert J. Proebsting, beschrieben und beansprucht. Dieses System verwendet mehrere Verzogerungsstufen 80,82 und 83. Der Ausgang der Verzögerungsstufe 80 wird an den Eingang einer Verzögerungsstufe 82 gelegt, deren Ausgang zu einer dritten Verzögerungsstufe 83 geführt wird. Der Ausgang der Verzögerungsstufe 82 wird zurückgeführt zur Verzögerungsstufe 80, um den Ausgangsknoten 84 von der Stufe 80 zu trennen. Der Ausgang der Stufe 83 ist durch einen Kondensator 86 kapazitiv mit dem Knoten 84- gekoppelt. Somit viird aufgrund eines Vorspann-Zeitsignals P^ bei Verzögerungs stufe 80 der Knoten 84-zuerst auf genau V^ nach Ablauf einer kurzen Verzögerungszeit gebracht. Kurze Zeit später schaltet der Ausgang der Verzögerungsstufe 82 den Ausgang der Verzögerungsstufe 80 ab, um so das Potential am Knoten 84- zu trennen. Wenn dann anschließend der Ausgang der Verzögerungsstufe 83 auf Y^ geht, wird der Knoten 84· kapazitiv über Vpp erhöht. Diese Schaltungsvorrichtung liefert auf einfache Weise ein Ausgangssignal von 16 Volt aus einer Speisespannung Y^ von 12 Volt. Es können auch andere geeignete Systeme verwendet werden, um die Vor spann-Takt signale P2 und P7, oberhalb von VDD zu erzeugen.
Die Arbeitsweise der Schaltung von Fig. 1 kann am besten verstanden werden:-unter Bezugnahme auf das Zeitdiagramm in Fig. 3. Fig. 3 zeigt den zeitabhängigen Spannungsverlauf der Vorspannsignale P^,Pp und P, mittels der Zeitgraphen 100, 102 und 104. Das Potential auf der
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einen aktiven Reihen-Auswahlleitung RS^ bis RSg^ sowie die dazugehörige Pseudozellen-Freigabeleitung RSD oder RSjj sind durch den Zeitgraphen 106 angedeutet«, Alle anderen Reihen-Auswahlleitungen RS^. bis RSg/, und die andere Pseudozellen-Freigabeleitungen verbleiben auf Erdpotential. Die Schalt-Taktsignale Iu,Lo und L-, werden durch die Zeitlinien 108,110 und 112 entsprechend angegeben. Der sich ergebende Potentialverlauf auf dem Schaltbus 32 wird durch die Linie 104 veranschaulicht, und die sich ergebenden Potentialverläufe auf der wahren und komplementären Ziffernleitung DL und UL" werden durch die Zeitlinien 116, respektive 118 dargestellt. Der Spannungsverlauf auf der adressierten Spalten-Auswahlleitung CS wird repräsentiert durch die Linie 120, die sich ergebenden Potentialverläufe auf dem wahren Datenbus DB und dem komplementären Datenbus T5E werden dargestellt durch die Zeitlinien 122 und 124.
Während der Vorspanndauer, d.h. der Dauer zwischen zwei aktiven Zyklen befindet sich das Vor spann-Signal T. auf dem V^-Potential, d.h. auf + 12 Volt, und die Vorspannsignale P2 und P, liegen über. VDjj bei etwa +16 Volt. Weil P> hohes Potential hat, sind die Transistoren 70 und 72 angeschaltet, um die Knoten der Pseudozellen SD und <5D" auf Erde oder 0 Volt zu entladen. Po hat +16 Volt, so daß der Transistor 56 angeschaltet ist, und der Knoten 50 wird vollauf Vjjjj gebracht. Das Vor spann signal Pv für die Ziffernleitung ist auf +16 Volt, so daß die Datenleitungen DL und HZ alle auf +12 gebracht werden, wie es bei den Linien 116 und 118 von Fig. zu sehen ist.
Wie man gleich leichter sehen wird, befindet sich der Knoten 40, der in Fig. 3 durch die Zeitfunktion 126 repräsentiert wird, auf +16 Volt als Folge der kapazitiven Kopplung durch die Gates der Transistoren 20 und 22 aller64 Spalten und ferner durch den Konden-
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sator 46. Unter diesen Umständen sieht man, daß der Transistor 42 nicht leitend ist, selbst wenn der Knoten 40 über Y-q-q bootstraperhöht wurde, weil sein Gate und sein wirksamer Sourceknoten unter diesen Bedingungen beide VDD-Potential aufweisen. Da VDI) an die Gates beider Transistoren 24 und 26 gelegt wird, wird der Schaltbus 52 auf Vjjjj abzüglich eines Schwellenwertes, also auf etwa +10 Volt vorgespannt. .
Beim Beginn eines aktiven Zyklus geht der Vorspanntakt P^ von +12 Volt auf Erdpotential über, wie es beim Ereignis 100a zu sehen ist, so daß die Transistoren 70 und 72 abgeschaltet werden, das Vorspannsignal ?2 fällt von +16 auf +12 Volt ab, wie es bei 102a zu sehen ist, so daß der Transüor 56 tatsächlich abgeschaltet wird, da der Knoten 50 ebenso das Potential V^ besitzt. Zu diesem Zeitpunkt sieht man, daß das Vorspannsignal P* für eine kurze Zeit immer noch auf +16 Volt liegt, nachdem der Transistor 56 abgeschaltet ist, um es den Potentialen auf den Datenleitungen DL,- und TILj zu erlauben, exakt gleiches Potential durch die Transistoren und 54 zu erhalten, obschon das Rauschen der Versorgungsspannung Vj)J) zusammen mit ungleichen Kapazitäten auf den Ziffernleitungen oder ungleichen Leitfähigkeiten der Transistoren 52 und 24 ungleiche Potentiale auf den Ziffernleitungen DL^ und DlL ergeben hätten, im Augenblick des Abschaltens von Transistor 56. Dann fällt das Vorspannsignal P, auf Erdpotential ab, wodurchim wesentlichen gleiche Vorspannung auf den Ziffernleitungen DL,. und 15IL bei einem Pegel, der genau Vjjjj entspricht, gehalten wird, wie bei 104a zu sehen ist. Nachdem des Vorspannsignal P^ Erdpotential hat, geht eine Reihen-Auswah^leitung, die durch die an das Tip angelegten Reihen-Adresssignale identifiziert wird, von 0 Volt auf +12 Volt über, wie es bei 106a zu sehen ist. Zur gleichen Zeit wird ferner die zugehörige
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Pseudozelle adressiert. Sei z.B. angenommen, Reihen-Adressleitung RS^xi wäre aktiv. In dem Fall würde die Speicherzelle S^ durch die Leitung 66 freigegeben, indem diese von 0 auf +12 Volt übergeht. Ist eine logische "Null" in der adressierten Zelle gespeichert, so würde das Potential auf der Ziffernleitung DL^, in einem größeren Ausmaß abfallen als das Potential auf der Ziffernleitung "DL. aufgrund der Tatsache,, daß die Kapazität 12 der Speicherzelle etwa zweimal so groß ist wie die Kapazität der Pseudozelle. Da der Knoten 40 auf +16 Volt liegt, wird diese Veränderung in dem Potential auf den Datenleitungen DL^ und "EL",, unmittelbar auf die Eingangsknoten 28 und 30 des Differentialverstärkers übertragen. Jedoch befindet sich der Schaltbus 32 noch um einen Schwellenwert unter der Vorspannung der Datenleitung DL^ und DL^, so daß noch weder bei Transistor 24 oder 26 Leitfähigkeit eintritt. Als nächstes geht das Schaltsignal L^ von 0 auf +12 Volt über, hierdurch beginnend, den Schaltbus 32 langsam zu entladen, wie bei Ereignis 114a zu sehen ist. Sowie das Potential auf dem Schaltbus 32 abzufallen beginnt, beginnt der Transistor 24 zu leiten, und zwar vor dem Transistor 26, weil Knoten 30 ein etwas höheres Potential aufweist als der Knoten 28. Wenn der Transistor 24 leitet, nimmt das Potential am Knoten 28 fortschreitend ab, und zwar fast ebensoschnei1, wie der Knoten 32, so daß der Transistor 26 tatsächlich abgeschaltet bleibt, somit den Knoten 30 auf hohem Potential haltend und fortschreitend die Gate-Soure-Spannung am Transistor 24 erhöhend. Dieser Umstand wird im großen Maße durch die Tatsache unterstützt, daß anfangs der Transistor 20 eine niedrige Gate-Spannung aufweist, verglichen mit seiner Sourc-e-Spannung, und so einen beträchtlichen Widerstand zwischen Knoten 28 und der Ziffernleitung DL. darstellt. Da Knoten 28 eine relativ kleine Kapazität, verglichen mit der der
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Ziffernleitung DL^, aufweist, kann der Knoten 28 schnell entladen werden durch einen relativ geringen Strom durch den Transistor 24. Nach einer kurzen Zeitdauer wächst die Potentialdifferenz zwischen den Knoten 28 und 30 maßgeblich an und das Schaltsignal L0 geht auf hohes Potential, wie es bei 110a zu sehen ist, was zur Folge hat, daß der Schaltbus 32 den Entladevorgang noch mehr beschleunigt; dies ist bei Ereignis 114b in Fig. 3 zu sehen. Wenn der Schaltknoten 32 auf Erdpotential übergeht, werden beide Transistoren 24 und 20 mehr und mehr leitend, so daß die Ziffernleitung DL^ sehr schnell auf Erdpotential abfällt, wie es bei Ereignis 116b zu sehen ist. Jedoch verbleibt die Ziffernleitung "DL^ in der Nähe von Vj)J), typischerweise +11 Volt, wie es bei Ereignis 118b zu sehen ist.
Aufgrund der kapazitiven Kopplung zwischen Knoten 40 und den Ziffernleitungen DL··) und "SlIj, bewirkt durch die Streukapazitaten aller Transistoren 20 und 22 aller Spalten, sowie durch den Kondensator zwischen Knoten 40 und dem Schaltbusknoten 32, wird auch Knoten 40 auf etwa +12 Volt herabgezogen, wenn die Ziffernleitung DL1 auf Erdpotential gezogen wird, wie es bei Ereignis 126a zu sehen ist. Wenn eine logische "Eins" in der adressierten Speicherzelle S gespeichert worden war, was durch ein Potential in der Zelle von mehr als +5»0 Volt definiert wird, dann hätte die Datenleitung DL. ein größeres Potential als die Datenleitung "DL^ nach dem Reihen-Auswahl signal 106a. Dies hätte zur Folge, daß die Ziffernleitung DL,. auf hohem Potential verbliebe, was durch die gestrichelte Linie 116c dargestellt wird, und die Ziffernleitung I)L",. wäre auf niedriges Potential abgefallen, was in Fig. 3 bei 118c dargestellt wird, wenn das Potential auf dem Schaltbus übergegangen wäre auf niedriges Potential als Antwort auf die Ereignisse 108a und 110a der Schaltsignale L7, und L2· Für eben diesen Fall, d.h. für richtiges Lesen eines hohen gespeicherten Potentials, wird die Pseudozelle benötigt. Ohne diese
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gäbe es nichts, was zu dem Abfallen des Potentials auf der Ziffernleitung I)L.* beitragen würde und somit die benötigte Potentialdifferenz für richtiges Lesen liefern würde.
Wenn die Spalten-Auswahlleitung CS von 0 auf +12 Volt übergeht, wie es bei Ereignis 120a angedeutet wird, so geht der wahre Datenbus DB von einem Vorspannungspegel von +12 Volt auf 0 Volt über, wie es bei 122a gezeigt ist, wenn man davon ausgeht, daß eine logische "Null" in der adressierten Zelle gespeichert war, die an der Datenleitung DL^] hängt, und der komplementäre Datenbus DB verbleibt bei +12 Volt, wie es beim Abschnitt 124a gezeigt ist. Wenn andererseits eine logische "Eins" in der adressierten Speicherzelle, die an der wahren Datenleitung DL^ hängt, gespeichert war, dann würde der wahre Datenbus DB auf hohem Potential verbleiben, wie es durch die gestrichelte Linie 122b dargestellt ist, und der komplementäre Datenbus UH würde auf Erdpotential verbleiben, was bei Ereignis 124b angedeutet ist.
Wie oben schon erwähnt wurde, wurde das Gate von Transistor 42 auf V-p-pj während der Vorspannperiode vorgespannt, während das Signal P-, +16 Volt hatte. Während des Zyklus geht P, auf 0 Volt über, somit den Transistor 44 abschaltend und etwa +12 Volt an dem Gate von Transistor 42 haltend. Nachdem der Knoten 40 auf etwa +12 Volt aufgrund der Datenleitungen DL. und "D~L\ entladen wurde, und der Knoten auf Erdpotential abgefallen ist, geht das Schaltsignal N, von 0 auf +12 Volt über, was in Pig. 3 bei Ereignis 112a angedeutet ist. Dieses Signal wird durch den Kondensator 43 zum Gate des Transistors 42 geleitet, wodurch das Gate merklich über V^ gebracht wird, um sicherzustellen, daß der Knoten 40 auf +12 Volt liegt, was bei Ereignis 126b zu sehen ist. Beim normalen Arbeitsablauf übertrifft dies ledig-
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lieh die Streuverluste vom Knoten 40, liefert jedoch zu Beginn das Anfangspotential von +12 Volt, bevor eine kapazitive Erhöhung eintritt, wie es im nachhinein beschrieben werden wird.
Am Ende eines Zyklus geht die Eeihen-Auswahlleitung 106 auf Erdpotential bei Ereignis 106b, und die Spaltenauswahl geht auf Erdpotential bei Ereignis 120b, so daß die Transistoren der adressierten Speicherzelle und der adressierten Pseudozelle abgeschaltet werden und daß die Spalten-Adresstransistoren 60 und 62 abgeschaltet werden. Ferner geht das Schaltsignal L^ auf Erdpotential, wie es bei Ereignis 112b gezeigt ist, indem es den Gateknoten von Transistor 42 zurück auf etwa Vpp zieht, so daß der Knoten 40 kapazitiv über Y^ erhöht werden kann. Die Schaltsignale L^ und I^ gehen auch auf Erdpotential über, wie es bei den Ereignissen 108b und 110b dargestellt ist.
Dann gehen die Vorspannsignale P^ und P, auf +12 Volt über, wie es bei den Ereignissen 100b und 104b gezeigt ist, und das Vorspannsignal P, geht beim Ereignis 104c auf +16 Volt über, was etwa zwei Verzögerungszeiträume später eintritt als das Ereignis 104b, aufgrund der Arbeitsweise einer Schaltungseinrichtung ähnlich der in Fig. 2 veranschaulichten. Das Vorspannsignal Pp kann in geeigneter Weise zum selben Zeitpunkt von +12 Volt auf +16 Volt übergehen, wie es bei Ereignis 102b dargestellt ist.
Wenn das Vorspannsignal P, beim Ereignis 104b positiv wird, schalten die Transistoren 52 und y\ an, so daß die Ziffernleitung DL. oder "DT^, die auf Erdpotential entladen worden war, anfängt, positives Potential zu speichern, wie es entweder durch die durchgezogene Linie 116d oder durch die gestrichelte Linie 118d in Fig. 3 gezeigt ist. Dieses Aufladen fährt während der Vorspanndauer fort, wenn das Vorspannsignal P, auf +16 Volt beim Ereignis 114c übergeht und es
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wird durch die Tatsache erleichtert, daß das Vorspannsignal P0 auf +16 Volt übergeht, so daß der Knoten 50 schnell geladen werden kann auf Y^ oder +12 Volt. Aus den Linien 116 und 118 in Fig. 3 sieht man, daß die Ziffernleitung DL^ oder IÖÜ^, die auf einem Potential in der Nähe von V^ verblieben war, zu Beginn teilweise entladen wird, wenn die Transistoren 52 und 54 angeschaltet v/erden, was bei den Ereignissen 116e und 118e gezeigt ist.
Der Schaltbus 32 wird durch die Transistoren 20 und 24 vorgespannt, darüber hinaus auch durch die Transistoren 22 und 26 aller Spalten auf einen Potentialpegel, der um einen Schwellenwert unter Y^ liegt, wie es bei Ereignis 114c gezeigt ist.
Der Knoten 40, der nun aufgrund des Abschaltens des Transistors 42, wenn das Schaltsignal L* bei Ereignis 112b auf Erdpotential abfällt, isoliert ist, wird kapazitiv zurück auf +16 Volt erhöht, wie es bei Ereignis 126c gezeigt ist, und zwar aufgrund der Streukapazitäten der Transistoren 20 und 22 aller Spalten und aufgrund. der Kapazität 46, die hinzugefügt ist, um diese Erhöhung zu unterstützen. Man sieht, daß entweder die wahre oder komplementäre Datenleitung DLx, oder "DT. jeder Spalte während jedes Reihen-Adresszyklus entladen wird, so daß die kombinierten Streukapazitäten von 64 Transistoren zum Erhöhen des Knotens 40 über V^ beitragen, wenn die 64 Ziffernleitungen von Erdpotential auf +12 Volt gebracht v/erden. Daraus folgt, daß der Knoten 40 normalerweise kapazitiv auf etwa +16 Volt während des Vorspannzyklus erhöht wird.
Die Datenbuse DB und DB werden auf ähnliche Weise auf +12 Volt vorgespannt, wie es bei den Ereignissen 122c und 124c gezeigt ist; dies geschieht durch eine hier nicht dargestellte Schaltungsvorrichtung. In der bevorzugten Ausführungsform des vorliegenden Systems wird eine
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Schaltungsanordnung zum Vorspannen verwendet, die in der Funktion ähnlich der ist, die dazu benutzt wird, die Datenleitungen DL„ und TJIL vorzuspannen, um den wahren und komplementären Datenbus DB und TJE vorzuspannen, und dieser Umstand veranlaßt, '.)ß das Ansteigen der Potentiale bei den Ereignissen 122c und 12-c einen ähnlichen Verlauf hat, wie es die Linien bei der Potentialerhöhung der Leitungen DL^ und DL^ darstellen.
Es sollte festgestellt x^erden, daß, da die Datenleitung DL,, und I)L. bei Y-Q-Q beginnen und nicht bei V-pD abzüglich eines Schwellenwertes, und da der Widerstand die Leitfähigkeit durch einen der kreuzgekoppelten Transistoren minimiert, diejenige Datenleitung, die bei einem höheren Anfangspotential gestartet ist, schließlich ein Potential führt, das über VDD abzüglich eines Schwellenwertes liegt. Nach Beendigung eines Zyklus liegt bei einer Zelle, die' mit einem Potential begann, das über dem Minimalpegel für eine logische "Eins" lag, ein Potential vor, das um einen Schwellenwert unterhalbvon VDD liegt. Umgekehrt liegt am Ende bei einer Zelle, die mit einem Potentialpegel begann, welches gerade unter dem Maximalpegel für eine logische "ITuIl" lag, Erdpotential vor. Somit frischt die Aktion des Auslesens einer Zelle, gefolgt von dem Herunterziehen des Schaltsignals auf Erdpotential, schwache Logikpegel, die in den Zellen gespeichert sind, auf optimale Logikpegel auf.
Aus der obigen detaillierten Beschreibung einer bevorzugten Ausführungsforra der vorliegenden Erfindung kann man ersehen, daß ein verbesserter schaltender Differenzialverstärker beschrieben wurde, der in der MOSFET-Technologie und möglicherweise auch in anderen Technologien viele Anwendungsmöglichkeiten besitzt.
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Obschon von der Erfindung bevorzugte Ausführungsformen genau beschrieben wurden, versteht es sich, daß verschiedene Änderungen, Substitutionen und Modifikationen vorgenommen werden können, ohne vom Grundgedanken der Erfindung abzuweichen, wie er in den nachfolgenden Ansprüchen definiert wird.
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Claims (28)

  1. Patentansprüche
    Dynamischer Speicher mit wahlfreiem Zugriff aus einem integrierten MOSFET-Schaltkreis, dadurch gekennzeichnet, daß mehrere Speicherzellen vorgesehen sind, die in Reihen und Spalten angeordnet sind, daß für jede Spalte ein Leseverstärker vorgesehen ist, daß für Jeden Leseverstärker eine wahre Ziffernleitung (DL,,) und eine komplementäre Ziffernleitung (DL/]) vorgesehen sind, während die Speicherzellen in jeder Spalte mit mindestens eine der entsprechenden Ziff ernl eitungen (DL,,,D"1L) verbunden werden, wenn die entsprechenden Speicherzellen durch ein Reihen-Freigabesignal angesprochen werden, daß eine Reihen-Freigabevorrichtung für jede Reihe vorgesehen ist zum Anstoßen der Speicherzellen in den entsprechenden Reihen, darin gespeicherte Daten auf die Ziffernleitungen für die entsprechenden Spalten zu übertragen, daß jeder Leseverstärker wahre und komplementäre Eingangsknoten (28,30) aufweist, von denen jeder eine relativ kleine Kapazität besitzt, verglichen mit der Kapazität der entsprechenden wahren und komplementären Ziffernleitungen (DL., I)LVj), daß jeder Verstärker einen ersten Transistor (24) besitzt, der den wahren Eingangsknoten (28) mit einem Schaltknoten (32) verbindet, sowie einen zweiten Transistor (26), der den komplementären Eingangsknoten (30) mit dem Schaltknoten (32) verbindet, daß das Gate des ersten Transistors (24) Teil des
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    komplementären Eingangsknotens (30) und das Gate des zweiten •Transistors (26) Teil des wahren Eingangsknotens (28) ist, daß eine erste Impedanz einrichtung die v/ahre Ziffernleitung (DL^) mit dem wahren Eingangsknoten (28) verbindet, und eine zweite Impedanzvorrichtung (22) die komplementäre Ziffernleitung CDHi) mit dem komplementären Eingangsknoten (30) verbindet , daß eine Schaltknotensteuervorrichtung vorgesehen int zum Aufrechterhalten eines Vorspannungssignals auf dem Schaltknoten (32) und dann zum Entladen der Vorspannung auf dem Schaltknoten (32), daß eine Ziffernleitung-Vorspannvorrichtung vorgesehen ist zum Vorspannen der Ziffernleitungen, so daß i:n wesentlichen derselbe Vorspannungspegel sowohl auf der wahren als auch auf der komplementären Ziffernleitung vorhanden ist, und daß eine Steuerschaltungsvorrichtung vorgesehen ist zum sequenziellen Erzeugen eines Reihen-Freigabesignals für die Speicherzellen in einer ausgewählten Reihe, um die Speicherzellen in der ausgewählten Reihe mit den entsprechenden Ziffernleitungen (DL^, !HL) zu verbinden und dann zum Veranlassen der Schaltknotensteuervorrichtung, um den Schaltknoten (32) zu entladen, wobei eine der Ziffernleitungen entladen wird und die andere der Ziffernleitungen nicht signifikant entladen wird.
  2. 2. Speicher nach Anspruch 1, dadurch gekennzeichnet , daß ein wahrer Satz von dynamischen Speicherzellen von jeder Spalte mit der entsprechenden wahren Ziffernleitung verbunden ist und daß ein entsprechender komplementärer Satz von dynamischen Speicherzellen der Spalte mit der entsprechenden komplementären Ziffernleitung verbunden ist, daß das Reihen-Freigabesignal die ausgewählte Zelle veranlaßt, eine Spannung auf die entsprechende Ziffernleitung überzuleiten
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    und daß weiterhin eine Vorrichtung vorgesehen ist zum Aufbringen eines Referenzspannungspegels auf diejenige Ziffernleitung, die nicht mit einer Speicherzelle, welche durch ein Adress-Freigabesignal aktiviert wurde, verbunden ist und daß der Referenzspannungspegel einen vorbestimmten Wert hat, der kleiner ist als der Wert der Vorspannung auf den Ziffernleitungen.
  3. 3. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß die erste und zweite Impedanzvorrichtung ein dritter und vierter Transistor sind, und daß eine Vorladeschaltungsvorrichtung vorgesehen ist, die die Gates der Transistoren auf einen hinreichend hohen Pegel bringt, damit die Vorspannungspegel auf den Ziffernleitungen (DL^ ,"BE/j) und den Eingangsknoten (28,30) ausgeglichen werden können.
  4. 4. Speicher nach Anspruch 3i dadurch gekennzeichnet , daß die Vorladeschaltungsvorrichtung eine Einrichtung aufweist zum Verbinden der Gates des dritten und vierten Transistors (20,22) von mindestens einer Spalte, um einen gemeinsamen Knoten (40) zu bilden, daß eine Vorrichtung vorgesehen ist zum Vorspannen des gemeinsamen Knotens (40) und dann zum Abtrennen des gemeinsamen Knotens, bevor die Ziffernleitungen vorgespannt werden, wodurch der gemeinsame Knoten kapazitiv erhöht wird um mehr als einen Schwellenwert über die Vorspannung auf den Ziffernleitungen zumindest zum Teil durch Streukspazitäten des dritten und vierten Transistors (20,22)
  5. 5. Speicher nach Anspruch 4,. dadurch gekennzeichnet, daß der integrierte Schaltkreis eine Drain-
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    Speisespannung aufweist, die die maximale extern angelegte Speisespannung darstellt, und daß die Ziffernleitung-Vorspannvorri chtung die Ziffernleitung auf eine Vorspannung treibt, die im wesentlichen gleich ist der Drain-Speisespannung.
  6. 6. Speicher nach Anspruch 5» dadurch gekennzeichnet, daß die Ziffernleitung-Vorspannvorrichtung eine erste Vorspannvorrichtung aufweist zum Verbinden eines ersten Vorspannknotens mit einer Speisespannung als Antwort auf ein erstes Vorspannungssignal, und daß eine zweite und dritte Vorspannvorrichtung vorgesehen sind zum Verbinden des ersten Vorspannungsknotens mit der wahren und komplementären Ziffernleitung als Antwort auf ein zweites Vorspannungssignal, wodurch die Potentiale auf der wahren und komplementären Ziffernleitung ausgeglichen werden können, wenn das erste Vorspannungssignal nicht vorhanden ist und das zweite Vorspannungssignal vorhanden ist.
  7. 7. Speicher nach Anspruch 6, dadurch gekennzeichnet , daß die Ziffernleitung-Vorspannvorrichtung eine Vorspannungs-Steuervorrichtung aufweist zum Beenden des ersten Vorspannungssignals vor dem zweiten Vorspannungssignal, wodurch die Vorspannungen auf den Ziffernleitungen ausgeglichen werden können, nachdem der erste Vorspannungsknoten von der Spannungsversorgung abgetrennt ist.
  8. 8. Speicher'nach Anspruch 6, dadurch gekenn.-zeichnet , daß die Schaltknoten-Steuervorrichtung eine Einrichtung aufweist' zum Entladen des Schaltknotens (32) mit einer fortschreitend anwachsenden Geschwindigkeit.
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  9. 9. Speicher nach Anspruch 2, dadurch gekennzeichnet, daß die erste und zweite Impedanzvorrichtung ein dritter und vierter Transistor (20,22) sind, und daß eine Vorlade-Schaltungsvorrichtung vorgesehen ist zum Spannen der Gates der Transistoren auf einen hinreichend hohen Pegel, damit die Vorspannungspegel auf den Ziffernleitungen und den Eingangsknoten ausgeglichen werden können.
  10. 10. Speicher nach Anspruch 9» dadurch, gekennzeichnet , daß die Vorlade-Schaltungsvorrichtung eine Einrichtung aufweist zum Verbinden der Gates des dritten und vierten Transistors mindestens einer Spalte, um einen gemeinsamen Knoten (40) zu bilden, daß eine Vorrichtung vorgesehen ist zum Vorspannen der gemeinsamen Knotens (4-0) und dann zum Abtrennen des gemeinsamen Knotens, bevor die Ziffernleitungen (DIm ,T)Li ) vorSesPann"t werden, wobei der gemeinsame Knoten kapazitiv erhöht wird um mehr als einen Schwellenwert über die Vorspannung auf den Ziffernleitungen (DL. ,"DL.) wenigstens zum Teil durch die Streukapazitäten des dritten und vierten Transistors (20,22).
  11. 11. Speicher nach Anspruch 1, dadurch gekennzeichnet , daß der integrierte Schaltkreis eine Drain-Speisespannung hat, die die maximale extern angelegte Speisespannung darstellt, und daß die Ziffernleitung-Vorspannvorrichtung die Ziffernleitungen auf eine Vorspannung treibt, die im wesentlichen gleich der Drain-Speisespannung ist.
  12. 12. Speicher nach Anspruch 11, dadurch gekennzeichnet , daß die Ziffernleitung-Vorspannvorrichtung
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    eine erste Vorspannvorrichtung aufweist zum Verbinden eines ersten Vorspannungsknotens mit der Drain-Speisespannung als Antwort auf ein erstes Vorspannungssignal, und. daß eine zweite und dritte Vorspannungsvorrichtung vorgesehen sind zurr. Verbinden des ersten Vorspannungsknotens mit der wahren und komplementären Ziffernleitung als Antwort auf ein zv/eites Vorspannungssignal, wodurch die Vorspannungen auf der wahrer: und komplementären Ziffernleitung ausgeglichen werden können, wenn das erste Vorspannungssignal nicht vorhanden ist und das zweite Vorspannungssignal vorhanden ist.
  13. 13· Speicher nach Anspruch 12, dadurch gekennzeichnet, daß die Ziffernleitung-Vorspannvorrichtung eine Vorspannungs-Steuervorrichtung aufweist zum Beendigen des ersten Vorspannungssignals vor dem zweiten Vorspannungosignal, wodurch die Vorspannungen auf den Ziffernleitungen ausgeglichen werden können, nachdem der erste Vorspannungsknoten von der Spannungsversorgung getrennt ist.
  14. 14-. Speicher nach Anspruch 1, dadurch gekennzeichnet , daß die Schaltknoten-Steuervorrichtung eine Einrichtung aufweist zum Entladen des Schaltknotens (32) mit einer zunehmend anwachsenden Geschwindigkeit.
  15. 15· Leseverstärker zum Unterscheiden zwischen zwei Spannungspegeln, dadurch gekennzeichnet, daß ein erster und zweiter Eingangsknoten (DL·,, TU,) zum Empfangen von zwei Spannungspegeln vorgesehen sind, daß ein dritter und vierter Knoten (28,30) vorgesehen sind, daß ein erster Widerstand (20) den ersten Eingangsknoten mit dem dritten Knoten (28) verbindet, daß ein zweiter Widerstand (22) den zweiten Eingangs-
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    knoten mit dem vierten Knoten (30) verbindet, daß eine erster Transistor (24) den dritten Knoten (28) mit einem fünften Knoten (32) verbindet, daß ein zweiter Transistor (26) den vierten Knoten mit dem fünften Knoten (32) verbindet, daß die Spannung an dem Gate des ersten Transistors (24) anspricht auf die Spannung an dem vierten Knoten (30), daß die -Spannung an dem Gate des zweiten Transistors (26) anspricht auf die Spannung an dem dritten Knoten (28), und daß eine erste Schaltungsvorrichtung (34,36) vorgesehen ist zum Halten einer Vorspannung an dem fünften Knoten (32), während die Spannungspegel an den ersten und zweiten Eingangsknoten (DL^ ,"DL·-]) auf den dritten und vierten Knoten (28,30) aufgebracht werden, und dann zum Veranlassen der Spannung an dem fünften Knoten (32), abzufallen, um den ersten und zweiten Transistor (24,26) zu erlauben, den dritten oder vierten Knoten (28,30) in einer vorbestimmten Präferenz abzufallen, welche festgelegt wird durch die relativen Spannungspegel auf dem dritten und vierten Knoten (28,30).
  16. 16. Leseverstärker nach Anspruch 15, dadurch gekennzeichnet , daß der erste und zweite Widerstand ein dritter und vierter Transistor (20,22) sind und daß weiterhin eine zweite Schaltungsvorrichtung vorgesehen ist zum Vorspannen der Gateknoten des dritten und vierten Transistors (20,22) in einem solchen ausreichenden Maße, daß die Spannungspegel an dem ersten und dritten Knoten (DL. ,28) im wesentlichen ausgeglichen werden" und daß die Spannungspegel auf dem zweiten und vierten Knoten (DL,|,30) im wesentlichen ausgeglichen werden, bevor das Potential an dem fünften Knoten (32) abfällt.
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  17. 17. Leseverstärker nach Anspruch 16, dadurch gekennzeichnet , daß eine dritte Schaltungsvorrichtung vorgesehen ist zum Vorspannen des ersten und zweiten Eingangsknotens (DL^ ,13L^) und des dritten und vierten Knotens (24,30) auf den im wesentlichen selben vorbestimmten Spannungc— pegel, und zum Vorspannen des fünften Knotens (32), bis der Spannungspegel an dem fünften Knoten (32) so hoch ist, daß er den ersten und zweiten Transistor (24,26) im wesentlichen nicht leitend macht, wodurch ein Eingangssignal angelegt werden kann, indem die Spannung an mindestens einem der Eingangsknoten reduziert wird, nachdem die Knoten vorgespannt sind.
  18. 18. Leseverstärker nach Anspruch 17, dadurch gekennzeichnet , daß die zweite Schaltungsvorrichtung eine Einrichtung aufweist zum Vorspannen 'der Gateknoten des dritten und vierten Transistors (20,22) und dann zum Trennen der Gates, bevor der erste, zweite, dritte und vierte Knoten (DL,-,1DLx. ,28,30) vorgespannt sind, wodurch die Gateknoten kapazitiv über die Vorspannung erhöht werden, zumindest teilweise durch die Streukapazitaten des dritten und vierten Transistors (20,22), wenn der erste, zweite, dritte und vierte Knoten (DL,, ,I)L,, ,28,30) vorgespannt werden.
  19. 19· Leseverstärker nach Anspruch 15, dadurch gekennzeichnet , daß eine erste Schaltungsvorrichtung (34,36) das Potential des fünften Knotens (32) mit anwachsender Geschwindigkeit abfallen läßt.
  20. 20. Leseverstärker nach Anspruch 16, dadurch gekennzeichnet ,. daß die Gateknoten des dritten und vierten Transistors (20,22) elektrisch verbunden sind.
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  21. 21. Leseverstärker nach. Anspruch 17, dadurch gekennzeichnet , daß die dritte Schaltungsvorrichtung eine Einrichtung aufweist zum mindestens momentanen Verbinden des ersten und dritten Knotens mit dem zweiten und vierten Knoten nach dem Vorspannen zum Ausgleichen der vorbestimmten Spannungspegel.
  22. 22. Verfahren zum Bestimmen eines in einer ausgewählten Speicherzelle gespeicherten logischen Wertes aus einer Potentialdifferenz auf den Ziffernleitungen in einem dynamischen Speicher mit wahlfreiem Zugriff, der mehrere Speicherzellen aufweist, die in Reihen und Spalten angeordnet sind, mit einer wahren Ziffernleitung und einer komplementären Ziffernleitung für Jede Spalte, wobei die Zellen jeder Spalte mit der entsprechenden wahren oder komplementären Ziffernleitung verbindbar sind, wenn jede entsprechende Heihe von Speicherzellen durch ein Reihen-Freigabesignal angestoßen wird, ein unterschiedliches Spannungssignal auf die entsprechenden Ziffernleitungen zu leiten, dadurch gekennzeichnet, daß die wahre und komplementäre Ziffernleitung und der wahre und komplementäre Eingangsknoten auf gleiche, vorbestimmte Spannungspegei vorgespannt werden und daß der Vorspannungspegel darauf gespeichert wird, wobei die Eingangsknoten eine im wesentlichen kleinere Kapazität aufweisen als die Ziffernleitungen, daß eine Speicherzelle mit mindestens einer der Ziffernleitungen durch ein Reihen-Freigabesignal verbundenwird, um die Vorspannung auf der Ziffernleitung und dem entsprechenden Eingangsknoten zu reduzieren, und zwar um einen kleinen Wert, der bestimmt wird durch den logischen Pegel, der in der Speicherzelle gespeichert ist, während die Vorspannung auf der anderen Ziffernleitung und dem anderen ent-
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    sprechenden Eingangsknoten um einen vorbestimmten Referenzwert vermindert wird, daß dann entweder der wahre Eingangsknoten durch einen ersten Transistor entladen wird, dessen Leitfähigkeit durch die Spannung auf dem komplementären Eingangsknoten gesteuert wird, während ebenso die Spannung auf der wahren Ziffernleitung durch eine erste Impedanz zum wahren Eingangsknoten entladen wird, oder daß alternativ der komplementäre Eingangsknoten durch einen zweiten Transistor entladen wird, dessen Leitfähigkeit durch den Spannung an dem wahren Eingangsknoten gesteuert wird, während ebenso die Spannung auf der komplementären Ziffernleitung durch eine zweite Impedanz zum komplementären Eingangsknoten entladen wird.
  23. 23. Verfahren zur Erzeugung binärer logischer Pegel auf wahren und.komplementären Ausgangsknoten mit relativ großen Kapazitäten, dadurch gekennzeichnet, daß ein Spannungspegel, der in der Hähe des höheren Logikpegels liegt, sowohl auf den wahren als auch komplementären Ausgangsknoten gebracht wird, wobei die Differenz der Spannungspegel an den Ausgangsknoten ein Eingangssignal repräsentiert, daß die Spannungspegel durch erste und zweite Impedanzen zu wahren und komplementären Ausgangsknoten geleitet werden, welche eine relativ geringe Kapazität aufweisen, daß dann der wahre Eingangsknoten durch einen ersten Transistor entladen wird, dessen Leitfähigkeit durch die Spannung an den komplentären Eingangsknoten gesteuert wird und daß der wahre Ausgangsknoten durch die erste Impedanz auf den wahren Eingangsknoten entladen wird, oder daß alternativ der komplementäre Eingangsknoten
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    durch einen zweiten Transistor entladen wird, dessen Leitfähigkeit durch die Spannung an dem wahren Eingangsknoten gesteuert wird und daß der komplementäre Ausgangsknoten durch die zweite Impedanz auf den komplementären Eingangsknoten entladen wird, wobei der entladene Knoten derjenige ist, der das geringere Anfangspotential besaß.
  24. 24. Dynamischer Speicher mit wahlfreiem Zugriff in einem integrierten MOSFET-Schaltkreis, dadurch gekennzeichnet , daß mehrere dynmaische Speicherzellen (S) vorgesehen sind, die in Reihen und Spalten angeordnet sind, daß jede Zelle einen kapazitiven Speicherknoten (12) besitzt, daß eine wahre Ziffernleitung (DL^) und eine komplementäre Ziffernleitung (DL^) für jede Spalte vorhanden ist, daß die Speicherknoten (12) in einem Teil der Speicherzellen in jeder Spalte verbunden sind mit der entsprechenden wahren Ziffernleitung (DL^ ) und daß die Speicherknoten (12) des Restes der Speicherzellen (S) in der entsprechenden Spalte verbunden sind mit der entsprechenden komplementären Ziffernleitung (DL.) wenn die entsprechenden Speicherzellen durch ein Reihen-Freigabesignal angesprochen werden, daß eine Reihen-Freigabevorrichtung für jede Reihe vorgesehen ist zum Ansprechen der Speicherzellen in den entsprechenden Reihen als Antwort auf ein Reihen-Adresssignal, daß eine Vorrichtung vorgesehen ist zum Aufbringen eines Referenzspannungspegels auf die Ziffernleitungen, die nicht mit einer Speicherzelle durch ein Adress-Freigabesignal .. verbunden werden, wobei der Referenzspannungspegel ein vorbes^immter Wert ist, der kleiner ist als der Wert der Vorspannung auf den Ziffernleitungen, daß ein Leseverstärker vorgesehen ist, der wahre und komplementäre Eingangsknoten (28,30) aufweist,
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    von denen jeder eine relativ geringe Kapazität aufweist verglichen mit der Kapazität der wahren und komplementären Ziffernleitungen (DL^ ,UL\|), daß der Verstärker einen ersten Transistor (24-) aufweist, der den wahren Eingangsknoten (28) mit einem Schaltknoten (32) verbindet, sowie einen zweiten Transistor (26) der den komplementären Eingangsknoten (30) mit dem Schaltknoten (32) verbindet, wobei das Gate des ersten Transistors (24-) ein Teil des komplementären Eingangsknotens (30) und das Gate des zweiten Transistors ein Teil des wahren Eingangsknotens (28) ist, daß ein dritter Transistor (20) vorgesehen ist, der die wahre Ziffernleitung (DL^) mit dem wahren Eingangsknoten (28) verbindet, daß.ein vierter Transistor (22) vorgesehen ist, der die komplementäre Ziffernleitung (T)Ly|) mit dem komplementären Eingangsknoten (30) verbindet, daß eineVorladeschaltungsvorrichtung vorgesehen ist, die die Gates des dritten und vierten Transistors auf einem hinreichend hohen Pegel bringt, um den Vorspannungspegel auf den Ziffernleitungen (DL11I)L",]) und den Eingangsknoten (28,30) zu erlauben, im wesentlichen ausgeglichen zu werden, daß eine Schaltknoten-Steuervorrichtung vorgesehen ist zum Aufrechterhalten einer Vorspannung auf dem Schaltknoten (32) und dann zum Entladen der Vorspannung auf dem Schaltknoten (32), daß eine Ziffernleitung-Vorspannvorrichtung vorgesehen ist zum . Vorspannen der Ziffernleitungen (DL^ ,13L^) auf vorbestimmte Spannungspegel und zum Vorspannen des Schaltknotens . (32) auf einen Spannungspegel, der hinreichend hoch ist, um im wesentlichen die Leitfähigkeit des ersten und zweiten Transistors (24-, 26) zu verhindern, und daß eine Steuers chal tungsvorrichtung vorgesehen ist zum sequentiellen Erzeugen eines Reihen-Preigabesignals für die Speicherzellen in einer Reihe, um 'die Speicherzellen mit den entsprechenden Ziffernleitungen zu ver-
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    binden und um dann die Schaltknoten-Steuervorrichtung zu veranlassen, den Schaltknoten (32) zu entladen, v/odurch eine der Ziffernleitungen (DL^,DL·^) entladen wird und die andere im wesenttLchen nicht entladen wird.
  25. 25. Speicher nach Anspruch 24, dadurch gekennzeichnet , daß die Vorladeschaltungsvorrichtung eine Einrichtung aufweist, die die Gates des dritten und vierten Transistors (20,22) von mindestens einer Spalte verbindet, um einen gemeinsamen Knoten (40) zu bilden, daß eine Einrichtung vorgesehen ist zum Vorspannen des gemeinsamen Knotens (40) und dann zum Abtrennen des gemeinsamen Knotens (40), bevor die Ziffernleitungen (DL^ ,"DXj) vorgespannt werden, v/odurch der gemeinsame Knoten (40) kapazitiv erhöht wird um mehr als einen Schwellenwert über die Vorspannung auf den Ziffernleitungen, mindestens zum Teil durch die Streukapazitäten des dritten und vierten Transistors (20,22).
  26. 26. Speicher nach Anspruch 25, dadurch gekennzeichnet, daß die integrierte Schaltung eine Drain-Speisespannung aufweist, die die maximale, extern angelegte Versorgungsspannung darstellt und daß die Ziffernleitung-Vorspannvorrichtung die Ziffernleitungen auf eine Vorspannung treibt, die im wesentlichen gleich der Drain-Speisespannung ist.
  27. 27. Speicher nach Anspruch 26, dadurch gekenn-Zieich.net, daß die Ziffernleitung-Vorspannvorrichtung eine erste Vorspannvorrichtung aufweist zum Verbinden eines ersten Vorspannungsknotens mit einer Spannungsversorgung als
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    Antwort auf ein erstes Vorspannungssignal, daß eine sv/eite und dritte Vorspannungsvorrichtung vorgesehen sind zum Verbinden des ersten Vorspannungsknotens mit der wahren und komplementären Ziffernleitung als Antwort auf ein zweites Vorspannungssignal und daß eine Vorspannungs-Steuervorrichtung vorgesehen ist zum Beendigen des ersten Vorspannungssignals vor dem jzweiten Vorspannungssignal, wodurch die Vorspannungen auf den Ziffernleitungen ausgeglichen v/erden können, nachdem der erste Vorspannungsknoten von der Spannungsversorgung getrennt ist.
  28. 28. Speicher nach Anspruch 27, dadurch gekennzeichnet , daß die Schaltknoten-Steuervorrichtung eine Einrichtung aufweist zum Entladen des Schaltknotens (32) mit einer fortschreitend größer werdenden Geschwindigkeit.
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DE2659248A 1975-12-29 1976-12-28 Dynamischer Speicher mit wahlfreiem Zugriff Expired DE2659248C3 (de)

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