DE102006040571B4

DE102006040571B4 - Vorrichtung und Verfahren zum Auslesen einer Speicherinformation

Info

Publication number: DE102006040571B4
Application number: DE102006040571.4A
Authority: DE
Inventors: Michael Sommer; Michael Bollu
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2006-08-30
Filing date: 2006-08-30
Publication date: 2015-10-15
Anticipated expiration: 2026-08-31
Also published as: US20080056024A1; US7619924B2; DE102006040571A1

Abstract

Vorrichtung (100) zum Auslesen einer, in einem Speicher (102) speicherbaren Speicherinformation, wobei von dem Speicher in einer Haltephase ein Leckstrom und in einer Auslesephase ein, von der Speicherinformation abhängiger Auslesestrom bereitstellbar ist, mit folgenden Merkmalen: einer durch eine einzelne Kapazität (C3) gebildeten Integrationseinrichtung (104) zum Aufintegrieren einer von dem Leckstrom hergeleiteten ersten Größe während der Haltephase und zum Bereitstellen einer, einem aufintegrierten Leckstrom entsprechenden Leckspannung sowie zum Aufintegrieren einer von dem Auslesestrom hergeleiteten zweiten Größe während der Auslesephase und zum Bereitstellen einer, einem aufintegrierten Auslesestrom entsprechenden Auslesespannung, wobei die Leckspannung einer am Ende der Haltephase an der einzelnen Kapazität (C3) abfallenden Spannung entspricht und die Auslesespannung einer am Ende der Auslesephase an der einzelnen Kapazität (C3) abfallenden Spannung entspricht; einer Rücksetzeinrichtung (212), die konfiguriert ist, um die Integrationseinrichtung zwischen der Haltephase und der Auslesephase in einen rückgesetzten Zustand zu bringen; und einer Vergleichseinrichtung (106) zum Bereitstellen eines Auslesewertes, der der Speicherinformation entspricht, abhängig von der Leckspannung und der Auslesespannung.

Description

Die vorliegende Erfindung befasst sich mit einer Vorrichtung und einem Verfahren zum Auslesen einer, in einem Speicher speicherbaren Speicherinformation.
Die technische Realisierung des Auslesens eines Speichers, beispielsweise eines nichtflüchtigen Speichers, erfordert die Lösung einiger technischer Probleme. Es bestehen mehrere Kriterien, die es zu erfüllen gilt.
Zum einen ist es wichtig eine Schaltung, die zum Auslesen des Speichers geeignet ist, kostengünstig zu entwerfen. Dies bedeutet, dass die für die Realisierung der Schaltung notwendige Siliziumfläche klein zu halten ist. Ferner ist ein möglichst schnelles Auslesen der Zelle bei niedrigem Stromverbrauch notwendig. Die Zugriffszeit auf die Daten eines nichtflüchtigen Speichers ist von der Spezifikation des Bausteins abhängig, der den nichtflüchtigen Speicher enthält. Bei dem Baustein kann es sich beispielsweise um eine Chip-Card handeln. Bei einer Chip-Card wird die Zugriffszeit der Karte wesentlich durch die Zeit des Auslesens der Speicherzelle selber bestimmt. Dabei zeichnet sich ein NOR-Flash im Vergleich zu einem NAND-Flash durch eine schnelle Zugriffszeit aus. Auch ist für einen Gesamtchip, der einen nichtflüchtigen Speicher enthält üblicherweise ein Maximalstrom in der Spezifikation fest vorgegeben. Zusätzlich und speziell für eine kontaktlose Chip-Card sind in der Spezifikation maximal erlaubte Stromspitzen fest vorgegeben. Die durch die Spezifikation vorgegebenen Anforderungen werden auf alle Schaltungsteile heruntergebrochen und somit auch auf einen Leseverstärker, der zum Auslesen eines Speichers erforderlich ist. Der Leseverstärker verdient dabei besondere Beachtung, da er aufgrund seiner Häufigkeit wesentlich zum Spitzenstrom beiträgt.
Zum Auslesen eines Speichers kann ein adaptives Stromausleseverfahren angewandt werden. Speziell bei einem nichtflüchtigen Speicher kann eine Speicherung einer zu speichernden Information in Form einer Einsatzspannungsvariation eines Auswahltransistors erfolgen. Das Variieren der Einsatzspannung von beispielsweise einem N-FET bedeutet aber auch, dass sich ein „ON”- und „OFF”-Strom des Auswahltransistors bei gleicher Aktivierungsspannung ändert bzw. definiert. Da bei einem aus mehreren Speicherzellen bestehenden Speicher immer nur eine Speicherquelle pro Bitleitung, respektive Senseleitung aktiviert wird, und alle anderen Zellen der gleichen Bitleitung bzw. Senseleitung nichtleitend sind, also „OFF” sind, ist der „OFF”-Strom abhängig von der Programmierung der mit an der Bitleitung angeschlossenen Zellen. Das Auslesen eines Zellsignals ist aufgrund des „OFF”-Stroms der nicht auszulesenden Zellen abhängig von der Programmierung der nicht auszulesenden Zellen. Dieser Umstand führt dazu, dass ein adaptives Auslesen notwendig wird. Das bedeutet, dass der Zustand, also der Stromfluss der Speicherzellen vor und nach der Aktivierung miteinander verglichen werden muss. Beispielsweise kann der „OFF”-Strom vor der Aktivierung mit dem vermeintlichen „ON”-Strom nach der Aktivierung verglichen werden. Das bedeutet, dass ein Öffnen des Transistors bei gegebener Wortleitungsspannung nicht stattfindet und der Transistor somit sperrt. Ist der Strom nach der Aktivierung wesentlich größer geworden, so hat die Aktivierungsspannung ausgereicht, um die Zelle in Form des Auswahltransistors zu öffnen. Die Einsatzspannung der Zelle ist damit niedriger als die Wortleitungsspannung bzw. die Aktivierungsspannung. Um die in der Speicherzelle gespeicherte Speicherinformation rückzugewinnen, wird der „OFF”-Strom vor der Aktivierung mit Hilfe einer programmierbaren Stromquelle gespeichert und mit dem „ON”-Strom nach der Aktivierung verglichen.
Aus der FR 2 814 583 ist ein Verfahren zum Auslesen einer Speicherquelle bekannt, bei dem während einer ersten Phase ein erster und ein zweiter Kondensator durch einen Leckstrom geladen werden. In einer zweiten Phase wird einer der Kondensatoren durch einen Auslesestrom entladen. Die über den Kondensatoren abfallenden Spannungen werden dann verglichen, um auf einen Zustand der Speicherzelle rückzuschließen.
Die US 5,995,421 befasst sich mit einer Leseschaltung zum Lesen von Daten, die in einer Speicherzelle, die mit einer Bitleitung gekoppelt ist, gespeichert sind. Die Leseschaltung umfasst eine Vergleichsschaltung mit einem ersten Eingangsanschluss, der mit der Bitleitung gekoppelt ist, einem zweiten Eingangsanschluss und einem Datenausgangsanschluss. Mit dem ersten und dem zweiten Eingangsanschluss der Vergleichsschaltung sind ein erster bzw. zweiter Kondensator gekoppelt. Die Kondensatoren sind über jeweilige Schalter mit der Bitleitung verbindbar, wobei eine Last vorgesehen ist, um einen Strom auf der Bitleitung in eine Spannung umzuwandeln. Eine Offset-Spannung, wenn die Speicherzelle nicht aktiv ist, wird in den einen Kondensator gespeichert, und eine Auslesespannung wird in dem anderen Kondensator gespeichert. Die Spannungen werden dann verglichen, um auf einen logischen Zustand der Zelle rückzuschließen.
Die US 6,052,307 offenbart eine Leckage-tolerante Erfassungsschaltung zur Verwendung in einem elektrisch programmierbaren und löschbaren Nur-Lesespeicher (EEPROM. In einem Referenzabschnitt eines Erfassungszyklus verwendet der Leckagetolerante Erfassungsverstärker die Summe eines Referenzstroms und jeglichen Leckstroms, um eine Referenzspannung festzulegen. In einem nachfolgenden Erfassungsabschnitt des Erfassungszyklus verwendet der Leckage-tolerante Erfassungsverstärker die Summe eines Speicherzellenstroms und jeglichen Leckstroms, um eine Lesespannung festzulegen. Die Lesespannung wird mit der Referenzspannung verglichen, um den logischen Zustand, der in der Speicherzelle gespeichert ist, zu bestimmen.
Es ist die Aufgabe der vorliegenden Erfindung eine Vorrichtung und ein Verfahren zum optimierten Auslesen einer Speicherinformation zu schaffen.
Diese Aufgabe wird durch eine Vorrichtung gemäß Anspruch 1, eine Speichervorrichtung gemäß Anspruch 15 und ein Verfahren gemäß Anspruch 19 gelöst.
Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen definiert.
Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
1 ein Blockschaltbild einer Vorrichtung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
2 ein Blockschaltbild einer Vorrichtung gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung;
3 eine Transistorschaltung einer Vorrichtung gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung; und
4 bis 6 eine graphische Darstellung von Spannungsverläufen gemäß weiteren Ausführungsbeispielen der vorliegenden Erfindung.
In der nachfolgenden Beschreibung der bevorzugten Ausführungsbeispiele der vorliegenden Erfindung werden für die in den verschiedenen Zeichnungen dargestellten und ähnlich wirkenden Elemente gleiche oder ähnliche Bezugszeichen verwendet, wobei eine wiederholte Beschreibung dieser Elemente weggelassen wird.
1 zeigt ein Blockschaltbild einer Vorrichtung 100 zum Auslesen einer Speicherinformation. Die Speicherinformation kann in einem Speicher 102 gespeichert sein. Die Vorrichtung 100 weist eine Integrationseinrichtung 104 und eine Vergleichseinrichtung 106 auf.
Der Speicher 102 kann ausgebildet sein, um in einer „OFF”-Phase einen „OFF”-Strom bereitzustellen. Im folgenden wird die „OFF”-Phase als Haltephase und der „OFF”-Strom als Leckstrom bezeichnet. In der Haltephase ist der Speicher 102 nicht aktiviert. Das heißt die in dem Speicher 102 gespeicherte Speicherinformation wird zwar in dem Speicher 102 gehalten, jedoch nicht ausgelesen. In der „ON”-Phase wird der Speicher 102 aktiviert, um die in dem Speicher 102 gespeicherte Speicherinformation auszulesen. Der Speicher 102 kann ausgebildet sein, um in der „ON”-Phase einen „ON”-Strom bereitzustellen. Im folgenden wird die „ON”-Phase als Auslesephase und der einen „ON”-Strom als Auslesestrom bezeichnet. Somit definiert die Haltephase einen Zeitraum, indem die Speicherinformation nicht aus dem Speicher ausgelesen wird. Demgegenüber definiert die Auslesephase einen Zeitraum, in dem die Speicherinformation aus dem Speicher 102 ausgelesen wird. Die Größe des Auslesestroms hängt von der Speicherinformation ab, die in dem Speicher 102 gespeichert ist. Beispielsweise kann der Auslesestrom eine hohen Stromstärke annehmen, wenn eine logische Eins in dem Speicher 102 gespeichert ist und eine niedrige Stromstärke annehmen, wenn eine logische Null in dem Speicher 102 gespeichert ist. Erreicht der Auslesestrom die hohe Stromstärke, so unterscheidet sich diese von einer Stromstärke des Leckstroms. Die Stromstärke des Leckstroms entspricht in etwa der niedrigen Stromstärke des Auslesestroms.
Die Integrationseinrichtung 104 ist ausgebildet, um den von dem Speicher 102 bereitgestellten Leckstrom bzw. Auslesestrom zu empfangen und zu integrieren bzw. eine von dem Leckstrom und dem Auslesestrom hergeleitete Größe zu empfangen und zu integrieren. Dazu ist die Integrationseinrichtung 104 ausgebildet, um den Leckstrom in der Haltephase aufzuintegrieren und den Auslesestrom in der Auslesephase aufzuintegrieren. Alternativ kann die Integrationseinrichtung 104 ausgebildet sein, um die von dem Leckstrom hergeleitete Größe bzw. die von dem Auslesestrom hergeleitete Größe aufzuintegrieren. Bei der Integrationseinrichtung 104 handelt es sich um eine beliebige Einrichtung, die geeignet ist, um einen Strom aufzuintegrieren oder aufzusummieren und einen, dem aufintegrierten Strom entsprechenden Integrationswert bereitzustellen. Alternativ kann es sich bei der Integrationseinrichtung 104 um eine beliebige Einrichtung handeln, die geeignet ist, um eine von einem Strom hergeleitete Größe auszuwerten und den, dem aufintegrierten Strom entsprechenden Integrationswert bereitzustellen. Bei der hergeleiteten Größe kann es sich um eine dem Leckstrom bzw. dem Auslesestrom entsprechende Größe oder um eine zu dem Leckstrom bzw. dem Auslesestrom proportionale Größe handeln. Eine zu dem Leckstrom bzw. dem Auslesestrom proportionale Größe kann beispielsweise mittels einem Widerstand, an dem der Leckstrom bzw. der Auslesestrom abfällt oder mittels einem Stromspiegel, der den Leckstrom bzw. den Auslesestrom spiegelt, erzeugt werden. Gemäß diesem Ausführungsbeispiel ist die Integrationseinrichtung 104 ausgebildet, um eine Leckspannung und eine Auslesespannung bereitzustellen. Die Leckspannung entspricht dem in der Haltephase aufintegrierten Leckstrom und die Auslesespannung entspricht einem in der Auslesephase aufintegrierten Auslesestrom. Aus der Größe der Leckspannung sowie der Auslesespannung lässt sich somit jeweils auf die Größe des Leckstroms sowie des Auslesestroms rückschließen.
Die Vergleichseinrichtung 106 ist ausgebildet, um die Werte zu vergleichen, die dem aufintegrierten Leckstrom bzw. dem aufintegrierten Auslesestrom entsprechen. Gemäß diesem Ausführungsbeispiel ist die Vergleichseinrichtung 106 ausgebildet, um die von der Integrationseinrichtung 104 bereitgestellte Leckspannung sowie Auslesespannung zu empfangen und miteinander zu vergleichen. Abhängig von einem Vergleichsergebnis, das sich durch einen Vergleich der Größe der Leckspannung mit der Größe der Auslesespannung ergibt, stellt die Vergleichseinrichtung 106 einen Auslesewert bereit. Aus dem bereitgestellten Auslesewert kann auf die Speicherinformation rückgeschlossen werden, die in dem Speicher 102 gespeichert ist. Ergibt der Vergleich zwischen Auslesespannung und Leckspannung, dass die Auslesespannung größer als die Leckspannung ist, so ist in dem Speicher 102 eine Speicherinformation gespeichert, die einen großen Auslesestrom bewirkt. Ergibt das Vergleichsergebnis dagegen, dass die Leckspannung größer oder nahezu gleich der Auslesespannung ist, so ist in dem Speicher 102 eine Speicherinformation gespeichert, die einen niedrigen Auslesestrom bewirkt. Wie nachfolgend ausgeführt wird, kann durch zusätzliche Maßnahmen erreicht werden, dass die Leckspannung im Fall des niedrigen Auslesestroms immer größer als die Auslesespannung ist, so dass ein sicheres Vergleichsergebnis gewährleistet wird und die Speicherinformation durch einen Vergleich der Leckspannung mit der Auslesespannung eindeutig bestimmt werden kann.
Somit erfolgt gemäß dem erfindungsgemäßen Ansatz eine Rückgewinnung der Speicherinformation durch einen Vergleich zweier Spannungen und nicht durch einen direkten Vergleich zwischen Leckstrom und Auslesestrom. Die Vorteile des erfindungsgemäßen Ansatzes liegen darin, dass sich die Leckspannung und die Auslesespannung zum Zwecke des Vergleichs mit einfachen Mitteln zwischenspeichern lassen. Beispielsweise können dazu sowieso vorhandene parasitäre Kapazitäten genutzt werden. Es sind keine zusätzlichen Mittel erforderlich, um Ströme zwischenzuspeichern. Dies vereinfacht den Schaltungsaufbau, reduziert benötigte Chipfläche und ermöglicht damit eine Kostenersparnis. Zusätzlich kann der Stromverbrauch erheblich verringert werden, da lediglich eine Integration des Leckstroms bzw. des Auslesestroms erforderlich ist. Erfolgt die Integration mit Hilfe einer Kapazität, so ist lediglich ein Stromfluss erforderlich, der zum Aufladen der Kapazität ausreicht. Weitere Stromquellen zum Durchführen des Vergleichs sind nicht erforderlich, da der Vergleich gemäß der vorliegenden Erfindung auf einem Vergleich gespeicherter Spannungen basiert. Somit lassen sich durch den erfindungsgemäßen Ansatz Stromspitzen vermeiden.
2 zeigt ein Blockschaltbild eines weiteren Ausführungsbeispieles einer Vorrichtung 100 zum Auslesen einer in einem Speicher 102 gespeicherten Speicherinformation. Wiederum weist die Vorrichtung 100 den Speicher 102, die Integrationseinrichtung 104 sowie die Vergleichseinrichtung 106 auf, die bereits anhand von 1 beschrieben wurden.
Wie in 2 gezeigt, kann die Vorrichtung 100 zusätzlich eine Rücksetzeinrichtung 212, einen ersten Zwischenspeicher 214, einen zweiten Speicherspeicher 216, eine Schalteinrichtung 218, eine Steuereinrichtung 220, eine Einstelleinrichtung 226 und eine zusätzliche Stormquelle 227 aufweisen. Die Vorrichtung 100 kann alle in der 2 gezeigten zusätzlichen Merkmale aufweisen oder auch nur Kombinationen einzelner dieser zusätzlichen Merkmale.
Die Zwischenspeicher 214, 216 eignen sich zum Zwischenspeichern der Leckspannung sowie der Auslesespannung. Dadurch lässt sich ein Vergleich der Leckspannung mit der Auslesespannung vereinfachen. Gemäß diesem Ausführungsbeispiel ist der erste Zwischenspeicher 214 ausgebildet, um die Leckspannung zwischenzuspeichern und eine, der Leckspannung entsprechenden ersten Spannung an die Vergleichseinrichtung 106 bereitzustellen. In entsprechender Weise ist der zweite Zwischenspeicher 216 ausgebildet, um die Auslesespannung zwischenzuspeichern und eine, der Auslesespannung entsprechenden zweite Spannung an die Vergleichseinrichtung 106 bereitzustellen. Bei den Zwischenspeichern 214, 216 kann es sich um beliebige Einrichtungen handeln, die geeignet sind, um eine Spannung zwischenzuspeichern. Beispielsweise kann es sich bei den Zwischenspeichern 214, 216 um Kapazitäten handeln.
Die Schalteinrichtung 218 wird verwendet, um die von der Integrationseinrichtung 104 bereitgestellte Auslesespannung und Leckspannung in den Zwischenspeichern 214, 216 zwischenzuspeichern. So kann die Schalteinrichtung 218 ausgebildet sein, um am Ende der Haltephase einen Ausgang der Integrationseinrichtung 104 mit einem Eingang des ersten Zwischenspeicher 214 zu verbinden, so dass ein Wert der von der Integrationseinrichtung 104 bereitgestellten Leckspannung in dem ersten Zwischenspeicher 214 zwischengespeichert werden kann. Nachdem die Leckspannung in dem ersten Zwischenspeicher 214 zwischengespeichert ist, kann die Schalteinrichtung 218 die Verbindung zwischen Integrationseinrichtung 104 und ersten Zwischenspeicher 214 trennen. In entsprechender Weise kann die Schalteinrichtung 218 ausgebildet sein, um zum Ende der Auslesephase einen Ausgang der Integrationseinrichtung 104 mit einem Eingang des zweiten Zwischenspeichers 216 zu verbinden, um die von der Integrationseinrichtung 104 bereitgestellte Auslesespannung in dem zweiten Zwischenspeicher 216 zwischenzuspeichern. Nachdem die Auslesespannung in dem zweiten Zwischenspeicher 216 zwischengespeichert ist, kann die Schalteinrichtung 218 wiederum ausgebildet sein, um die Verbindung zwischen Integrationseinrichtung 104 und zweitem Zwischenspeicher 216 zu trennen.
Werden Auslesespannung und Leckspannung von der Integrationseinrichtung 104 nacheinander bereitgestellt, so kann gemäß einem alternativen Ausführungsbeispiel auf einen der Zwischenspeicher 214, 216 verzichtet werden, wenn die von der Integrationseinrichtung 104 zuerst bereitgestellte Spannung in dem Zwischenspeicher gespeichert wird und die Vergleichseinrichtung 106 ausgebildet ist, um einen direkten Vergleich zwischen der zwischengespeicherten Spannung und der Spannung durchzuführen, die von der Integrationseinrichtung 104 als nächstes bereitgestellt wird.
Die Rücksetzeinrichtung 212 kann ausgebildet sein, um die Integrationseinrichtung 104 vor Beginn der Haltephase bzw. Auslesephase oder nach Beendigung der Haltephase bzw. Auslesephase zurückzusetzen. Auf diese Weise kann gewährleistet werden, dass die von der Integrationseinrichtung 104 bereitgestellte Leckspannung bzw. Auslesespannung nicht durch Einflüsse verfälscht werden, die vor der jeweiligen Integration des Leckstromes bzw. Auslesestromes aufgetreten sind. Handelt es sich bei der Integrationseinrichtung 104 um eine Kapazität, so kann die Rücksetzeinrichtung 212 ausgebildet sein, um die Kapazität jeweils zu Beginn eines Integrationsvorganges zu entladen.
Die Steuereinrichtung 220 kann ausgebildet sein, um den Speicher 102, die Rücksetzeinrichtung 212 und die Schalteinrichtung 218 anzusteuern. Beispielsweise kann die Steuereinrichtung 220 ausgebildet sein, um den Speicher 102 zu aktivieren, um ein Auslesen der Speicherinformation zu ermöglichen. In entsprechender Weise kann die Steuereinrichtung 220 ausgebildet sein, um den Speicher 102 zu deaktivieren. Ferner kann die Steuereinrichtung 220 ausgebildet sein, um die Rücksetzeinrichtung 212 anzusteuern. Beispielsweise kann durch eine Ansteuerung der Rücksetzeinrichtung 212 ein Beginn der Haltephase angestoßen werden, indem die Integrationseinrichtung 104 kurzzeitig rückgesetzt wird. Ein Ende der Haltephase kann dadurch definiert werden, dass die Schalteinrichtung 218 die Integrationseinrichtung 104 mit dem ersten Zwischenspeicher 214 koppelt, um die Leckspannung in dem ersten Zwischenspeicher 214 zwischenzuspeichern. Dazu kann die Schalteinrichtung 218 wiederum von der Steuereinrichtung 220 angesteuert werden. Ein Beginn der Auslesephase kann dadurch eingeleitet werden, dass die Steuereinrichtung 220 den Speicher 102 aktiviert, um die Speicherinformation auszulesen und zusätzlich die Rücksetzeinrichtung 213 kurzzeitig aktiviert, um die Integrationseinrichtung 104 rückzusetzen. Ein Ende der Auslesephase kann wiederum dadurch definiert sein, dass die Schalteinrichtung 218 die Integrationseinrichtung 104 mit dem zweiten Zwischenspeicher 216 koppelt, um die Auslesespannung in dem zweiten Zwischenspeicher 216 zwischenzuspeichern. Die Rücksetzeinrichtung 212 kann ausgebildet sein, um die Integrationseinrichtung jeweils kurzzeitig zurück zu setzen oder über einen längeren Zeitraum, in einem rückgesetzten Zustand zu halten. Alternativ kann die Rücksetzeinrichtung 212 auch ausgebildet sein, um die Zwischenspeicher 214, 216 nach Bedarf zurückzusetzen. Die Schalteinrichtung 218 kann ebenfalls ausgebildet sein, um die Integrationseinrichtung 104 jeweils nur kurzzeitig mit den Zwischenspeichern 214, 216 zu verbinden oder aber die Verbindung über einen längeren Zeitraum, beispielsweise der gesamten Dauer der Haltephase bzw. der Auslesephase aufrechtzuerhalten.
Je nach Ausgestaltung des Speichers 102 sowie der Vorrichtung 100 kann es erforderlich sein, eine Korrektur des Leckstroms bzw. des Auslesestroms oder eine Korrektur der in der Vergleichseinrichtung 106 zu vergleichenden Spannungen vorzunehmen. Dies kann beispielsweise dann erforderlich sein, wenn die Größe des Leckstroms in etwa der Größe des niedrigen Auslesestroms entspricht bzw. der niedrige Auslesestrom größer als der Leckstrom ist. Um sicherzustellen, dass die Vergleichseinrichtung 106 einen Auslesewert bereitstellt, der der Speicherinformation entspricht kann es daher erforderlich sein, mit zusätzlichen Mitteln den Leckstrom bzw. Auslesestrom, die Leckspannung bzw. Auslesespannung oder die erste Spannung bzw. zweite Spannung zu erhöhen bzw. zu erniedrigen. Beispielsweise kann der Leckstrom bzw. Auslesestrom mit Hilfe der zusätzlichen Stromquelle 227 modelliert werden. Dazu kann die zusätzliche Stromquelle 227 einen zusätzlichen Strom direkt in eine Verbindungsleitung zwischen Speicher 102 und Integrationseinrichtung 104 oder aber in einen zusätzlichen Eingang der Integrationseinrichtung 104 einspeisen. Die zusätzliche Stromquelle 227 kann ebenfalls durch die Steuereinrichtung 220 angesteuert werden, so dass sie nur während der Haltephase bzw. nur während der Auslesephase aktiv ist.
Alternativ kann die Größe der Auslesespannung bzw. Leckspannung über die Integrationsdauern korrigiert werden, in denen die Integrationseinrichtung 104 den Leckstrom bzw. den Auslesestrom integriert. Beispielsweise kann die Steuereinrichtung 220 ausgebildet sein, um Beginn und Ende der Haltephase sowie Beginn und Ende der Auslesephase so zu steuern, dass die zeitliche Dauer der Haltephase länger ist als die zeitliche Dauer der Auslesephase, oder umgekehrt. Alternativ kann die erste Spannung bzw. die zweite Spannung korrigiert werden, indem die Zwischenspeicher 214, 216 mit Hilfe der Einstelleinrichtung 226 mit einer zusätzlichen Offset-Spannung beaufschlagt werden. So kann die Einstelleinrichtung 226 ausgebildet sein, um den ersten Zwischenspeicher 214 mit einer ersten Offset-Spannung und den zweiten Zwischenspeicher 216 mit einer zweiten Offset-Spannung zu beaufschlagen. Handelt es sich bei den Offset-Spannungen um unterschiedliche Spannungen bzw. wird nur einer der Zwischenspeicher 214, 216 mit einer zusätzlichen Offset-Spannung beaufschlagt, so kann die erste Spannung bzw. die zweite Spannung den Erfordernissen entsprechend korrigiert werden. Alternativ können die Zwischenspeicher 214, 216 unterschiedlich ausgebildet sein, so dass sich eine Korrektur der zwischengespeicherten Spannungen ergibt.
Bei dem Auslesewert, der der gespeicherten Speicherinformationen entspricht, kann es sich um einen digitalen Wert, eine analoge Spannung oder einen analogen Strom handeln, die einen sicheren Rückschluss auf die gespeicherte Speicherinformation ermöglichen.
3 zeigt eine Transistorschaltung einer Vorrichtung 100 gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung. Bei der Vorrichtung kann es sich um einen adaptiven Leseverstärker handeln. Die Vorrichtung 100 weist einen Speicher 102, eine Integrationseinrichtung 104 und eine Vergleichseinrichtung 106 auf. Ferner weist die Vorrichtung 100 eine Rücksetzeinrichtung 212, einen ersten Zwischenspeicher 214, einen zweiten Zwischenspeicher 216 und eine Schalteinrichtung bestehend aus den Schaltungen 318a und 318b sowie eine Einstelleinrichtung 226 auf. Der Speicher 102 weist drei Speicherzellen 302a, 302b, 302c auf. Die Vergleichseinrichtung 106 weist Eingänge 322, 324 auf. An den Eingängen 322, 324 kann auch der Auslesewert abgelesen werden. Ferner weist der Speicher 102 einen Ausgang 326 auf.
Eine Speicherzelle, beispielsweise die Speicherzelle 302a weist einen Transistor, beispielsweise einen N-FET auf. Der Transistor ist eingangsseitig mit einem Versorgungsspannungspotential vint und ausgangsseitig mit dem Ausgang 326 des Speichers 102 verbunden. Ein Steuereingang des Transistors ist mit einer Ausleseleitung, beispielsweise einer Wortleitung VL1 verbunden. Bei der Speicherzelle 302a kann es sich um eine nichtflüchtige Speicherzelle handeln, bei der die Speicherinformationen durch Variieren der Einsatzspannung des Transistors gespeichert wird. Dies bedeutet, dass der Transistor entsprechend der gespeicherten Speicherinformation während des Auslesens, d. h. bei einer aktivierten Ausleseleitung VL1 entweder sperrt oder durchschaltet. Sperrt der Transistor, so fließt nur ein geringer Auslesestrom am Ausgang 326 des Speichers 102. Schaltet der Transistor dagegen durch, so fließt ein großer Auslesestrom am Ausgang 326. Solange die Ausleseleitung VL1 nicht aktiviert ist, sperrt der Transistor ebenfalls. Es fließt dann jedoch trotzdem ein geringer Leckstrom. In entsprechender Weise sind die Speicherzellen 302b, 302c ausgebildet, die jeweils von eigenen Ausleseleitungen VL2, VL3 angesteuert werden können. Die Ausgänge der Speicherzellen 302a, 302b, 302c können miteinander verbunden sein, so dass sich der Auslesestrom einer der Speicherzellen 302a, 302b, 302c, mit den Leckströmen derjenigen Speicherzellen 302a, 302b, 302c überlagert, die gerade nicht ausgelesen werden.
Der Aufbau und die Anzahl der Speicherzellen 302a, 302b, 302c ist beispielhaft gewählt. Alternativ kann der Speicher 102 eine andere Anordnung von Speicherzellen aufweisen, die abhängig von der gespeicherten Speicherinformation unterschiedliche Ausleseströme bereitstellen.
In dem in 3 gezeigten Ausführungsbeispiel handelt es sich bei der Integrationseinrichtung 104 um eine Kapazität C3, die zwischen den Ausgang 326 des Speichers 102 und einem Massepotential gnd geschaltet ist. Bei der Kapazität C3 kann es sich um einen parasitäre Kapazität, beispielsweise der Speicherzelle 302a handeln.
Gemäß dem in 3 gezeigten Ausführungsbeispiel weist die Rücksetzeinrichtung 212 einen Transistor M14 auf. Bei dem Transistor kann es sich um einen N-FET handeln. Der Transistor ist zwischen dem Ausgang 326 des Speichers 102 und dem Massepotential gnd geschaltet und wird über eine Rücksetzleitung reset angesteuert. Somit stellt der Transistor bei einer aktivierten Reset-Leitung eine Verbindung zwischen dem Ausgang 326 und dem Massepotential her. Dies bewirkt, dass die Kapazität C3 der Integrationseinrichtung 104 entladen wird. Zusätzlich können, sofern die Schalteinrichtungen 318a, 318b eine Verbindung zu den Zwischenspeichern 214, 216 herstellen, die Zwischenspeicher 214, 216 in Form weiterer Kapazitäten C1, C2 entladen werden.
Die Schalteinrichtungen 318a, 318b können als Transistorschaltungen realisiert sein. Die Schalteinrichtung 318a weist zwei Transistoren M11, M12 auf, deren Eingänge jeweils mit dem Ausgang 326 des Speichers 102 verbunden sind. Die Ausgänge beider Transistoren sind mit dem ersten Eingang 322 der Vergleichseinrichtung 106 verbunden. Bei dem Transistor M11 kann es sich um einen P-FET und bei dem Transistor M12 um einen N-FET handeln. Die Transistoren werden von Schaltsignalen GoLeft, bGoLeft angesteuert. Eine Aktivierung der Transistoren über die Schaltleitungen bewirkt, dass die Transistoren durchschalten und somit eine Verbindung zwischen dem Ausgang 326 des Speichers 102 und dem ersten Eingang 322 der Vergleichseinrichtung 106 bereitstellen. Im umgekehrten Fall sperren die Transistoren und unterbrechen somit die Verbindung zwischen dem Ausgang 326 und dem Eingang 322. Der Aufbau und die Funktionsweise der zweiten Schalteinrichtung 318b entspricht denen der ersten Schalteinrichtung 318a. In entsprechender Weise werden die Transistoren der zweiten Schalteinrichtung 318b über Schaltleitungen bGoRight, GoRight angesteuert. Dadurch kann die zweite Schalteinrichtung 318b den Ausgang 326 des Speichers 102 mit dem zweiten Eingang 324 der Vergleichseinrichtung 106 verbinden oder trennen. Der Ausgang 326 des Speichers 102 ist mit den Schalteinrichtungen 318a, 318b sowie der Rücksetzeinrichtung 212 über eine als SenseLine bezeichnete Leitung verbunden.
Die Zwischenspeicher 214, 216 sind jeweils als Kapazität C2, C1 ausgebildet. Bei den Kapazitäten C1, C2 kann es sich um parasitäre Kapazitäten handeln. Die Kapazität C2 ist zwischen dem ersten Eingang 322 der Vergleichseinrichtung 106 und einem Ausgang der Einstelleinrichtung 226 geschaltet. Entsprechend dazu ist die Kapazität C1 zwischen den zweiten Eingang 324 der Vergleichseinrichtung 106 und dem Ausgang der Einstelleinrichtung 226 verbunden.
Die Einstelleinrichtung 226 hier als Leitung boost gezeigt, kann ausgebildet sein, um die Kapazitäten C1, C2 mit einer Offset-Spannung zu beaufschlagen. Gemäß den in 3 gezeigten Ausführungsbeispiel können die Kapazitäten C1, C2 mit einer gleichen Offset-Spannung beaufschlagt werden. Alternativ könnten die Kapazitäten C1, C2 mit unterschiedlichen Offset-Spannungen beaufschlagt werden. Dazu wären zwei getrennte Boost-Leitungen (nicht gezeigt in 3) erforderlich.
Die Vergleichseinrichtung 106 kann als Transistorschaltung mit zwei rückgekoppelten Invertern realisiert sein. Eine erste Inverterschaltung ist Eingangsseitig mit dem ersten Eingang 322 verbunden und weist die Transistoren M1, M2, M3, M4 auf. Die erste Inverterschaltung ist Ausgangsseitig mit dem zweiten Eingang 324 der Vergleichseinrichtung 106 verbunden und ist ausgebildet, um abhängig von einer an dem ersten Eingang 322 anliegenden Spannung den zweiten Eingang 324 entweder auf das Versorgungsspannungspotential vint oder auf das Massepotential gnd zu ziehen. Der erste Inverter ist über eine Leitung SA_left über den Eingang 322 mit dem Ausgang der Schalteinrichtung 318a, einem Anschluss der Kapazität C2 sowie einem Ausgang der zweiten Inverterschaltung verbunden. Die zweite Inverterschaltung bestehend aus den Transistoren M5, M6, M7 und M8 ist entsprechend der ersten Transistorschaltung aufgebaut und eingangsseitig über die Leitung SA_right mit einem Anschluss der Kapazität C1 und über den zweiten Eingang 324 mit dem Ausgang der zweiten Schalteinrichtung 318b sowie dem Ausgang der ersten Inverterschaltung verbunden. Zusätzlich weisen beide Inverterschaltungen Eingänge für Aktivierungssignale enable, disable auf, die mit entsprechenden Transistoren M3, M4, M7 M8 der Inverterschaltungen verbunden sind.
Bei dem Speicher 102 kann es sich um ein Feld von Speicherzellen mit einer parasitären Sense-Line-Kapazität C3 von 200 fF handeln. Die Schalteinrichtungen 318a, 318b können als Transfergatter ausgebildet sein und die Rücksetzeinrichtung 212 kann ein Rücksetzen oder Vorladen der Sense-Line bewirken. Bei der Vergleichseinrichtung 106 kann es sich um einen Leseverstärker handeln.
Die Kapazitäten C1, C2 können relativ gleich ausgebildet sein. Beispielsweise kann die Kapazität C1 einen Wert von 2 fF und die Kapazität C2 eine Kapazität von 4 fF aufweisen. Bei den Transistoren kann es sich um FET-Transistoren mit den Größen V = 0,5 μm und L = 0,3 μm handeln. Die Zwischenspeicher 214, 216 können jeweils als Boost-Kapazität ausgeführt sein, wobei ein unterschiedliches Boosten oder Laden der Kapazität die Erkennung einer geschlossenen Wortleitung ermöglicht.
Idealerweise sind die Kapazitäten C1, C2 gleich groß. Wird eine der Kapazitäten C1, C2 geboostet, so kann die andere der Kapazitäten C1, C2 auf Masse gnd gelegt werden, damit beide Inverterknoten 322, 324 den gleichen kapazitiven Belag aufweisen.
Die Ausführungsbeispiele sind beispielhaft gewählt und können miteinander kombiniert werden. Insbesondere sind auch die angegebenen Größen der Kapazitäten und Transistoren beispielhaft gewählt und können durch entsprechende andere Schaltungskomponenten ersetzt werden.
Gemäß der vorliegenden Erfindung wird das Problem des Auslesens eines Speichers mit Hilfe eines Spannungsauslesens gelöst. Wie beim Stromauslesen existieren auch beim Spannungsauslesen mehrere Phasen, die für das Auslesen einer Speicherinformation erforderlich sind.
Die erste Phase ist eine „Reset”-Phase. Sie bewirkt, dass die Sense-Leitung in einen definierten Zustand, beispielsweise 0 V gebracht wird.
In einer zweiten Phase wird mittels einer festen Zeiteinheit, einem Delay, der Leckstrom über eine parasitäre Leitungskapazität aufintegriert und auf einer Seite eines Leseverstärkers gespeichert. Dies kann mittels einer parasitären Kapazität erfolgen. Dadurch ist die Größe des Leckstromes bei gegebener Programmierung eines Zellenfeldes zum Vergleichen aufgenommen worden.
Eine dritte Phase wird eingeleitet, nachdem der Zugang der Sense-Leitung zum Leseverstärker wieder geschlossen wurde. Die Sense-Leitung wird in der dritten Phase wieder auf einen definierten Zustand, beispielsweise 0 V gebracht. Nach diesem Zurücksetzen kann damit begonnen werden, eine Zelle des Zellenfeldes auszulesen.
Während einer vierten Phase wird eine Wortleitung aktiviert, die der auszulesenden Zelle zugeordnet ist. Ist die auszulesende Zelle so programmiert, dass sich mit der angelegten Wortleitungsspannung der Zelltransistor öffnet, so fließt ein deutlich größerer Strom als es in der zweiten Phase der Fall ist. Die Sense-Leitung integriert somit bei gleicher Zeit einen höheren Strom und somit mehr Ladung auf. Es resultiert hieraus eine größere Sense-Leitungsspannung die auf der anderen Seite des Leseverstärkers gespeichert werden kann.
In einer fünften Phase kann, nachdem beide Eingänge des Verstärkers kapazitiv vorgeladen sind, der Leseverstärker in seinen optimierten Arbeitspunkt gebracht werden. Die Eingangsknoten des Leseverstärkers werden kapazitiv in einem günstigeren Arbeitspunkt ge-„boostet”. Um sicherzustellen, dass auch bei einem sperrend programmierten Auswahltransistor das richtige Datum ausgelesen werden kann, kann den Eingangsknoten mit der Leckstromvorspannung etwas mehr Spannungspotential gegeben werden. Dies kann dadurch erfolgen, dass beim „Boosten” in den Arbeitspunkt ein ungleiches „Boosten” erfolgt. Eine weitere Möglichkeit besteht aber auch darin, den in der zweiten Phase gemessenen Leckstrom künstlich, mittels einer kleinen Stromquelle, zu erhöhen. Die Erhöhung des Leckstroms darf dabei nicht größer als der Auslese-Zellstrom sein. Er muss aber größer sein als die Erhöhung des Leckstroms des Auswahltransistors aufgrund der erhöhten Wortleitungsspannung. Nach dem „Boost”-Vorgang kann der Leseverstärker aktiviert werden. Der „Boost”-Vorgang kann durch eine sehr genau zeitlich abgestimmte Integrationszeit, Wortleitungsspannung und kapazitiven Belag der Eingangsknoten des Leseverstärkers oder ”künstlichem” Leckstrom auch obsolet werden.
In einer sechsten Phase tritt der tatsächliche Leseverstärker in Aktion. Der Leseverstärker kann, wie hier unten gezeigt, ein einfaches ”Latch” mit zwei Invertern sein, die aufeinanderzurückgekoppelt sind. Eine Versorgungsspannung der Inverter wird erst dann zugeschaltet, wenn beide Seiten die gewünschte Information kapazitiv gespeichert haben. Es ist aber auch beispielsweise ein herkömmlicher, einschaltbarer Operationsverstärker denkbar. Die analoge Zellinformation ist nach dieser Phase in einem logischen Spannungswert, beispielsweise „0” oder „1” gewandelt.
Der Kern der Erfindung liegt somit in einer bzw. zweier zeitlich fixierten Integrationen mit Hilfe einer parasitären Kapazität über Leckstrom vor der Aktivierung und Zellstrom nach der Aktivierung der Zelle und deren Vergleich. Die Integration der Ströme über die Zeit wandelt den Strom in eine Spannung um. Die beiden hieraus resultierenden Spannungen werden kurzfristig gespeichert um nach ihrer vollständigen Generierung miteinander verglichen zu werden.
In den 4 und 5 sind die beschriebenen Phasen 1 bis 5 zum Auslesen der Speicherinformation graphisch dargestellt. In den oberen Abschnitten der 4 und 5 sind die Spannungswerte aufgetragen, die an der Integrationseinrichtung und den Zwischenspeichern anliegen, also bezogen auf die Transistorschaltung in 3, die Spannung V(SENSELINE) 401 der Sense-Leitung, die Spannung V(SA_LEFT) 402 der SA_Left-Leitung und die Spannung V(SA_RIGHT) 403 der SA_Right-Leitung. In den unteren Abschnitten der 4 und 5 sind die Spannungen gezeigt, die an den Steuerleitungen Reset, GoLeft, WL1, GoRight, Enable und Boost anliegen, also die Spannungen V(RESET) 412, V(GOLEFT) 412, V(WL1) 413, V(GORIGHT) 414, V(ENABLE) 415 und V(BOOST) 416. Die Spannungen sind über die Zeit aufgetragen.
Die erste Phase 421 hat gemäß diesem Ausführungsbeispiel eine zeitliche Dauer von 0 Nanosekunden bis 10 Nanosekunden. In der ersten Phase findet ein erstes Rücksetzen bzw. Vorladen der Sense-Leitung statt. Die zweite Phase 422, auch als Haltephase bezeichnet, beginnt zum Zeitpunkt 10 Nanosekunden und dauert bis zum Zeitpunkt 15 Nanosekunden. In der zweiten Phase wird der Leckstrom ausgelesen. Zum Ende 423 der zweiten Phase bei 15 Nanosekunden wird die Leckstrominformation auf der linken Seite des in 3 gezeigten Leseverstärkers gespeichert. Eine kapazitive Kopplung verursacht einen Abfall an dem Spannungsknoten. Die dritte Phase 424 beginnt bei 20 Nanosekunden und dauert bis 22 Nanosekunden. Zu Beginn 425 der dritten Phase wird ein Rücksetzen bzw. Vorladen der Sense-Leitung durchgeführt. Die vierte Phase 426 beginnt bei 25 Nanosekunden und dauert bis 30 Nanosekunden, in der viertenPhase, auch als Auslesephase bezeichnet, findet ein Auslesendes Leckstroms sowie des Zellsignals statt. Zu Beginn 427 der vierten Phase wird ein Datentransfer gestartet. Zum Zeitpunkt von 27 Nanosekunden findet ein Anstieg 428 der Wortleitungsspannung auf der Steuerleitung WL1 statt. Damit wird das Auslesen der Zelle begonnen. Mit dem Ende der vierten Phase wird der Datentransfer beendet 429. In der fünften Phase 430 bei 32 Nanosekunden findet ein ungleiches Boosten statt. In einer sechsten Phase 431 bei 35 Nanosekunden findet das Auslesen des Auslesewertes statt. Die in den 4 und 5 gezeigten und beschriebenen Zeitspannen sowie Spannungswerte sind lediglich beispielhaft gewählt. Während der vierten Phase 426 findet eine kapazitive Kopplung 432 innerhalb des Verstärkers (in 3 gezeigt) statt.
Bei dem in 4 gezeigten Ausführungsbeispiel ist der Speicher so programmiert, dass die Wortleitungsspannung V(WL1) den Auswahltransistor öffnen kann. In diesem Fall ergibt die Integration des Zellstromes V(SA_RIGHT) über die parasitäre Kapazität der Sense-Leitung V(SENSELINE) ein höheres Potential als die des Leckstromes V(SA_LEFT). Die Kennlinie V(SA_RIGHT) erfährt den logischen Zustand „1”.
Im Unterschied dazu zeigt 5 ein Ausführungsbeispiel bei dem der Speicher so programmiert ist, dass die Wortleitungsspannung V(WL1) den Auswahltransistor nicht öffnet. Die Integration des Feldstromes V(SA_RIGHT) über die parasitäre Kapazität der Sense-Leitung V(SENSELINE) ergibt nach dem Schließen des Transfergatters in etwa das gleiche Potential wie die des Leckstromes V(SA_LEFT). Das ungleiche „Boosten” der Eingangsknoten verursacht, dass das Spannungspotential, das den Leckstrom repräsentiert, deutlich höher herauskommt. Die Spannungslinie V(SA_RIGHT) erfährt den logischen Zustand „1”
6 zeigt eine weitere graphische Darstellung der Phasen 1 bis 5 zum Auslesen der Speicherinformation.
Abhängig von den Gegebenheiten kann das erfindungsgemäße Verfahren zum Auslesen einer Speicherinformation in Hardware oder in Software implementiert werden. Die Implementierung kann auf einem digitalen Speichermedium, insbesondere einer Diskette oder CD mit elektronisch auslesbaren Steuersignalen erfolgen, die so mit einem programmierbaren Computersystem zusammenwirken können, dass das entsprechende Verfahren ausgeführt wird. Allgemein besteht die Erfindung somit auch in einem Computerprogrammprodukt mit einem auf einem maschinenlesbaren Träger gespeicherten Programmcode zur Durchführung des erfindungsgemäßen Verfahrens, wenn das Computerprogrammprodukt auf einem Rechner abläuft. Mit anderen Worten ausgedrückt, kann die Erfindung somit als ein Computerprogramm mit einem Programmcode zur Durchführung des Verfahrens realisiert werden, wenn das Computerprogramm auf einem Computer abläuft.
Bezugszeichenliste

100: Vorrichtung zum Auslesen einer Speicherinformation
102: Speicher mit Speicherinformation
104: Integrationseinrichtung
106: Vergleichseinrichtung
212: Rücksetzeinrichtung
214: erster Zwischenspeicher
216: zweiter Zwischenspeicher
218: Schalteinrichtung
220: Steuereinrichtung
226: Einstelleinrichtung
227: zusätzliche Stromquelle
302a: Speicherzelle
302b: Speicherzelle
302c: Speicherzelle
318a: Schalteinrichtung
318b: Schalteinrichtung
322: erster Eingang der Vergleichseinrichtung
324: zweiter Eingang der Vergleichseinrichtung
326: Ausgang des Speichers
401–403: Spannungsverläufe
411–416: Steuerspannungen
421–432: Phasen des Auslesens

Claims

Vorrichtung (100) zum Auslesen einer, in einem Speicher (102) speicherbaren Speicherinformation, wobei von dem Speicher in einer Haltephase ein Leckstrom und in einer Auslesephase ein, von der Speicherinformation abhängiger Auslesestrom bereitstellbar ist, mit folgenden Merkmalen: einer durch eine einzelne Kapazität (C3) gebildeten Integrationseinrichtung (104) zum Aufintegrieren einer von dem Leckstrom hergeleiteten ersten Größe während der Haltephase und zum Bereitstellen einer, einem aufintegrierten Leckstrom entsprechenden Leckspannung sowie zum Aufintegrieren einer von dem Auslesestrom hergeleiteten zweiten Größe während der Auslesephase und zum Bereitstellen einer, einem aufintegrierten Auslesestrom entsprechenden Auslesespannung, wobei die Leckspannung einer am Ende der Haltephase an der einzelnen Kapazität (C3) abfallenden Spannung entspricht und die Auslesespannung einer am Ende der Auslesephase an der einzelnen Kapazität (C3) abfallenden Spannung entspricht; einer Rücksetzeinrichtung (212), die konfiguriert ist, um die Integrationseinrichtung zwischen der Haltephase und der Auslesephase in einen rückgesetzten Zustand zu bringen; und einer Vergleichseinrichtung (106) zum Bereitstellen eines Auslesewertes, der der Speicherinformation entspricht, abhängig von der Leckspannung und der Auslesespannung.
Vorrichtung gemäß Anspruch 1, ferner mit einem ersten Zwischenspeicher (214) zum Zwischenspeichern einer, der Leckspannung entsprechenden ersten Spannung und einem zweiten Zwischenspeicher (216) zum Zwischenspeichern einer, der Auslesespannung entsprechenden zweiten Spannung, wobei das Vergleichsergebnis in der Vergleichseinrichtung (106) durch Vergleichen der ersten Spannung mit der zweiten Spannung bestimmbar ist.
Vorrichtung gemäß Anspruch 2, ferner mit einer Schalteinrichtung (218) zum Koppeln des ersten Zwischenspeichers (214) mit der Integrationseinrichtung (104) nach Beendigung der Haltephase, um die erste Spannung zwischenzuspeichern und zum Koppeln des zweiten Zwischenspeichers (216) mit der Integrationseinrichtung nach Beendigung der Auslesephase, um die zweite Spannung zwischenzuspeichern.
Vorrichtung gemäß einem der Ansprüche 2 oder 3, bei der die Rücksetzeinrichtung (212) zum Rücksetzen der Integrationseinrichtung jeweils zu Beginn der Haltephase und der Auslesephase ausgebildet ist.
Vorrichtung gemäß einem der Ansprüche 2 bis 4, ferner mit einer Einstelleinrichtung (326) zum Beaufschlagen der ersten Spannung mit einer ersten Offsetspannung und der zweiten Spannung mit einer zweiten Offsetspannung.
Vorrichtung gemäß Anspruch 4, ferner mit einer Steuereinrichtung (220) zum Ansteuern der Rücksetzeinrichtung (212) und der Schalteinrichtung (218), wobei sich eine zeitliche Dauer der Haltephase als Zeitraum zwischen einem ersten Rücksetzen der Integrationseinrichtung (104) und einem Zwischenspeichern der ersten Spannung bestimmt und wobei sich eine zeitliche Dauer der Auslesephase als Zeitraum zwischen einem zweiten Rücksetzen der Integrationseinrichtung und einem Zwischenspeichern der zweiten Spannung bestimmt.
Vorrichtung gemäß Anspruch 6, wobei die Rücksetzeinrichtung (212) und die Schalteinrichtung (218) durch die Steuereinrichtung so ansteuerbar ist, dass die zeitliche Dauer der Haltephase länger als die zeitliche Dauer der Auslesephase ist.
Vorrichtung gemäß einem der Ansprüche 2 bis 7, wobei die Vergleichseinrichtung (106) eine Verstärkerschaltung mit einem ersten Eingang (322) und einem zweiten Eingang (324) aufweist und wobei die erste Spannung an dem ersten Eingang durch den ersten Zwischenspeicher (212) bereitstellbar ist und wobei die zweite Spannung an dem zweiten Eingang durch den zweiten Zwischenspeicher (216) bereitstellbar ist.
Vorrichtung gemäß einem der Ansprüche 1 bis 8, ferner mit einer zusätzlichen Stromquelle (227) zum Erhöhen des Leckstroms während der Haltephase.
Vorrichtung gemäß einem der Ansprüche 1 bis 9, wobei die erste hergeleitete Größe dem Leckstrom entspricht oder proportional zu dem Leckstrom ist und wobei die zweite hergeleitete Größe dem Auslesestrom entspricht oder proportional zu dem Auslesestrom ist.
Vorrichtung gemäß Anspruch 1, mit einer ersten Transistorschaltung (318a) mit einem Steuereingang zum Empfangen eines ersten Steuersignals, einem Transistoreingang, der mit dem Anschluss der einzelnen Kapazität (C3) verbunden ist und einem Transistorausgang, der mit dem zweiten Eingang (324) der Vergleichsschaltung (106) verbunden ist und abhängig von dem ersten Steuersignal die erste Spannung ausgibt; und mit einer zweiten Transistorschaltung (318b) mit einem Steuereingang zum Empfangen eines zweiten Steuersignals, einem Transistoreingang, der mit dem Anschluss der einzelnen Kapazität (C3) verbunden ist und einem Transistorausgang, der mit dem ersten Eingang der Vergleichsschaltung verbunden ist und abhängig von dem zweiten Steuersignal die zweite Spannung ausgibt.
Vorrichtung gemäß einem der Ansprüche 1 oder 11, mit einer dritten Transistorschaltung mit einem Transistoreingang, der mit dem Anschluss der Kapazität (104) verbunden ist, einem Steuereingang zum Empfangen eines dritten Steuersignals und einem Transistorausgang zum Verbinden des Anschlusses der Kapazität mit einem Versorgungsspannungspotential, abhängig von dem dritten Steuersignal.
Vorrichtung gemäß einem der vorangegangenen Ansprüche, wobei die einzelne Kapazität (C3) eine parasitäre Kapazität zwischen dem Ausgang (326) des Speichers (102) und einem Versorgungsspannungspotential ist.
Vorrichtung gemäß einem der vorangegangenen Ansprüche, wobei die Vergleichsschaltung (106) zwei aufeinander rückgekoppelte Inverterschaltungen aufweist, wobei ein Eingang der ersten Inverterschaltung mit dem ersten Eingang (322) der Vergleichsschaltung verbunden ist und wobei ein Eingang der zweiten Inverterschaltung mit dem zweiten Eingang (324) der Vergleichsschaltung verbunden ist.
Speichervorrichtung, mit folgenden Merkmalen: einem Speicher (102) zum Speichern einer Speicherinformation; und einer Vorrichtung (100) gemäß einem der Ansprüche 1 bis 14.
Speichervorrichtung gemäß Anspruch 15, wobei der Speicher (102) eine erste Speicherzelle (302a) zum Speichern einer ersten Speicherinformation und eine weitere Speicherzelle (302b) zum Speichern einer weiteren Speicherinformation aufweist; wobei sich der Leckstrom in der Haltephase aus einem ersten Leckstrom der ersten Speicherzelle und einem weiteren Leckstrom der weiteren Speicherzelle ergibt, und wobei in der Auslesephase entweder die erste Speicherzelle oder die weitere Speicherzelle auslesbar ist und sich der Auslesestrom aus einer Summe des Lesestroms der auszulesenden Speicherzelle und dem Leckstrom der jeweils anderen Speicherzelle ergibt.
Speichervorrichtung gemäß einem der Ansprüche 15 oder 16, wobei der Speicher (102) ein nicht-flüchtiger Speicher ist.
Speichervorrichtung gemäß Anspruch 15, wobei die Speicherzellen (202a, 302b) Feldeffekttransistoren sind.
Verfahren zum Auslesen einer, in einem Speicher (102) speicherbaren Speicherinformation, wobei von dem Speicher in einer Haltephase ein Leckstrom und in einer Auslesephase ein, von der Speicherinformation abhängiger Auslesestrom bereitstellbar ist, das folgende Schritte aufweist: Aufintegrieren des Leckstroms mittels einer Integrationseinrichtung während der Haltephase und Bereitstellen einer, einem aufintegrierten Leckstrom entsprechenden Leckspannung und Aufintegrieren des Auslesestroms mittels der Integrationseinrichtung während der Auslesephase und Bereitstellen einer, einem aufintegrierten Auslesestrom entsprechenden Auslesespannung, wobei die Integrationseinrichtung zwischen der Haltephase und der Auslesephase rückgesetzt wird, wobei die Integrationseinrichtung durch eine einzelne Kapazität gebildet ist; und Vergleichen der Leckspannung mit der Auslesespannung und Bereitstellen eines Auslesewertes, der der Speicherinformation entspricht, abhängig von einem Vergleichsergebnis.