DE3705875C2 - - Google Patents

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DE3705875C2
DE3705875C2 DE3705875A DE3705875A DE3705875C2 DE 3705875 C2 DE3705875 C2 DE 3705875C2 DE 3705875 A DE3705875 A DE 3705875A DE 3705875 A DE3705875 A DE 3705875A DE 3705875 C2 DE3705875 C2 DE 3705875C2
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Description

Die Erfindung betrifft eine Halbleiterspeicherschaltung gemäß dem Oberbegriff des Patentanspruchs.
Eine derartige Schaltung ist aus US 44 75 178 bekannt. Jeweils ein Leseverstärker liegt zwischen den beiden Leitungen eines Bitleitungspaares. Über die eine Leitung erhält er ein Signal von einer Speicherzelle und über die andere Leitung ein Signal von einer Dummyzelle. Durch Vergleich der beiden Signale wird festgestellt, ob in der Speicherzelle die Information "0" oder"1" gespeichert war. Bevor das Signal von einer Speicherzelle auf eine Bitleitung und einer Dummyzelle auf die andere Bitleitung des jeweiligen Paares gegeben wird, müssen die beiden Bitleitungen in ihren Spannungen möglichst genau ausgeglichen werden. Zum Auswählen der Speicherzellen, der Dummyzellen, zum Starten und zum Beenden der Funktion der Leseverstärker und zum Beginnen und zum Beenden des Abgleichvorgangs der Spannungen auf den Bitleitungen dient eine Mehrzahl von Taktsignalen.
Derartige Signale und ihre Funktion innerhalb einer Halbleiterspeicherschaltung werden im folgenden anhand der Fig. 3 und 4 näher erläutert. Fig. 3 zeigt den Schaltungsaufbau einer herkömmlichen Speichereinrichtung mit wahlfreiem Zugriff, die ähnlich aufgebaut ist wie die Einrichtung gemäß der genannten US 44 75 178. Die Speichereinrichtung wird im folgenden als "RAM" bezeichnet. Sie ethält eine Mehrzahl von Speicherzellenspalten, die jeweils mehrere MOSTs, zwei Dummyspeicherzellen (Ersatz bzw. Blind- oder Pseudospeicherzellen), einen Adressendecodierer zur Auswahl einer Speicherzelle und einen Dummycodierer zur Auswahl einer Dummyspeicherzelle enthalten. Darüber hinaus sind Leseverstärker zur Verstärkung der aus den Speicherzellen ausgelesenen Daten, Vorlade- und Spannungsabgleichschaltungen (balancing circuits) für die Bitleitungen und weitere Schaltungen für Wortleitungen vorhanden, um die Wortleitungen auf ein niedriges Potential herunterzuziehen.
Die Speichereinrichtung nach Fig. 3 enthält ein-Bit-Speicherzellen 1 a 1 bis 1 an und 1 b 1 bis 1 bn, in denen sich jeweils Daten mit dem logischen Wert "1" oder "0" speichern lassen. Mit den Bezugszeichen 1 c 1 bis 1 cn und 1 dn bis 1 dn sind ein-Bit-Dummyspeicherzellen bezeichnet. Dagegen sind mit den Bezugszeichen 41 bis 4 n und 51 bis 5 n Bitleitungen zur Übertragung von Speicherzellendaten bezeichnet. Diese Bitleitungen 41 bis 4 n und 51 bis 5 n übertragen komplementäre Daten. Wortleitungen sind mit den Bezugszeichen 6 a und 6 b versehen, an die ein Signal Φ w zum Ansteuern bzw. Treiben einer Speicherzelle angelegt wird. Dagegen weisen Dummywortleitungen die Bezugszeichen 6 c und 6 d auf, wobei an die Dummywortleitungen 6 c und 6 d ebenfalls das Signal Φ w zum Ansteuern bzw. Treiben einer Dummyspeicherzelle anlegbar ist.
Die Bezugszeichen 2 a 1 bis 2 an und 2 b 1 bis 2 bn bezeichnen Speicherkondensatoren zur Speicherung von Speicherzellendaten, von denen jeweils ein Ende mit einem Knotenpunkt 3 a 1 bis 3 an und 3 b 1 bis 3 bn und das jeweils andere Ende mit Erdpotential verbunden sind. Dagegen sind mit den Bezugszeichen 2 c 1 bis 2 cn und 2 d 1 bis 2 dn Dummykondensatoren versehen, deren Kapazität etwa halb so groß wie die der Speicherkondensatoren 2 a 1 bis 2 an und 2 b 1 bis 2 bn der Speicherzellen ist. Erste Enden der Dummykondensatoren sind mit Knotenpunkten 3 c 1 bis 3 cn und 3 d 1 bis 3 dn verbunden, während die jeweils anderen bzw. zweiten Enden der Dummykondensatoren mit Erdpotential verbunden sind. Diese Dummy- bzw. Ersatzkondensatoren dienen zur Lieferung einer Referenzspannung beim Auslesen der Speicherzellendaten.
Schalttransistoren (MOSTs) 7 a 1 bis 7 an und 7 b 1 bis 7 bn sind jeweils mit einer Hauptelektrode mit den Knotenpunkten 3 a 1 bis 3 an und 3 b 1 bis 3 bn verbunden. Dagegen sind die anderen Hauptelektroden dieser Schalttransistoren jeweils mit den Bitleitungen 41 bis 4 n und 51 bis 5 n verbunden, während ihre Gateelektroden jeweils mit Knotenpunkten 10 a 1 bis 10 an und 10 b 1 bis 10 bn verbunden sind, die auf den Wortleitungen liegen. Diese Schalttransistoren dienen dazu, die Daten der Speicherkondensatoren 2 a 1 bis 2 an, 2 b 1 bis 2 bn auszulesen, einzuschreiben oder zu halten.
Weitere Schalttransistoren (MOSTs) 7 c 1 bis 7 cn und 7 d 1 bis 7 dn sind jeweils mit einer Hauptelektrode mit den Knotenpunkten 3 c 1 bis 3 cn und 3 d 1 bis 3 dn verbunden. Die anderen Hauptelektroden dieser weiteren Schalttransistoren sind jeweils mit den Bitleitungen 41 bis 4 n und 51 bis 5 n verbunden, während ihre Gateelektroden jeweils mit den Knotenpunkten 10 c 1 bis 10 cn und 10 d 1 bis 10 dn verbunden sind, die auf den Dummywortleitungen 6 c bzw. 6 d liegen. Die weiteren Schalttransistoren 7 c 1 bis 7 cn und 7 d 1 bis 7 dn dienen zum Auslesen der Referenzdaten aus den Dummykondensatoren 2 c 1 bis 2 cn und 2 d 1 bis 2 dn.
MOSTs 29 c 1 bis 29 cn und 29 d 1 bis 29 dn sind mit jeweils einer Hauptelektrode mit den Knotenpunkten 3 c 1 bis 3 cn und 3 d 1 bis 3 dn verbunden. Die jeweils anderen Hauptelektroden dieser Transistoren sind mit Erdpotential verbunden, während ihre Gateelektroden mit einem Anschluß 27 verbunden sind, an den ein Taktsignal geliefert wird. Diese Transistoren 29 c 1 bis 29 cn und 29 d 1 bis 29 dn dienen zur Durchführung des jeweils nächsten Auslesevorgangs, indem sie den Pegel der Dummykondensatoren in einem Wartezustand des RAM auf den Wert "0" setzen.
Parasitäre Widerstände der Wortleitungen sind mit den Bezugszeichen 8 a 1 bis 8 an und 8 b 1 bis 8 bn bezeichnet. Jeweils ein Ende dieser parasitären Widerstände ist jeweils mit einem der Knotenpunkte 10 a 1 bis 10 an und 10 b 1 bis 10 bn verbunden, während die anderen Enden dieser Widerstände jeweils mit einem der Knotenpunkte 9 a 1 bis 9 an und 9 b 1 bis 9 bn verbunden sind. Die genannten parasitären Widerstände sind üblicherweise in einer Schaltung vorhanden, die eine Mehrzahl von Bitleitungspaaren aufweist, die entsprechend der Fig. 3 parallel zueinander liegen, und bei der jeweils ein Paar von Bitleitungen mit demselben Leseverstärker 241 bis 24 n verbunden ist. Es ist ausreichend, die sogenannte Doppelschicht-Leitungs- bzw. -Verdrahtungstechnik unter Verwendung von Aluminium mit geringem Widerstandswert anzuwenden, um auf diese Weise die oben beschriebenen Widerstände zu verkleinern. Diese Technik wird jedoch oftmals deswegen nicht benutzt, da eine relativ große Anzahl von Verfahrensschritten durchgeführt werden muß. Darüber hinaus können bei der Herstellung der zweiten Aluminiumschicht Fehler auftreten, wodurch sich die Betriebszuverlässigkeit der Schaltung verringert. Es wird daher üblicherweise ein Metall mit hohem Schmelzpunkt und großem Widerstandswert benutzt, beispielsweise Polysilicium, um auf diese Weise das Herstellungsverfahren einfacher zu gestalten.
Parasitäre Widerstände der Dummywortleitungen 6 c und 6 d tragen die Bezugszeichen 8 c 1 und 8 d 1 bis 8 dn. Jeweils ein Ende dieser parasitären Widerstände ist mit einem der Knotenpunkte 10 c 1 bis 10 cn und 10 d 1 bis 10 dn verbunden, während die jeweils anderen Enden dieser Widerstände mit den Knotenpunkten 9 c 1 bis 9 cn und 9 d 1 bis 9 dn verbunden sind.
Parasitäre Kapazitäten 11 a 1 bis 11 an und 11 b 1bis 11 bn der Wortleitungen sind jeweils mit einem ihrer Enden mit einem der Knotenpunkte 9 a 1 bis 9 an und 9 b 1 bis 9 bn verbunden, während ihre anderen Enden jeweils geerdet sind.
Weitere parasitäre Kapazitäten 11 c 1 bis 11 cn und 11 d 1 bis 11 dn der Dummywortleitungen 6 c und 6 d sind jeweils mit einem ihrer Enden mit einem der Knotenpunkte 9 c 1 bis 9 cn und 9 d 1 bis 9 dn verbunden, während die anderen Enden dieser parasitären Kapazitäten geerdet sind.
Mit den Bezugszeichen 111 bis 11 n und 121 bis 12 n sind Bitleitungs- Lade-MOST versehen, die jeweils zwischen den Bitleitungen 41 bis 4 n und 51 bis 5 n einerseits und einem Spannungsversorgungsanschluß 19 (Spannung V) liegen. Die Gateelektroden dieser Bitleitungs-Lade-MOSTs sind jeweils mit einem der Knotenpunkte 141 bis 41 n verbunden. Die genannten MOSTs sind P-Kanal-MOSTs mit umgekehrtem Leitfähigkeitstyp wie diejenigen MOSTs, die für die Speicherzellen verwendet werden.
Zwischen jeweils einem Paar von Bitleitungen 41, 51; 42, 52; . . .; 4 n, 5 n liegen Bitleitungsspannungs-Abgleichtransistoren (MOSTs) 131 bis 13 n, deren Gateelektroden jeweils mit einem der Knotenpunkte 141 bis 14 n verbunden sind. Diese Abgleichtransistoren sind ebenfalls P-Kanal-MOSTs. Die Knotenpunkten 141 bis 14 n sind mit einem Anschluß 22 verbunden, an den ein Taktsignal Φ E angelegt wird.
Leseverstärker 241 bis 24 n sind jeweils mit einem entsprechenden Paar von Bitleitungen verbunden. Sie sind ferner mit Anschlüssen 251 bis 25 n verbunden, an die ein Taktsignal Φ S anlegbar ist. Diese Leseverstärker 241 bis 24 n dienen zur Verstärkung von Spannungsdifferenzen im Mikrovoltbereich, die zwischen den jeweiligen Bitleitungen eines entsprechenden Paares auftreten.
Mit den Bezugszeichen 301 bis 30 n sind weitere Transistoren (MOSTs) bezeichnet, die jeweils zwischen einer der Bitleitungen 41 bis 4 n und einem Knotenpunkt 251 bis 25 n liegen. Die Gateanschlüsse dieser Transistoren sind mit jeweils einer der Bitleitungen 51 bis 5 n verbunden. Darüber hinaus sind mit den Bezugszeichen 311 bis 31 n Transistoren (MOSTs) bezeichnet, von denen jeweils einer zwischen den Bitleitungen 51 bis 5 n und einem der Knotenpunkte 252 bis 25 n liegt. Die Gateelektroden dieser Transistoren sind mit jeweils einer der Bitleitungen 41 bis 4 n verbunden.
Die genannten MOSTs 301 bis 30 n und 311 bis 31 n sind jeweils paarweise über Kreuz zusammengeschaltet, um jeweils eine Flip-Flop-Schaltung zu bilden.
Ein Transistor MOST 33 liegt zwischen dem Spannungsversorgungsanschluß 19 und einem Knotenpunkt 35, wobei der Gateanschluß dieses Transistors mit einem Anschluß 36 verbunden ist, an den das Taktsignal Φ S angelegt wird. Ein weiterer Transistor MOST 34 liegt zwischen dem Knotenpunkt 35 und Erdpotential, wobei die Gateelektrode dieses Transistors mit einem Anschluß 37 verbunden ist, an den ein Taktsignal anlegbar ist. Ein Transistor MOST 32 dient zur Ansteuerung bzw. zum Treiben der Leseverstärker 241 bis 24 n und liegt zwischen den Knotenpunkten 251 bis 25 n und Erdpotential. Die Gateelektrode dieses Transistors 32 ist mit dem Knotenpunkt 35 verbunden.
Eine Decodierschaltung 21 a dient zum Decodieren von Adressensignalen Ax 1, , . . ., Axn, , die über Anschlüsse 18 a erhalten werden. Die Decodierschaltung 21 a liefert dabei eine Spannung zu einem ihrer Ausgänge 16 a, 16 b, . . . Sie erhält ferner eine Spannung V über den Spannungsversorgungsanschluß 19 und ein Taktsignal über einen Anschluß 20.
Eine Dummy-Decodierschaltung 21 b dient zur Decodierung der LSB der Spaltenadressen Ax 1, , die von einem Anschluß 18 b geliefert werden. Sie gibt ferner eine Spannung an einem ihrer Ausgänge 16 c und 16 d ab. Mit dieser Dummy-Decodierschaltung ist ebenfalls der Spannungsversorgungsanschluß 19 zur Lieferung einer Spannung verbunden, sowie eine Klemme 20, über die die Dummy-Decodierschaltung 21 b das Taktsignal empfängt.
Transistoren MOST 15 a und 15 b dienen dazu, das an einer Klemme 17 angelegte Wortleitungs-Treibersignal Φ W an die Wortleitungen 6 a und 6 b zu legen, und zwar in Übereinstimmung mit den Ausgangspegeln an den Klemmen 16 a und 16 b der Decodierschaltung 21 a. Dagegen dienen Transistoren MOST 15 c und 15 d dazu, das Wortleitungs-Treibersignal Φ W von der Klemme 17 an die Dummy-Wortleitungen 6 c und 6 d zu legen, und zwar in Übereinstimmung mit den Ausgangspegeln an den Klemmen 16 c und 16 d der Dummy-Decodierschaltung 21 b. Transistoren MOST 23 a und 23 b liegen zwischen den Knotenpunkten 28 a, 28 b der Wortleitungen 6 a und 6 b einerseits und Erdpotential, wobei die Gateelektroden dieser Transistoren 23 a, 23 b mit einem gemeinsamen Anschluß 26 verbunden sind, an den ein Taktsignal anlegbar ist. Diese Transistoren 23 a, 23 b dienen dazu, Rauschspannungen an nichtausgewählten Wortleitungen zu verringern. Sie liegen an einem Ende dieser Wortleitungen.
Transistoren MOST 23 c und 23 d liegen jeweils zwischen Knotenpunkten 28 c und 28 d an einem Ende der Dummy-Wortleitungen 6 c und 6 d und Erdpotential. Die Gateelektroden dieser Transistoren 23 c, 23 d sind ebenfalls mit dem Anschluß 26 verbunden, an den das Taktsignal angelegt wird. Auch sie dienen dazu Rauschspannungen an nichtausgewählten Dummywortleitungen zu verringern.
Im nachfolgenden wird die Funktionsweise der in Fig. 3 dargestellten Schaltung anhand der Fig. 4 näher beschrieben. Die Fig. 4 zeigt den Betrieb beim Auslesen von Daten aus den Speicherzellen 1 a 1 bis 1 an. Dabei sei angenommen, daß in jeder Speicherzelle der Wert "0" gespeichert ist.
Bis zum Zeitpunkt t 0 sind alle Ausgänge 16 a, 16 b, . . . der Decodierschaltung 21 a auf den Wert "1" auf- bzw. vorgeladen, und zwar durch das Taktsignal , während ebenfalls die Ausgänge 16 c, 16 d der Dummy-Decodierschaltung 21 b auf den Wert "1" auf- bzw. vorgeladen sind. Die Bitleitungen 41 bis 4 n und 51 bis 5 n sind ebenfalls auf- bzw. vorgeladen, und zwar auf die Versorgungsspannung V, was mit Hilfe des Taktsignals Φ E erfolgt. Alle Wortleitungen und Dummy-Wortleitungen weisen den Pegel "0" des Taktsignals Φ W auf, wobei sich diese Wortleitungen im "0"-Zustand befinden, während alle MOSTs 15 a, 15 b, . . ., 15 c, 15 d eingeschaltet sind. Alle Speicherzellen und Dummyspeicherzellen nehmen somit den nichtausgewählten Zustand ein. Die gesamten MOSTs 23 a, 23 b, . . ., 23 c, 23 d sind eingeschaltet, und zwar aufgrund des Taktsignals , das den Wert "1" einnimmt. Hierdurch werden die Wortleitungen und die Dummywortleitungen fest auf dem Wert "0" gehalten. Nimmt das Taktsignal den Wert "0" zur Zeit t 0 an, so wird der Vor- bzw. Aufladezustand der Decodier- bzw. Dummy-Decodierschaltung beendet. Nimmt anschließend das Adressensignal den Wert "0" oder "1" zum Zeitpunkt t 1 an, so gehen alle Ausgänge 16 a, 16 b, . . . der Decodierschaltung 21 a mit Ausnahme eines Ausgangs auf den Wert "0" herunter.
Im nachfolgenden sei angenommen, daß nur der Ausgang 16 a den Wert "1" annimmt und daß alle anderen Ausgänge auf den Wert "0" gesetzt werden.
Unter Berücksichtigung dieser Annahme wird nur der MOST 15 a eingeschaltet, so daß die Speicherzellen 1 a 1 bis 1 an mit Hilfe des Taktsignals Φ W ausgewählt werden, die mit den in Fig. 3 linken Bitleitungen 41 bis 4 n der Bitleitungspaare verbunden sind. Anschließend werden mit Hilfe der Dummy-Decodierschaltung die Dummyspeicherzellen 1 d 1 bis 1 dn ausgewählt, die mit jeweils einer in Fig. 3 rechten Bitleitung 51, 52, . . ., 5 n verbunden sind, wobei der MOST 16 c ausgeschaltet ist bzw. den Wert "0" liefert und der MOST 16 d eingeschaltet ist bzw. den Wert "1" liefert.
Nachdem die Decodierschaltung 21 a und die Dummy-Decodierschaltung 21 b die Auswahlvorgänge beendet haben, nimmt das Taktsignal Φ E zum Zeitpunkt t 2 den Wert V an. Das bedeutet, daß die MOSTs 111 bis 11 n, die MOSTs 121 bis 12 n und die MOSTs 131 bis 13 n ausgeschaltet werden. Die Bitleitungen nehmen einen Zustand hoher Impedanz ein, so daß jetzt ein Wartezustand zum Auslesen der Zellendaten vorliegt. Zur selben Zeit nimmt das Taktsignal einen Wert an, der etwas höher als die Schwellenspannung VTH der Transistoren MOST 23 a bis 23 d ist, so daß mit Ausnahme der Wortleitung 6 a und der Dummywortleitung 6 d alle Wortleitungen geerdet sind und den Wert "0" annehmen, und zwar relativ hochohmig.
Als nächstes beginnt zum Zeitpunkt t 3 das Taktsignal Φ W anzusteigen, wobei es seinen Endpegel V zum Zeitpunkt t 4 erreicht. Die Spannung auf der Wortleitung 6 a und der Dummywortleitung 6 d steigt somit an, jedoch sind die Zeitperioden für den Anstieg unterschiedlich, und zwar je nach Positionen auf den Wortleitungen 6 a, 6 d. Das bedeutet, daß an den Knotenpunkten 10 a 1 und 10 d 1 in der Nachbarschaft des Eingangspunkts des Taktsignals Φ W die Spannungen der Wortleitungen schneller ansteigen als an den entfernter liegenden Knotenpunkten 10 an und 10 dn. Die Ursache hierfür sind parasitäre Widerstände und Kapazitäten innerhalb der Wortleitung und der Dummywortleitung. Die Verzögerung beträgt üblicherweise 20 ns im Falle eines 256 K Bit RAM. Mit anderen Worten erreichen die Knotenpunkte 10 a 1 und 10 d 1 zur selben Zeit t 4 wie das Taktsignal Φ W die Versorgungsspannung V, während die Knotenpunkte 10 an und 10 dn erst zum Zeitpunkt t 5 auf die Versorgungsspannung V heraufgezogen worden sind, der 20 ns hinter dem Zeitpunkt t 4 liegt. Aufgrund der angestiegenen Spannungen an den Knotenpunkten 10 a 1 bis 10 an und 10 d 1 bis 10 dn werden die MOSTs 7 a 1 bis 7 an und 7 d 1 bis 7 dn eingeschaltet. Die Speicherzellendaten und Referenzdaten werden somit ausgelesen und gelangen zu den Bitleitungen.
Sind "0" Daten in jeder Speicherzelle gespeichert, so wird die Spannung auf den Bitleitungen 41 bis 4 n herabgesetzt. Andererseits werden auf der Seite der Bitleitungen 51 bis 5 n die Referenzdaten aus den Dummyspeicherzellen ausgelesen, so daß sich die Spannungen auf den Bitleitungen 51 bis 5 n ebenfalls vermindern.
Allerdings sind die Pegel höher als diejenigen der Bitleitungen 41 bis 4 n. Dies liegt daran, daß die Kapazitäten der Dummyspeicherzellen etwa nur halb so groß wie die Kapazitäten der Speicherzellen sind, wie bereits oben beschrieben. Unmittelbar vor dem Zeitpunkt t 5 steigt das Taktsignal Φ S vom Wert "0" auf den Wert V an, so daß der MOST 33 eingeschaltet wird. Da das Taktsignal den Wert "0" aufweist, ist der MOST 34 ausgeschaltet.
Bei Einschalten des MOST 33 steigt die Gatespannung des MOST 32 an, so daß der MOST 32 eingeschaltet wird. Das Signal , also die Spannung an den Knotenpunkten 251 bis 25 n, beginnt dann abzusinken (Zeitpunkt t 5). Wenn das Taktsignal abnimmt, werden die Mikrovoltdifferenzen zwischen den Bitleitungen 41 bis 4 n und den Bitleitungen 51 bis 5 n mit Hilfe der Leseverstärker 241 bis 24 n verstärkt. Ist zum Zeitpunkt t 6 die Abnahme des Taktsignals beendet, so nehmen die Spannungen auf den Bitleitungen 41 bis 4 n den Wert "0" an, während die Bitleitungen 51 bis 5 n Pegel einnehmen, die wenig unterhalb der Spannung V liegen. Die Verstärkung ist damit beendet. Diese große Spannungsdifferenz wird einer weiteren und nicht dargestellten Schaltungsstufe zugeführt und an den Ausgängen des RAM's abgegeben.
Ist der oben beschriebene Auslesevorgang beendet, so ist es erforderlich, in einen Wartezustand zum Auslesen der anderen Speicherzellen überzugehen. Beim Übergang in den Wartezustand ist es erwünscht, daß die Spannungspegel der Speicherzellenkondensatoren genau den Wert "0" oder "1" einnehmen. Liegt eine Abweichung von einem solchen Endpegel vor, so sind beim nächsten Auslesevorgang die Auslesegrenzen vermindert. Um dies zu vermeiden, müssen die MOSTs 301 bis 30 n und der MOST 32 eingeschaltet sein und die Spannungen der Bitleitungen 41 bis 4 n fest auf dem Niedrigimpedanzwert "0" gehalten werden, bis die Spannung auf der Wortleitung 6 a den Wert "0" annimmt und die MOSTs 7 a 1 bis 7 an ausgeschaltet sind. Um weiterhin einen Ruhestromverbrauch zu vermeiden, muß darüber hinaus der Transistor MOST 32 während des abgeglichenen Zustands der Bitleitungsspannung ausgeschaltet sein.
Die Betriebswellenformen während des Übergangs zu einem Wartezustand nach dem Zeitpunkt t 7 sind in Fig. 4 gezeigt.
Zum Zeitpunkt t 7 beginnt die Abnahme des Taktsignals Φ W , das schließlich einen Endpegel "0" zum Zeitpunkt t 8 annimmt. Daher fallen die Spannung auf der Wortleitung 6 a und der Dummywortleitung 6 c ebenfalls ab, wobei die Abnahmezeit wiederum von der Position auf der Wortleitung abhängt, wie bereits zuvor im Zusammenhang mit dem Spannungsanstieg beschrieben. An den Knotenpunkten 10 an, 10 dn nimmt die Spannung also langsamer ab als an den Knotenpunkten 10 a 1, 10 d 1. Damit der MOST 7 an in einen Wartezustand eintreten kann, muß seine Gatespannung einen Pegel einnehmen, der niedriger als die Schwellenspannung VTH ist, so daß dieser Transistor ausgeschaltet ist. Demzufolge tritt der MOST 7 an etwa zum Zeitpunkt t 9 in den Wartezustand ein.
Nachdem der Transistor MOST 7 an ausgeschaltet ist, nimmt das Taktsignal den Wert "1" ein, so daß der MOST 34 eingeschaltet wird. Der Pegel am Knotenpunkt 35 nimmt dann den Wert "0" ein, so daß der MOST 32 ausgeschaltet wird. Als nächstes beginnt zum Zeitpunkt t 9 das Taktsignal Φ E zu fallen, so daß zu diesem Zeitpunkt der Abgleich und die Vor- bzw. Aufladung der Bitleitungsspannung beginnt. Die MOSTs 111 bis 11 n, 121 bis 12 n und 131 bis 13 n sind daher eingeschaltet, so daß die Spannungen an den Bitleitungen 41 bis 4 n ansteigen und die Spannungen an den Bitleitungen 51 bis 5 n vorübergehend abfallen können. Die Spannungen steigen bis zur Versorgungsspannung V zum Zeitpunkt t 11 an, wobei die Spannungen auf den Bitleitungen etwa annähernd gleiche Pegel einnehmen (theoretisch ist eine unendlich lange Zeit für einen vollständigen Angleich der Spannungen aneinander erforderlich). Ist der Abgleich unzureichend und treten große Spannungsdifferenzen zwischen den Bitleitungen jeweils eines Paares auf, so sind die Spannungsgrenzen beim Auslesen während der nächsten Ausleseoperation herabgesetzt, was zu Störungen führt.
Es sei noch bemerkt, daß in der Nähe des Zeitpunkts t 9 die Taktsignale und ansteigen, während die Spaltenadreßsignale Ax 1, , . . ., Axn, abgefallen sind. Dies ist jedoch für die Erfindung nicht von Bedeutung.
Wie oben beschrieben, muß der Abgleich der Bitleitungsspannung so schnell wie möglich vorgenommen werden, um für den nächsten Auslesevorgang eine große Auslesegrenze zu erhalten. Es ist daher sehr wirkungsvoll, den Abgleich der Bitleitungsspannung direkt nach dem Abschalten des Speicherzellen- Schalttransistors MOST vorzunehmen.
Bei der oben beschriebenen Halbleiterspeicherschaltung wird der Startzeitpunkt für den Abgleich, also für die zeitliche Erzeugung des Taktsignals Φ E durch eine Verzögerungsschaltung bestimmt, die eine Kaskadenverbindung von MOST-Inverterschaltungen aufweist, die das Taktsignal Φ W als Referenzsignal verwenden. Bei der herkömmlichen Einrichtung besitzt ein Widerstand ein relativ hochohmiges Metall mit hohem Schmelzpunkt, das für die Wortleitungen verwendet wird, während ein derartiger Widerstand nicht für die oben beschriebene Verzögerungsschaltung verwendet wird.
Wird infolge von Schwankungen beim Herstellungsprozeß der Widerstandswert des für die Wortleitungen verwendeten Widerstands hoch, so wird die Abnahme bzw. Fallzeit der Spannung verlängert, wie anhand der gestrichelten Linien bezüglich der Knotenpunkte 10 an und 10 dn in Fig. 4 eingezeichnet ist, was zur Folge hat, daß die erforderliche Zeit zur Abschaltung des Schalttransistors der Speicherzelle relativ lang wird (Zeitpunkt t 10). Wird in diesem Zustand zum Zeitpunkt t 9 der Abgleich der Bitleitungen gestartet, so steigt die Spannung auf der Bitleitung 4 n an, bevor der Schalttransistor ausgeschaltet wird. Die Speicherzelle 1 an wird daher mit einer hohen Spannung beaufschlagt, was zu Funktionsstörungen der Speicherzelle führen kann.
Bei der Herstellung der oben beschriebenen Halbleiterspeicherschaltung wird davon ausgegangen, daß sich die Schwankungen des Widerstands im Rahmen berechneter Werte bewegen. Der Startzeitpunkt für den Spannungsabgleich auf den Bitleitungen ist jedoch aus Sicherheitsgründen im Vergleich zu einer erforderlichen Zeitdauer verzögert. Das bedeutet aber eine verlängerte Operationszykluszeit des RAM's, die zwischen den Zeitpunkten t 0 und t 0′ liegt.
Eine möglichst kurze Operationszykluszeit eines Halbleiterspeichers kann dadurch erreicht werden, daß in die Speicherschaltung Detektorschaltungen integriert sind, die feststellen, wann bestimmte Befehle abgearbeitet sind. sobald dies festgestellt ist, wird der nächste Vorgang eingeleitet. Dies hat nicht nur den Vorteil, daß die Operationszykluszeit so kurz wie möglich gehalten wird, sondern diese Maßnahme ermöglicht es auch, mit weniger von außen zuzuführenden Takten auszukommen (US 39 62 686).
Der Erfindung liegt die Aufgabe zugrunde, die eingangs genannte Halbleiterspeicherschaltung so auszubilden, daß der Abgleich der Bitleitungsspannung möglichst früh begonnen werden kann.
Die Erfindung ist durch die Merkmale des Patentanspruchs gegeben. Sie zeichnet sich dadurch aus, daß eine Abgleichsteuereinrichtung mit drei Steuerschaltungen vorhanden ist. Die erste Steuerschaltung ist nur an die Enden der beiden Dummywortleitungen angeschlossen. Sie gibt ein Detektorsignal aus, nachdem dasAuswahlsignal auf einer der beiden Dummywortleitungen sie erreicht hat. Dies ist ein sehr einfacher Aufbau, verglichen mit einem ähnlich wirkenden gemäß US 3 96 268 Dort sitzt nämlich am Ende einer jeden der vielen Speicherzellen- Wortleitungen eine Schaltung, die ein Signal ausgibt, wenn sie von dem auf der zugehörigen Wortleitung laufenden Auswahlsignal erreicht worden ist. Jede der Schaltungen ist mit einer Leitung verbunden, die zu einer ersten Steuerschaltung führt. Sobald die Steuerschaltung eine Signaländerung auf der Leitung erkennt, leitet sie den nächsten Schritt im Zyklus ein.
Wenn die erste Steuerschaltung der erfindungsgemäßen Halbleiterspeicherschaltung ihr Detektorsignal ausgibt, hat dies zur Folge, daß eine zweite Steuerschaltung ein Steuersignal an die Leseverstärker ausgibt, um den Lesebetrieb zu beenden. Eine dritte Steuerschaltung sorgt daraufhin für den Abgleich der Bitleitungen.
Die erfindungsgemäße Schaltung ist also äußerst einfach aufgebaut, sie nimmt den Abgleich schnelle vor, als dies bisher möglich war, und sie kommt mit weniger von außen zuzuführenden Taktsignalen aus als bisherige Halbleiterspeicherschaltungen mit Dummyzellen und abzugleichenden Bitleitungen.
Die Erfindung wird im folgenden anhand eines durch Fig. 1 und 2 veranschaulichten Ausführungsbeispiels näher erläutert. Es zeigt
Fig. 1 ein Schaltdiagramm einer Halbleiterspeicherschaltung nach der Erfindung,
Fig. 2 ein Signaldiagramm zur Erläuterung der Wirkungsweise der in Fig. 1 dargestellten Halbleiterspeicherschaltung,
Fig. 3 ein Schaltungsdiagramm einer herkömmlichen Halbleiterspeicherschaltung und
Fig. 4 ein Signaldiagramm zur Erläuterung der Wirkungsweise der in Fig. 3 gezeigten Halbleiterspeicherschaltung.
Die Halbleiterspeicherschaltung nach der Erfindung wird nachfolgend unter Bezugnahme auf die Fig. 1 näher beschrieben.
In dieser Fig. 1 ist ein Bitleitungs-Abgleichsignalgenerator gemäß einem Ausführungsbeispiel der Halbleiterspeicherschaltung nach der Erfindung dargestellt. Gleiche Elemente wie in Fig. 3 sind dabei mit den gleichen Bezugszeichen versehen.
Eine Abgleichsteuereinrichtung 100 detektiert das Ende der Auswahl einer Dummywortleitung und dient zur anschließenden Ansteuerung der Bitleitungsspannungs-Abgleichtransistoren (FET's) 141 bis 14 n. Diese Abgleichsteuereinrichtung 100 weist Schaltungen 100 a, 100 b und 100 c auf. Die Schaltung 100 a mit den Schaltelementen 40 bis 46 ist eine erste Steuerschaltung, die dazu dient, das Ende der Auswahl einer Dummywortleitung zu detektieren, und zwar anhand der Spannungen an den Enden der Dummywortleitungen 6 c und 6 d. Diese Schaltung ist allgemein als Bootstrap-Inverterschaltung mit zwei Eingängen ausgebildet. In der ersten Schaltung 100 a ist mit dem Bezugszeichen 40 eine Lade-MOST bezeichnet, dessen Gateanschluß und Drainanschluß mit der Spannungsversorgungsklemme 19 verbunden sind. Der Sourceanschluß ist mit einem Knotenpunkt 41 verbunden. Ein Ladekondensator 42 (Kondensator für den Spannungsanstieg) ist mit einem Ende mit dem Knotenpunkt 41 und einem anderen Ende mit einem Knotenpunkt 44 verbunden, der den Ausgangsknotenpunkt der Bootstrap-Inverterschaltung bildet. Zwischen der Spannungsversorgungsklemme 19 und dem Ausgangsknotenpunkt 44 liegt ein Last-MOST 43, dessen Gateelektrode mit dem Ende 41 des Ladekondensators 42 verbunden ist. Ein Treiber MOST 45 liegt zwischen dem Ausgangsknotenpunkt 44 und Erdpotential. Seine Gateelektrode ist mit dem anderen Ende der Dummywortleitung 6 c verbunden, also mit einem Knotenpunkt 28 c ′. Ein weiterer Treiber MOST 46 liegt ebenfalls zwischen dem Ausgangsknotenpunkt 44 und Erdpotential, wobei seine Gateelektrode allerdings mit dem anderen Ende der Dummywortleitung 6 d verbunden ist, also mit einem Knotenpunkt 28 d ′.
Die Schaltung 100 b, die als zweite Steuerschaltung bezeichnet wird, enthält Schaltelemente 33 und 34 und dient zur Steuerung der Leseverstärker 241 bis 24 n. Diese zweite Schaltung 100 b gibt ein Signal zum ersten FET 32 aus, wenn die Dummywortleitung nicht ausgewählt worden ist, um auf diese Weise den Betrieb der Leseverstärker in einen Haltebetrieb zu überführen. In der Schaltung 100 b ist ein Transistor MOST 33 mit seinem Drainanschluß mit der Spannungsversorgungsklemme 19 verbunden. Sein Gateanschluß ist mit dem Anschluß 36 und sein Sourceanschluß mit dem Knotenpunkt 35 verbunden. Weiterhin ist ein Transistor MOST 34 vorhanden, dessen Drainanschluß mit dem Knotenpunkt 35, dessen Gateanschluß mit dem Knotenpunkt 44 (Ausgangsknotenpunkt) und dessen Sourceanschluß mit Erdpotential verbunden sind. Der Knotenpunkt 35 ist mit dem Gateanschluß des Transistors 32 verbunden.
Die Schaltung 100 c wird als dritte Steuerschaltung bezeichnet und enthält Schaltelemente 48 bis 54. Diese dritte Steuerschaltung empfängt das Ausgangssignal der zweiten Steuerschaltung 100 b und dient zur Ansteuerung der zweiten FET's 141 bis 14 n nach Beendigung der Leseoperationen der Leseverstärker 241 bis 24 n. Auch diese dritte Steuerschaltung 100 c ist mit Hilfe einer üblichen Bootstrap-Inverterschaltung mit zwei Eingängen aufgebaut. In der dritten Steuerschaltung 100 c ist ein Lade-MOST 48 vorhanden, dessen Gate- und Drainanschluß mit der Spannungsversorgungsklemme 19 verbunden sind. Der Sourceanschluß dieses Transistors 48 ist mit einem Knotenpunkt 49 verbunden. Ein Ladekondensator 50 (Kondensator für den Spannungsanstieg) ist mit seinem einen Ende mit dem Knotenpunkt 49 verbunden, während das andere Ende dieses Kondensators 50 mit einem Knotenpunkt 52 verbunden ist, der den Ausgangsknotenpunkt der Bootstrap- Schaltung bildet. Ein Last-MOST 51 liegt zwischen der Spannungsversorgungsklemme 19 und dem Ausgangsknotenpunkt 52, wobei der Gateanschluß dieses Transistors 51 mit dem Knotenpunkt 49 bzw. dem einen Ende des Ladekondensators 50 verbunden ist. Ein Treiber MOST 53 liegt zwischen dem Ausgangsknotenpunkt 52 und Erdpotential und ist mit seiner Gateelektrode mit dem Knotenpunkt 35 der zweiten Steuerschaltung 100 b verbunden. Ein weiterer Treiber MOST 54 liegt zwischen dem Ausgangsknotenpunkt 52 und Erdpotential und ist mit seiner Gateelektrode mit einem Anschluß 55 verbunden, an den ein Taktsignal Φ E ′ anlegbar ist. Transistoren 56 und 58 (MOST's) bilden eine Komplementär-Inverterschaltung. Der Transistor 56 ist als P-Kanal-MOST ausgebildet und liegt zwischen dem Spannungsversorgungsanschluß 19 und dem Knotenpunkt 57. Die Gateelektrode dieses Transistors 56 ist mit dem Knotenpunkt 52 verbunden. Der MOST 58 liegt dagegen zwischen dem Knotenpunkt 57 und Erdpotential, wobei seine Gateelektrode ebenfalls mit dem Knotenpunkt 52 verbunden ist. Der Knotenpunkt 57 ist mit dem Anschluß 22 verbunden.
Im nachfolgenden wird der Betrieb der in Fig. 1 gezeigten Halbleiterspeicherschaltung anhand der Fig. 2 näher erläutert.
Die in Fig. 1 gezeigte Schaltung arbeitet beim Betrieb der Speicherzellen, wobei ein Signal zum Abgleich der Bitleitungsspannungen unter Verwendung der Spannungsdifferenz an den Enden der beiden Dummywortleitungen erzeugt wird, denen die längste Übertragungszeit bzw. späteste Übertragungsgeschwindigkeit zuzuordnen ist. Die oben beschriebene Spannungsdifferenz wird dabei als Referenzspannung zur Bildung eines Signals zum Abgleich der Bitleitungsspannungen verwendet.
Beginnt die Spannung am Knotenpunkt 28 c ′ am Endbereich der Dummywortleitung 6 c (28 d ′, wenn die Dummywortleitung 6 d ausgewählt worden ist) zu fallen, und zwar zum Zeitpunkt t 7 in Fig. 2, und erreicht sie den Wert "0" zum Zeitpunkt t 9, so ist der Treiber MOST 45 ausgeschaltet. Der Pegel des Ausgangsknotenpunkts 44 der Bootstrap-Inverterschaltung 100 a steigt dabei von etwa 0 auf V an und erreicht den Wert V vom Zeitpunkt t 91. Durch den Anstieg des Pegels des Ausgangsknotenpunkts 44 wird der MOST 34 eingeschaltet, so daß der Pegel des Knotenpunkts 35 fällt, und zwar von V - VTH auf "0" (Zeitpunkt t 92). Hierdurch wird der MOST 32 ausgeschaltet, so daß die Verbindung jeder Bitleitung mit Erdpotential über den MOST 32 unterbrochen ist. Das Taktsignal nimmt dann einen Hochwiderstandzustands-Null-Pegel ein.
Nimmt der Pegel des Knotenpunkts 35 den Wert "0" ein, so wird der Treiber MOST 53 ausgeschaltet, dessen Gateelektrode mit dem Knotenpunkt 35 verbunden ist. Das bedeutet, daß der Pegel des Ausgangsknotenpunkts 52 der Bootstrap-Inverterschaltung 100 c vom Wert 0 auf den Wert V (Versorgungsspannung) ansteigt und diesen Wert zum Zeitpunkt t 93 erreicht.
Hierdurch fällt der Pegel am Ausgangsknotenpunkt der nächsten Stufe des komplementären Inverters vom Wert V auf den Wert 0 ab, so daß die Bitleitungsspannungs-Abgleichtransistoren MOST 131 bis 13 n und die Lade-MOSTs 111 bis 11 n und 121 bis 12 n eingeschaltet werden, die jeweils P-Kanal-MOSTs sind. Auf diese Weise werden Abgleich und Aufladung der Bitleitungsspannung durchgeführt.
Entsprechend dem vorliegenden Ausführungsbeispiel wird das am stärksten verzögerte Signal am Ende der Dummywortleitung detektiert. Der Abgleich der Sourcespannungen der Leseverstärker und der Bitleitungsspannungen werden dann unter Zuhilfenahme dieser detektierten Spannung als Referenzsignal durchgeführt. Der Pegel der Speicherzelle in einem Wartezustand kann somit vollständig stabilisiert werden, und zwar unabhängig von Schwankungen des Widerstandswerts der Wortleitung. Ferner läßt sich dadurch der Leistungsverbrauch beim Bitleitungsabgleich reduzieren. Der Abgleich der Bitleitungsspannung kann darüber hinaus mit hoher Geschwindigkeit vorgenommen werden, ohne daß der Speicherzelleninhalt zerstört wird.
Beim oben beschriebenen Ausführungsbeispiel wird durch das Taktsignal Φ E ′ die Bitleitung in einen Hochimpedanzzustand gebracht, und zwar unmittelbar bevor eine Spannung zur Wortleitung zum Auslesen der Speicherzellendaten geliefert wird. Um das Taktsignal Φ E auf V-Pegel zu bringen, wird dazu das Taktsignal Φ E ′ an die Gateelektrode des MOST 54 gelegt, und zwar bevor die Wortleitungsspannung infolge des Signals zum Ausschalten der MOSTs 111 bis 11 n, 121 bis 12 n und 131 bis 13 n ansteigt. Dies steht jedoch nicht in unmittelbarem Zusammenhang mit der Erfindung.
Wie beschrieben, werden P-Kanal-MOSTs als Bitleitungs-Abgleichtransistoren und Ladetransistoren verwendet. Es können statt dessen aber auch N-Kanal-Transistoren (MOSTs) zum Einsatz kommen. Hierdurch kann dieselbe Wirkung erzielt werden. In diesem Fall ist es allerdings erforderlich, die Polarität des Taktsignals Φ E umzukehren, während der Pegel auf einen Wert gesetzt werden sollte, der größer als V + VTH ist.
Für die Speicherzellen werden gemäß dem obigen Ausführungsbeispiel N-Kanal-MOSTs verwendet. Es können statt dessen aber auch P-Kanal-MOSTs zum Einsatz kommen, wobei nur die Polaritäten aller Signale und MOSTs umgekehrt zu werden brauchen. Auch in diesem Fall wird dieselbe Wirkung erzielt.
Entsprechend der Erfindung wird das am stärksten verzögerte Signal am Ende der Dummywortleitung detektiert, wobei der Abgleich der Bitleitungsspannungen in Abhängigkeit dieses detektierten Signals erfolgt, das als Referenzsignal verwendet wird. Hierdurch wird ein Abgleich schon zu einem Zeitpunkt möglich, an dem dieser frühestens erfolgen kann. Der Abgleich der Bitleitungsspannung kann daher mit erhöhter Geschwindigkeit gegenüber der herkömmlichen Halbleiterspeicherschaltung durchgeführt werden.

Claims (2)

  1. Halbleiterspeicherschaltung mit
    • - einer Mehrzahl von Bitleitungspaaaren (4 n, 5 n),
    • - einer Mehrzahl von Speicherzellen (1 an, 1 bn) entlang jeder Bitleitung,
    • - je einer Dummyzelle (1 cn, 1 dn) an jeder Bitleitung,
    • - zwei Dummywortleitungen (6 c, 6 d) zum Auswählen von Dummyzellen,
    • - je einem Leseverstärker (24 n) zwischen den beiden Leitungen eines Bitleitungspaares, und
    • - je einer Abgleicheinrichtung (11 n, 12 n, 14 n) an jedem Bitleitungspaar zum Abgleich der Spannungen auf den beiden Leitungen des Paares vor dem Lesen,
  2. gekennzeichnet durch
    • - eine Abgleichsteuereinrichtung mit
      • - einer ersten Steuerschaltung (100 a), die nnur an die Enden der beiden Dummywortleitungen (6 c, 6 d) angeschlossen ist und ein Detektorsignal ausgibt, nachdem das Auswahlsignal auf einer der beiden Dummywortleitungen sie erreicht hat,
      • - eine zweite Steuerschaltung (100 b), der das Detektorsignal zugeführt wird und die nach dem Empfang desselben ein Steuersignal an die Leseverstärker (24 n) ausgibt, um den Lesebetrieb derselben zu beenden, und
      • - eine dritte Steuerschaltung (100 c), der das genannte Steuersignal ebenfalls zugeführt wird und die nach dem Empfang desselben die Abgleicheinrichtungen (11 n, 12 n, 14 n) so ansteuert, daß diese den Bitleitungsabgleich vornehmen.
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