DE2300186C2 - MOS-Pufferschaltung und diese verwendendes MOS-Speichersystem - Google Patents

Description

Die Erfindung bezieht sich auf eine MOS- Puff erschaitung nach dem Oberbegriff des Patentanspruchs 1 und 5 und ein MOS-Speichersystem nach dem Oberbegriff des Patentanspruchs 8.

Damit Halbleiterspeichersysteme zuverlässig sind, müssen derartige Systeme im allgemeinen eine Anordnung enthalten, die die Auswahl von nur einem einzigen Speicherplatz oder einer Gruppe von Speicherplätzen auf eine Adressen- und Auswahlinformation hin garantiert. Es dürfte einzusehen sein, daß die Auswahlanordnung, die zu einer Vielfach-Adressenwahl oder Chipwahl innerhalb eines Halbleiterspeichersystems Anlaß geben kann, Daten an einem oder mehreren Speicherplätzen zerstören kann. Dies bedeutet, daß die Auswahl von mehr als einer Zelle innerhalb einer Speicherstelle zu einem Ausgangssignal in Form einer Spannung oder eines Stromes führen kann, der die Speicherleseschaltungen veranlaßt, den an dem adressierten Speicherplatz gespeicherten Informationsinhalt unrichtig auszuwerten.

Um die obigen Probleme zu vermeiden, ist bei einigen bekannten Systemen eine Anordnung vorgesehen, welche die Abgabe aufeinanderfolgender Adressensignale an den Speicher solange verzögert, bis eine ausreichend lange Zeit vergangen ist, so daß sämtliche Übergangssignale so weit abgeklungen sind, daß die Information an einem einzigen Speicherplatz genau angegeben wird. Der Hauptnachteil dieser Systeme besteht in den ihnen anhaftenden Verzögerungen und damit entsprechend in der Verlängerung der Speicherzugriffszeit.

Bei anderen bekannten Halbleitersystemen ist eine Anordnung außerhalb des jeweiligen Systems vorgesehen worden, um Paare von mit hohem Pegel auftretenden komplementären Adressensignalen und Chipauswahlsignalen durch die in dem System enthaltene Decodiervorrichtung zu erzeugen. Derartige Systeme sind jedoch nicht vollkommen, da die Verzögerungen zwischen irgendeinem dieser Signale und anderen Signalen dazu führen kann, daß mehr als eine Adresse oder mehr als ein Chip ausgewählt wird.

Bei noch anderen bekannten Halbleitersystemen ist eine Anordnung in Form taktgesteuerter Inverterschaltungen in dem Chip enthalten. Diese Inverterschaltungen bewirken dabei eine Invertierung der dem Chip mit

ίο hohem Pegel zugeführten Eingangsadressensignale, um die Paare der erforderlichen komplementären Signale mit hohem Pegel zu erzeugen. Diese Systeme sind jedoch ebenfalls nicht vollkommen, da nämlich jegliche in der Verzögeningszeit zwischen dem Eingangssignal und dessen Komplement auftretende Änderungen zu der Auswahl von mehr als einer Adresse führen können. Ferner kann diese Anordnung die Zeitspanne verlängern, während der das Eingangsadressensignal keine Zustandsänderung erfahren kann, um genügend Zeit für die Erzeugung der Komplementsignale bereitzustellen. Darüber hinaus erfordern diese Systeme Eingangssignale mit hohem Pegel, weshalb diese Systeme nicht unmittelbar mit Signalen kompatibel sind, die mit niedrigem Pegel auftreten und die von dem Speicher zugehörigen Datenverarbeitungs-Schaltungen abgegeben werden.

Auch hierbei können jegliche Änderungen in der Verzögerung zwischen den beiden Signalen zu einer unzuverlässigen Adressenauswahl und zu einer erheblichen Verlängerung der Zeitspanne führen, während der das Eingangsadressensignal keine Zustandsänderung vorzunehmen vermag.

Der Erfindung liegi demgemäß die Aufgabe zugrunde, eine verbesserte MOS-Pufferschaltung zu schaffen.

Gelöst wird die vorstehend aufgezeigte Aufgabe durch die im Patentanspruch 1 oder Patentanspruch 8 angegebenen Maßnahmen.

Jede Pufferschaltung enthält einen Eingangslogikteil, der an eine Eingangsklemme und an einem Treiberteil angeschlossen ist, welcher mit zwei Ausgangsleitungen verbunden ist. Die taktgesteuerten Eingangsgatterschaltungen des Eingangslogikteiles enthalten MOS-Einrichtungen, deren Breite-zu-Länge-Verhältnisse so gewählt bzw. festgelegt sind, daß ein mit niedrigem Pegel auftretendes Eingangsadressensignal abgetastet wird und daß anschließend selektiv eine Treiberschaltung eines Paares von MOS-Transistor-Treiberschaltungen freigegeben wird, die in dem Treiberteil enthalten sind. Die betreffende Treiberschaltung wird dabei gemäß dem abgetasteten Signal freigegeben. Während eines durch ein erstes Taktsignal festgelegten ersten bestimmten Intervalls eines Speicherzyklus werden insbesondere durch Vorladungsschaltungen ein Bootstrap-Kondensator, der mit der jeweiligen Treiberschaltung individuell verbunden ist, und die zugehörige parasitäre Kapazität oder Knotenkapazität auf einen bestimmten Spannungspegel aufgeladen. Hierdurch werden die beiden Treiberschaltungen der jeweiligen Pufferschaltung veranlaßt, bestimmte Spannungspegel an ihre beiden Ausgangsleitungen abzugeben. Die Ausgangssignale der Adressenpufferschaltungen werden als Eingangssignale den Decoderschaltungen zugeführt. Die bestimmten Pegel sind dabei so ausgewählt, daß die Operation der Decoderschaltung dadurch nicht beeinflußt wird, daß sie in einen bestimmten Zustand während des ersten Intervalls eingesetzt wird, um die ihren entsprechenden Auswahlleitungen zugehörigen Kapazitäten entsprechend dem-

selben Zustand aufzuladen.

Die Eingangsgatterschaltungen der jeweiligen Pufferschaltung sind so ausgelegt, daß sie den Zustand des Eingangsadressensignals während des ersten Intervalls abtasten und anschließend die Kapazitäten einer der Treiberschaltungen selektiv entladen, und zwar in Übereinstimmung mit einer solchen Abtastung auf ein zweites Taktsignal hin, durch das bestimmte Treibertransistoren in den nichtleitenden Zustand gesteuert werden.

Dies bewirkt seinerseits, daß nur die in Frage kommenden Treiberschaltungen leitend sind. Auf diese Weise wird lediglich eine Ausgangsleilung der beiden Ausgangsleitungen von dem bestimmten Spannungspegel auf einen anderen Spannungspegel gebracht, und zwar auf ein weiteres Taktsigna! hin, welches das zweite Taktsignal überlappt.

Auf das Auftreten des weiteren Taktsignals hin schaltet demgemäß nur eine der Treiberschaltungen der jeweiligen Pufferschaltungen ihre entsprechende Ausgangsleitung von dem bestimmten Spannungspegel auf einen anderen Spannungspegel entsprechend den Zuständen der Knotenkapazitälen um. Die durch die Pufferschaltungen hervorgerufene Änderung der Pegel veranlaßt sämtliche Decoderschaltungen mit Ausnahme der Decoderschaltung, deren Eingangsleitungen auf dem bestimmten Spannungspegel verbleiben, den Zustand ihrer entsprechenden Auswahlleitungen umzuschalten. Dadurch werden die diesen Leitungen zugehörigen Kapazitäten schnell entladen. Da die Decoderschaltungen die den Auswahlleitungen zugehörigen normalerweise größeren Kapazitäten während des ersten Intervalls aufladen, und da diese danach durch die Decoderschaltungen mit Ausnahme der einen ausgewählten Decoderschaltung schnell entladen werden, ist die Gesamtansprechzeit der Auswahlanordnung verbessert.

Es sei ferner darauf hingewiesen, daß die Anordnung gemäß der Erfindung vermeidet, daß Mehrfach-Auswahlsignale gegebenenfalls auftreten. Erreicht wird dies dadurch, daß die Pufferschaltungen jeweils so ausgelegt werden, daß beide Ausgangsleitungen auf einen bestimmten Spannungspegel vor dem Zeitpunkt umgeschaltet werden, zu dem die Auswahl stattfinden kann, und daß danach die Pufferschaltung veranlaßt wird, lediglich eine Ausgangsleitung auf einen anderen Spannungspegel zu führen, und zwar in Obereinstimmung mit dem abgetasteten Zustand ihrer entsprechenden Adressensignale auf ein gemeinsames Taktsignal hin.

Gemäß der bevorzugten Ausführungsform der Erfindung enthalten die Transistortreiberschaltungen jeweils zwei Feldeffekttransistoren, die in einer Gegentaktanordnung geschaltet sind. Der Bootstrap-Kondensator der jeweiligen Treiberschaltung, der zwischen der Gateelektrode und der Ausgangselektrode eines der beiden Treiberausgangstransistoren geschaltet ist, bewirkt eine Rückkopplung der Ausgangsspannung der Treiberschaltung zu ihrem entsprechenden Ausgangstransistor hin. Die Kondensatoren werden zunächst jeweils auf etwa den Pegel des gemeinsamen Taktsignals während des ersten Intervalls des jeweiligen Speicherzyklus geladen. Auf das Auftreten des gemeinsamen Taktsignals hin wird somit die einer ausgewählten Ausgangsleitung der Ausgangsleitungen über den leitenden Treibertransistor zugeführte Spannungsänderung über den Bootstrap-Kondensator zu der Gateelektrode zurückgekoppelt, wodurch der Treibertransistor veranlaßt wird, den Spannungspegel an seiner Gateelektrode im Verhältnis zu der Ladung auf dem Bootstrap-Kondensalor so weit zu erhöhen, bis der Schwellwert des Treibertransistors überschritten ist.
Durch die obige Anordnung wird ein Ausgangsspannungspegel erzeugt, der etwa dem des gemeinsamen Taktsignals ist, welches dem leitenden Treibertransislor zugeführt wird. Demgemäß werden die von der Pufferschaltung abgegebenen, mit hohem Pegel auftretenden Ausgangssignale nicht verringert, und zwar zufolge der miteinbezogenen Schwellwertspannungen der MOS-Transistoren. Ferner wird durch die betreffende Anordnung die Einschaltzeit des einen Transistors des Treiberteils herabgesetzt, der so angesteuert worden ist, daß er den Zustand seiner Ausgangsleitung umschaltet. Auf diese Weise wird die Geschwindigkeit der Pufferschaltung verbessert.

Ein weiteres Merkmai der Pufferschaltung besteht darin, daß diese eine geringe Verlustleistung aufweist.

Dies ergibt sich daraus, daß die Kapazitäten des Treiberteiles über einen einzelnen Gleichstromweg lediglich während des durch das erste Taktsignal festgelegten Zeitintervalls aufgeladen werden und daß eine Kapazität der betreffenden Kapazitäten selektiv in Übereinstimmung mit der Eingangsadresseninformation entladen wird. Durch den minimalen Leistungsbedarf kann somit gemäß der Erfindung eine größere Dichte der Zellen und zugehörigen Schaltungen auf dem Halbleiterchip realisiert werden.

Anhand von Zeichnungen wird die Erfindung nachstehend an Ausführungsbeispielen näher erläutert. F i g. 1 zeigt in einem Blockdiagramm ein MOS-HaIbleiterspeicherchip, welches eine Adressen- und Auswahlanordnung und eine Pufferschaltung gemäß der Erfindung verwendet,

F i g. la zeigt in näheren Einzelheiten die Pufferschaltung gemäß der Erfindung,

Fig. Ib zeigt in näheren Einzelheiten Inverterschaltungen, die für die Erzeugung von Taktsignalen verwendet werden, welche in Verbindung mit der Pufferschaltung gemäß F i g. la benutzt werden,

Fig.2 zeigt den Verlauf von Wellenzügen, anhand derer die Arbeitsweise der vorliegenden Erfindung in Verbindung mit F i g. 1 erläutert werden wird.

In F i g. 1 ist ein MOS-Halbleiterspeicherchip gezeigt, bei dem die vorliegende Erfindung angewandt ist Aus F i g. 1 ergibt sich dabei, daß sämtliche aktiven Einrichtungen in dem System durch Metalloxidhalbleiter-(MOS)-Feldeffekttransistoren oder -einrichtungen gebildet sind. Wie bekannt werden MOS-Einrichtungen auf einem einzelnen Siliziumsubstrat vom p-Typ oder vom η-Typ hergestellt wobei jede MOS-Einrichtung einen Gate, einen Senkebereich und einen Quellebereich aufweist Diese Bereiche werden nachstehend als Gate-Elektrode, Senkeelektrode bzw. Quelleelektrode bezeichnet werden. Für die Zwecke der vorliegenden Erfindung können die Quelle- und Senkeelektroden als einander vertauschbar angesehen werden.

Bei der dargestellten Ausfuhrungsform sind die MOS-Einrichtungen durch p-Kanal-Feldeffekttransistoren des Anreicherungstyps mit isoliertem Gatebereich gebildet Die MOS-Einrichtung des Anreicherungstyps ist hauptsächlich wegen der Herabsetzung der Leistung gewählt worden, da nämlich die Leitfähigkeit längs des Leitweges der betreffenden Einrichtungen in chrakteristischer Weise niedrig ist und da somit nur ein geringer Leckstrom zwischen dem Quellebereich und dem Senkebereich fließt wenn an der Gateelektrode und der

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Quelleelektrode die gleiche Spannung liegt.

Im Rahmen der vorliegenden Erfindung entspricht in dem System ein für eine binäre »1« bzw. eine binäre »0« kennzeichnender Spannungspegel einer Senkespeisespannung von — 15VoIt und einer Quellespeisespannung Kw von +5 Volt. Betrachtet man einmal kurz den Betrieb des p-Kanal-MOS-Transistors, so zeigt sich, daß die Majoritätsträger oder Löcher von der Quelleelektrode zu der Senkeelektrode fließen (das heißt, daß der Transistor einen Leitweg hoher Leitfähigkeit besitzt), wenn die der Gateelektrode der betreffenden MOS-Einrichtung zugeführte Spannung negativ in bezug auf die der Quelleelektrode zugeführte Spannung (das ist eine binäre »1«) ist. Ist im Unterschied dazu die der Gateelektrode der p-Kanal-MOS-Einrichtung zugeführte Spannung negativ in bezug auf die der Quelleeleklrode zugeführie Spannung, und zwar um einen Betrag, der geringer ist als die Schwellwertspannung der betreffenden Einrichtung (das ist die Spannung zwischen der Gateelektrode und der Quelleelektrode), so ist die betreffende Einrichtung im nichtleitenden Zustand, und zwar wie im Falle der Zuführung einer binären »0«. Wie auf dem vorliegenden Gebiet bekannt, entspricht die Schwellwertspannung normalerweise einer Spannung zwischen 1,5 und 2,5 Volt. Es dürfte einzusehen sein, daß diese Beschreibung auch für die Betriebsweise von n-Kanal-MOS-Einrichtungen bei Verwendung von Spannungen entgegengesetzter Polarität kennzeichnend ist.

Wie dargestellt, enthält das Speicherchip eine Vielzahl von drei MOS-Transistoren umfassenden Speicherzellen 10, die unter Bildung einer Speichermatrix in Zeilen und Spalten angeordnet sind. Bei der dargestellten Ausführungsform ist jede Zelle insbesondere eine sogenannte dynamische Speicherzelle, die, wie dargestellt, drei Transistoren enthält, nämlich einen Eingangstransistor, einen Ausgangstransistor und einen Speichertransistor. Der Eingangstransistor und der Ausgangstransistor der jeweiligen Zelle bewirkt eine Trennung des Speichertransistors von der Ziffern/Leseleitung oder Eingabe/Ausgabe-Sammelleitung, die mit den Eingangs-Ausgangsklemmen der Zellen der jeweiligen Zeile der Speichermatrix verbunden ist. Der Eingangstransistor oder »Schreibw-Transistor arbeitet in der Weise, daß er die Aufbringung einer Ladung auf die Gate-Substrat- oder Gate-Quelle-Kapazität (nachstehenü als Speicherknoten bezeichnet) des Speichertransistors während eines Schreibzyklus steuert. Der auch als »Lese«-Transistor bezeichnete Ausgangstransistor ist mit dem Speichertransistor in Reihe geschaltet, um die gespeicherte Ladung des Speicherknotens oder des parasitäten Kondensators des Speichertransistors während eines Lesezyklus zu lesen bzw. abzutasten.

Das Speicherchip 100 gemäß F i g. 1 enthält ferner eine Vielzahl von Adressendecoder-Auswahlschaltungen 20-1 bis 20-31 und eine Vielzahl von Spaltenadressen-Decoder-Auswahlschaltungen 30-1 bis 30-15, die gemeinsam auf Kombinationen von binären Adressensignalen hin jeweils einen bestimmten X-Leiter einer Vielzahl von X-Leitern und einen bestimmten y-Leiter einer X^elzahl von Y-Leitern auswählen. Dadurch wird diejenige Zelle der Vielzahl von Speicherzellen 10 festgelegt, in die eine Information einzuschreiben ist oder aus der eine Information auszulesen ist

Es dürfte aus der dargestellten Anordnung ersichtlich sein, daß die eigentliche Zellenauswahl dadurch bewirkt wird, daß Taktsignale abgegeben werden, die mit Φ 1, Φ 2 und Φ 3 bezeichnet sind. Diese Signale werden

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65 durch herkömmliche 3-Phasen-Taktschaltungen erzeugt, die außerhalb des Chips angeordnet sind. Das Taktsignal Φ 1 wird den Steuerelektroden der MOS-Transistoren 40-1 bis 40-31 zugeführt, wodurch diese Transistoren in den leitenden Zustand gesteuert werden. Dadurch wird die Kapazität CS der Eingangs/Ausgangs-Leitungen, die als Ziffern/Leseleitungen DIS1 bi"= D/532 bezeichnet sind, während dieses Intervalls auf einen bestimmten Wert vorgeladen. Während eines durch das Taktsignal Φ 2 festgelegten Intervalls veranlaßt die V-Adressendecoder-Auswahlschaltung 30 eine Transistorschaltung eines ausgewählten Paares von Transistorschaltungen 70-1 bis 70-16, eine Spannung an einen der Leiter 80-16 bis 80-166 abzugeben. Auf diese Weise wird festgelegt, aus welcher MOS-Speicherzelle der Speichermatrix der Inhalt an eine Lesepufferschallung 90 auszulesen ist und damit über eine gemeinsame Ziffern/Leseleilung 85 an eine Leseschaltung 92 abzugeben ist. Bezüglich der Schaltungen 90 und 92 kann angenommen werden, daß diese von herkömmlichem Aufbau sind.

Während eines durch das Taktsignal Φ 3 festgelegten Intervalls desselben Speicherzyklus veranlaßt die y-Adressendecoder-Auswahlschaltung 30 die andere Transistorschaltung des ausgewählten Paares von Transistorschaltungen 70-1 bis 70-J6, eine Spannung an einen der Leiter 80-la bis 80-166 abzugeben. Auf diese Weise wird diejenige MOS-Speicherzelle festgelegt, in die die von einer Dateneingangsleitung an die gemeinsame Ziffern/Leseleitung 85 abgegebene Information über eine Schreibschaltung 52 und eine Schreibpufferschaltung 50 einzuschreiben ist. Bezüglich der beiden Schaltungen 50 und 52 kann angenommen werden, daß sie von herkömmlichem Aufbau sind.

Wie aus Fig. 1 hervorgeht, erhalten die X-Adressendecoderschaltungen 20 und die V-Adressendecoderschaltungen 30 unterschiedliche Kombinationen jeweils zweier komplementärer Adressensignale von einer Vielzahl von Pufferschaltungen 100-1 bis 100-10, deren jede aus den in Fig. la dargestellten Schaltungen besteht. Die Pufferschaltungen 100-1 bis 100-5 erzeugen die Paare der mit hohem Pegel auftretenden komplementären Adressensignale A 0', A 0' bis A 4', A 4' gemäß dem Zustand der Bits niedriger Wertigkeit der die Adresse festlegenden Information AO bis A4, die entsprechenden Eingängen der betreffenden Schaltungen zugeführt wird. Die übrigen Paare der mit A 5', A 5' bis A 10', A 10' bezeichneten komplementären Adressensignale werden durch die Pufferschaltungen 100-6 bis 100-11 gemäß den Adressensignalen A 5 bis AlO erzeugt.

Die Pufferschaltungen 100-1 bis 100-11 erhalten ferner Taktsignale zugeführt, die mit Φ 1, Φ 1 und Φ 1* bezeichnet sind. Diese Signale werden durch in dem Block 110 erhaltene Taktschaltungen erzeugt, die in Fig. Ib näher dargestellt sind. Eine weitere Chipauswahlpufferschaltung 100-12 erhält neben den Taktsignalen Φ 1, Φ 1 und ΦΙ* noch ein Chipauswahleingangssignal CS zugeführt. Die Chipauswahlpufferschaltung 100-12 arbeitet in der Weise, daß sie zwei komplementäre Auswahlsignalpegel erzeugt die in Fi g. 1 als GS'und CS' bezeichnet sind. Diese Signalpegel werden in Obereinstimmung mit dem Zustand des Eingangssignals CS erzeugt Wie dargestellt werden diese Signale der Schreibschaltung 52 und der Leseschaltung 92 zugeführt um diesen Schaltungen zu ermöglichen, ihre entsprechenden Operationen während des jeweiligen Schreiboperationszyklus und Leseoperationszyklus aus-

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ίο

zuführen. Bevor die Auswahlanordnung und die Pufferschaltung näher beschrieben werden, sei zunächst auf Fig. Ib Bezug genommen. In dieser Figur sind die Schaltungen gezeigt, die in der Weise betrieben werden, daß die Taktsignale Φ 1 * und Φ 1 auf das Taktsignal Φ 1 erzeugt werden. Die Beziehung zwischen den beiden Taktsignalen ist so, daß die Taktsignale Φ 1* zeitlich das Taktsignal Φ1 überlappen. Diese Anordnung wird deshalb benutzt, um jegliche Möglichkeit des Auftretens eines laufenden Zustands zwischen den bestimmten Schaltungsteilen der Pufferschaltung 100 auszuschließen.

Taktschaltungen gemäß Fig. Ib

Aus Fig. Ib ergibt sich, daß die Taktschaltungen 110 zwei MOS-Transistoren 110-1 und 110-2 enthalten, die so geschaltet sind, daß sie als eine erste lnverterstule arbeiten. Wie dargestellt, enthalten die Taktschaltungen 100 ferner MOS-Transistoren 110-3,110-4 und 110-5, die in der dargestellten Weise geschaltet sind, um das Eingangssignal Φ 1* um eine bestimmte Zeitspanne zu verzögern. Der Wert einer Kapazität eines zwischen den Gateelektroden und Quelleelektroden der Transistoren 110-4 und 110-5 angeschlossenen Kondensators 110-8 ist insbesondere so gewählt, daß die gewünschte Anstiegszeit für das Taktsignal Φ 1 erzielt wird. Die Transistoren 110-4 und 110-5, die in einer sogenannten »Totempfah!«- oder Gegentaktanordnung mit dem MOS-Transistor 110-5 geschaltet sind, sind so ausgelegt, daß ihre Breite-zu-Länge-Verhältnisse zur Erzielung eines ausreichenden Treiberstromes für eine an eine Ausgangsleitung 110-6 angeschlossene hohe kapazitive Belastung ausgewählt sind. Bei der bevorzugten Ausführungsform sind für die Transistoren 110-3 bis 110-5 entsprechende Verhältnisse von 80/1 gewählt.

Aus Fig. Ib ergibt sich, daß der MOS-Transistor 110-2 normalerweise leitend ist, und zwar aufgrund der Tatsache, daß seine Senkeelektrode und seine Gateelektrode an einer Speisespannung VDD angeschlossen sind, und daß der Kondensator 110-8 über den Transistor 110-2 negativ aufgeladen ist. Demgemäß führt die Quelleelektrode des Transistors 110-2 einen negativen Spannungspegel, der um einen Schwellwertspannungsabfall unterhalb der Speisespannung VDD liegt. Bei Fehlen eines Eingangssignals an der Gateoder Steuerelektrode des Transistors 110-1 (das heißt Φ 1 ist eine binäre »0«), führen daher die Gateelektroden der Transistoren 110-4 und 110-5 eine Spannung, die negativer ist als die ihren Quelleelektroden zugeführte Spannung. Deshalb sind beide Transistoren 110-4 und 110-5 leiterfd. Außerdem sind während dieser Zeitspanne die Transistoren ί 10-1 und 110-3 nichtleitend. Daher führen die beiden Leitungen iiO-6 und ί Ι0-7 einen Spannungspegel, der kennzeichnend ist für eine binäre »1«. Wenn das Taktsignal Φ 1 von einer binären »0« auf eine binäre »1« umschaltet, werden die Transistoren 110-1 und 110-3 in den leitenden Zustand umgeschaltet, und auf der Leitung 110-7 tritt anstatt einer binären »1« eine durch einen positiven Spannungspegel VSS charakterisierte binäre »0« auf. Da die Umschaltung des Transistors 110-1 schnell erfolgt, tritt die Zustandsänderung des Ausgajigssignals Φ 1* schnell auf.

Wird die Leitung 110-7 in einen einer »0« entsprechenden Zustand gebracht, so werden die Steuerelektroden der Transistoren 110-4 und 110-5 derart angesteuert, daß die betreffenden Transistoren in einen nichtleitenden Zustand umgeschaltet werden. Aufgrund der Vorladung des Kondensators 110-8 auf eine negative Spannung erfolgt jedoch die Umschaltung der Transistoren 110-4 und 110-5 von einem leitenden Zustand in einen nichtleitenden Zustand verzögert. Die Verzögerung tritt innerhalb eines kurzen Zeitintervalls im Anschluß an die Umschaltung des Transistors 110-3 auf. Demgemäß wird die Leitung 110-6 aus einem binären »1 «-Zustand in einen binären »0«-Zustand gebracht, nachdem die Leitung 110-7 von einem binären »1 «-Zustand in einen binären »0«-Zustand umgeschaltet

ίο worden ist. Dies bedeutet, daß das Taktsignal Φ 1 von einem binären »1«-Zustand in einen binären »O«-Zustand umschaltet, nachdem das Taktsignal Φ 1* von einem binären »1 «-Zustand in einen binären »0«-Zustand umschaltet. Wenn das Taktsignal Φ 1 von einem binären »1 «-Zustand in einen binären »0«-Zustand umschaltet, werden die Transistoren des Blockes 110 in derselben, oben beschriebenen zeitlichen Folge in ihre Ausgangszustände zurückschaltet. Dies bedeutet, daß die Leitung 110-6 von einem binären »0«-Zustand in einen binären »1 «-Zustand gebracht wird, nachdem die Leitung 110-7 von einem binären »0«-Zustand in einen binären »1 «-Zustand umschaltet.

Pufferschaltung gemäß F i g. 1 a

Aus Fig. la geht hervor,daß die Pufferschaltung 100 gemäß der vorliegenden Erfindung einen Eingangslogikteil 101 und einen Treiberteil 102 enthält. Der Eingangslogikteil 101 enthält einen ersten und zweiten MOS-Transistor 101-7 bzw. 101-6. Diese Transistoren sind mit ihren Quelleelektroden gemeinsam an einer Senkeelektrode eines zu einer taktgesteuerten Stromquelle gehörenden Transistors 101-10 hoher Verstärkung angeschlossen. Wie dargestellt, ist der Transistor 101-10 mit seiner Quelleelektrode an einer Speisespannungsklemme VSSangeschlossen; er wird in dem Fall in

den leitenden Zustand gesteuert, daß das seiner

Steuerelektrode zugeführte Taktsignal Φ 1* von einer binären »0« zu einer binären »1« übergeht.

Die MOS-Transistoren 101-6 und 101-7 sind so angeordnet, daß sie in Übereinstimmung mit dem Zustand eines der Leitung 101-1 zugeführten Adresseneingangssignals in den leitenden Zustand geschaltet werden. Die Breite-zu-Länge-Verhältnisse (das ist die Gate-zu-Quelle-Abmessung gegenüber der Senke-zu-Quelle-Abmessung) der MOS-Transistoren 101-4 und 101-2 sind insbesondere so festgelegt, daß bei Auftreten des Eingangsadressen-Signals Λ0 als binäre »1« (z.B. mit einer Spannung von +3 Volt) die durch den Kondensator 101-5 dargestellte effektive Knotenkapazität (das ist die Gate-Substrat-Kapazität) des Transistors 101-6 negativ auf einen etwa einer binären »1« entsprechenden Pegel (das sind -15 Volt) von der Speisespannung VDD her aufgeladen wird, und zwar über einen Stromweg, der über die Senke- und Quelleelektroden eines Transistors 101-4 in dem Fall verläuft, daß das der Gateelektrode des betreffenden Transistors zugeführte Taktsignal Φ 1 als »1« auftritt Gemäß einer derartigen Verhältnis-Festlegung wird ferner die Knotenkapazität des Transistors 101-6 auf einen etwa einer binären »0« entsprechenden Pegel (das sind +5 Volt) entladen, und zwar von der Speisespannung VSS über einen Siromweg, der über die Senke- und Quelleelektrode des Transistors 101-2 in dem Fall verläuft, daß das Adressensignal A 0 eine binäre »0« ist (Zum Beispiel 0 Volt beträgt), und zwar ungeachtet des Leitendseins des Transistors 101-4. Zur Erzielung der vorstehenden Ergebnisse bei der bevorzugten AusführunKsform sind für die Transistoren 101-4 und 101-2

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Breite-zu-Länge-Verhältnisse von ζ. Β. 10/30 bzw. 200/10 gewählt worden. Es dürfte selbstverständlich einzusehen sein, daß diese Werte lediglich als beispielhafte Werte angegeben sind und daß damit keine Beschränkung der vorliegenden Erfindung verbunden sein soll.

Die Senkeelektroden der Transistoren 101-6 und 101-7 sind jeweils unmittelbar über den Transistor 101-8 bzw. 101-9 an der Speisespannungsklemme VDD angeschlossen. Die Quelleelektroden der Transistoren 101-8 und 101-9 sind, wie dargestellt, an den Ausgangsleitungen 101-12 bzw. 101-13 angeschlossen. Wenn das den Steuerelektroden der Transistoren 101-8 und 101-9 zugeführte Taktsignal Φ 1 als eine »1« auftritt, geben diese Transistoren einen Strom an die Leitungen 101-12 bzw. 101-13 ab, um die durch die Kondensatoren 102-16 bzw. 102-14 dargestellten effektiven Knotenkapazitäten der Treiberteil-Transistorpaare 102-2, 102-8, bzw. 102-6, 102-4 negativ aufzuladen. Darüber hinaus bewirken die Transistoren 101-8, 101-9 eine negative Aufladung der jeweiligen Bootstrap-Kondensatoren 102-7 und 102-3.

Es sei darauf hingewiesen, daß der hier benutzte Ausdruck »Aufladung« bedeutet, daß die Knotenkapazität oder Kondensatoren auf einen Spannungspegel aufgeladen werden, dessen maximaler Wert der Speisespannung VDD entspricht. Im Unterschied dazu bedeutet der Ausdruck »Entladung«, daß eine Knotenkapazität oder Kondensatoren auf einen Spannungspegel entladen werden, dessen maximaler Wert sich an die Speisespannung VSS annähert.

Wie aus Fig. la hervorgeht, besteht der Treiberteil 102 grundsätzlich aus zwei Treiberschallungen 102-1 und 102-5, deren jede in einer sogenannten »Totempfahi«- oder Gegentaktanordnung geschaltet ist. Die Treiberschaltung 102-1 enthält insbesondere in Reihe geschaltete MOS-Transistoren 102-2 und 102-4, sowie einen in der dargestellten Weise zwischen der Gateelektrode und der Quelleelektrode des Transistors 102-4 geschalteten Bootstrap-Kondensator 102-3. In entsprechender Weise enthält die Treiberschaltung 102-5 in Reihe geschaltete MOS-Transistoren 102-6 und 102-8 sowie einen zwischen der Gateelektrode und der Quelleelektrode des Transistors 102-2 in der dargestellten Weise geschalteten Bootstrap-Kondensator 102-7. Die oberen Transistoren 102-4 und 102-IS der Treiberschaltungspaare liegen in Reihe zu einer eine getaktete Speisespannung führenden Speisespannungsklemme W~\ und jeweils einer anderen Leitung der Leitungen 102-10 und 102-12. Die unteren MOS-Transistoren 102-2 und 102-6 der Treiberschaltungen sind zwischen der Spannungsklemme VSS und jeweils einer anderen Leitung der Leitungen ίΟ2-ίΟ und ίΟ2-ί2 in der dargestellten Weise geschaltet Die Gateelektroden der Transistoren 102-4 und 102-8 der Treiberschaltung 102-1 sind mit den Gateelektroden der Transistoren 102-6 und 102-2 der anderen Treiberschaltung 102-5 verbunden; die betreffenden Transistoren werden in den leitenden Zustand gebracht, wenn die Kondensatoren 102-14 und 102-16 negativ aufgeladen sind. Dies bewirkt, daß geeignete Ausgangssignale, die mit A 0' und AO' bezeichnet sind, an die Leitung 102-10 bzw. 102-12 abgegeben werden.

Die Breite-zu-Länge-Verhältnisse der Transistoren 102-4 und 102-8 sind so gewählt bzw. festgelegt worden, daß eine kurze Ansprechzeit erzielt wird, wenn einer dieser Transistoren den Zustand der Leitung 102-10 oder der Leitung 102-12 von einer binären »0« zu einer binären »1« umschaltet. Die Verhältnisse der Transistoren 102-2 und 102-1 sind ebenfalls so gewählt bzw. festgelegt, daß die Entladung der Leitungen 102-10 und 102-12 innerhalb einer genau bezeichneten Zeitspanne ermöglicht ist. Bei der bevorzugten Ausführungsform ist das Verhältnis für die beiden Transistoren 102-4 und 102-8 z. B. bei 8/1 gewählt worden, während das Verhältnis für die Transistoren 102-2 und 102-6 bei 2/1 gewählt worden ist.

Arbeitsweise der Pufferschaltung 100

Die Pufferschaltung 100 arbeitet generell in der Weise, daß sie die ihrer Eingangsklemme zugeführten, mit niedrigem Pegel auftretenden Adressensignale in Signale mit höherem Pegel umsetzt, der für die Steuerung der MOS-Transistoreinrichtungen geeignet ist, die in dem Speicherchip gemäß F i g. Ί enthalten sind. Während des durch das Taktsignal Φ 1 festgelegten Zeitintervalls (das heißt dann, wenn das Signal Φ 1 eine binäre »1« ist), bewirken die Vorladungs-MOS-Transistoren 101-8 und 101-9 durch das Signal Φ 1 die negative Aufladung der den Kondensatoren 102-16 bzw. 102-14 entsprechenden Knotenkapazität der Transistoren 102-2 und 102-6. Ferner werden während dieses Intervalls durch d<e betreffenden Transistoren die Bootstrap-Kondensatoren 102-3 und 102-7 negativ auf einen etwa einer binären »1« entsprechenden Pegel (das sind 12 Volt) aufgeladen. Dies entspricht der Differenz der den Leitungen 101-12 und 101-13 zugeführten Spannungspegel und der den Leitungen 102-10 und 102-12 zugeführten Spannungspegel.

Die auf den Leitungen 102-10 und 102-12 auftretenden Spannungspegel liegen in der Nähe der Spannung VSS. Dies bedeutet, daß in dem Fall, daß die Kondensatoren 102-16 und 102-14 jeweils hinreichend negativ aufgeladen sind, um die Schwellwertspannung der Transistoren 102-2, 102-4 und 102-6 und 102 8 zu überwinden, jeder Transistor in den leitenden Zustand umgeschaltet wird. Dies bewirkt, daß die Ausgangsleitungen 102-10 und 102-12 jeweils einen einer binären »0« entsprechenden Pegel (das ist die Spannung VSS) führen, da__nämlich während dieses Intervalls das Taktsignal Φ 1 in einen einer binären »0« entsprechenden Zustand für eine Zeitspanne zur Entladung der den Leitungen 102-10 und 102-11 zugehörigen Kapazitäten auf die Spannung VSS umschaltet. Obwohl die Transistoren 102-4 und 102-8 die Kapazitäten der Leitungen 102-10 und 102-11 innerhalb einer kurzen Zeitspanne während eines Anfangsteiles des durch das Taktsignal Φ 1 festgelegten Zeitintervajls_ aufladen können (das heißt dann, wenn das Signal Φ 1 eine »1« ist), reicht der übrige Teil dieses Zeitintervalls (das heißt dann, wenn das Taktsignal Φ ί eine »0« lsi) in der Dauer aus, um den Transistoren 102-2 und 102-6 zu ermöglichen, diese Kapazitäten auf die Spannung VSS zu entladen.

Der auf den Leitungen 102-10 und 102-12 auftretende Spannungspegel ist durch die Differenzen in den Kapazitätswerten der Bootstrap-Kondensatoren 102-3 und 102-7 und der Knotenkondensatoren 102-16 und 102-14 festgelegt, die den an die Leitungen 101-12 und 101-13 angelegten Spannungspegel von etwa -12 Volt (das heißt VDD abzüglich der Schwellwertspannungsabfälle der Transistoren 101-8 und 101-9) in Obereinstimmung mit ihren Verhältnissen aufteilen. Wie hier erläutert, ist der Kapazitätswert bezüglich des jeweiligen Bootstrap-Kondensators in bezug auf den Wert der Knotenkapazität so gewählt, daß der an die Leitungen

101-12 und 101-13 abgegebene Spannungspegel etwa — 7 Volt beträgt, was zu der zuvor erwähnten Differenz von -12 Volt führt

Während des durch das Taktsignal Φ 1 festgelegten Intervalls werden demgemäß die Knotenkondensatoren 102-14 und 102-16 auf eine negative Spannung aufgeladen, die in Übereinstimmung mit den Werten ihrer Kapazität gegeben ist und die in der Nähe des Wertes von —7 Volt liegt In entsprechender Weise wird der Knotenkondensator 101-5 gemäß dem Zustand des Eingangssignals A 0 etwa auf einen der Spannung VDD entsprechenden Wert einer negativen Spannung aufgeladen.

Am Ende des Taktsignals Φ 1 geht das Taktsignal Φ1* vom Zustand einer binären »0« auf einen Spannungspegel über, der kennzeichnend ist für eine binäre »1«. Zu diesem Zeitpunkt schaltet der Transistor 101-10 aus einem nichtleitenden Zustand in einen leitenden Zustand um. Der durch den Kondensator 101-5 aufgenommene Zustand des der Leitung 101-1 zugeführten Eingangssignals veranlaßt dann, daß ein bestimmter Transistor der Transistoren 101-6 und 101-7 aus einem nichtleitenden Zustand in einen leitenden Zustand umgeschaltet wird.

Betrachtet man die obigen Verhältnisse näher, so zeigt sich, daß dann, wenn das Eingangssignal A 0 eine binäre »1« ist (das heißt mit einer Spannung von +3 Volt auftritt), der Transistor 101-2 im nichtleitenden Zustand gehalten wird. Dies ermöglicht die negative Aufladung des Knotenkondensators 101-5 durch den Transistor 101-4 auf eine »1«. Deshalb wird der Transistor 101-6 leitend, während der Transistor 101-7 im nichtleitenden Zustand verbleibt, wenn der Transistor 101-10 durch das Signal Φ 1* in den leitenden Zustand umgeschaltet wird. Während des Intervalls, währenddessen das Signal Φ 1* eine »1« ist, schaffen die Transistoren 101-6 und 110-10 somit einen Stromweg für die Entladung des Knotenkondensators 102-16 und des Bootstrap-Kondensators 102-7 von einer »1« auf eine binäre »0« (das ist die Spannung VSS). Gleichzeitig bleiben der Knolenkondensator 102-14 und der Bootstrap-Kondensator 102-3 geladen, und zwar zufolge der Tatsache, daß der Transistor 101-7 im nichtleitenden Zustand gehalten wird. Sobald die Kondensatoren 102-16 und 102-7 auf einen unterhalb der Schwellwertspannungen der Transistoren 102-2 und 102-8 liegenden Spannungspegel sich entladen, schalten diese Transistoren vom leitenden Zustand in den nichtleitenden Zustand um. Die Ausgangsleitungen 102-10 und 102-12 verbleiben jedoch in einem binären »0«-Zustand (das heißt bei der Spannung VSS), und zwar aufgrund des Leitendseins der Transistoren 102-4 und 102-6, da die Taktsignalspannung Φ1 einen normalerweise einer binären »0« entsprechenden Wert besitzt.

Ist im Unterschied zu dem zuvor betrachteten Fall das Eingangssignal A 0 eine binäre »0« (das sind 0 Volt), so wird der Knotenkondensator 101-5 auf eine binäre »0« entladen, und zwar durch den Stromquellen-Transistor 101-2. Dadurch wird der Transistor 101-6 in den nichtleitenden Zustand gesteuert, und der Transistor 101-7 wird in den leitenden Zustand gesteuert, wenn der Transistor 101-10 durch das Signal Φ 1* eingeschaltet wird. Demgemäß werden der Knotenkondensator 102-14 und der Kondensator 102-3 von einer binären »1«· auf eine binäre »0« über die leitenden Transistoren 101-7 und 101-10 entladen, während der Knotenkondensator 102-14 und der Kondensator 102-7 negativ geladen bleiben, da der Transistor 101 -6 im nichtleitenden Zustand gehalten wird. Demgemäß schalten die Transistoren 102-4 und 102-6 vom leitenden Zustand in einen nichtleitenden Zustand um.

In einem bestimmten Zeitintervall im Anschluß an die Umschaltung des Taktsignals <p. 1* in einen binären »1 «-Zustand wird das Taktsignal Φ 1 von einem »0«- in einen binären »1 «-Zustand gebracht Dadurch wird der den Senkeelektroden der Treibertransistoren 102-4 und

ίο 102-8 zugeführte Spannungspegel von dem Wert der positiven Spannung KSS auf den Wert des negativen Spannungspegels KDDumgeschaltet.

Der Zustand der Knotenkondensatoren 102-16 und 102-14 legt fest welches der Treiber-Transistorpaare im leitenden Zustand zu verbleiben hat und welche Leitung der Leitungen 102-10 und 102-12 eine Zustandsumschaltung erfährt. Wenn das Eingangsadressensignal A 0 z. B. eine binäre »1« ist, zeigt sich, daß der negativ geladene Knotenkondensator 102-14 und der Kondensator 102-3 lediglich die Transistoren 102-4 und 102-6 im leitenden Zustand belassen, wodurch die Leitung 102-10 aus einem binären »0«-Zustand (das ist die Spannung VSS) in einen binären »1 «-Zustand (das ist die Spannung VDD) umschultet, wenn das Signal Φ1 in einen »1 «-Zustand umschaltet. Ist demgegenüber das Eingangsadresser -ignal Λ 0 in einem binären »0«-Zustand, so zeigt sich, daß der Knotenkondensator 102-16 und der Kondensator 102-7 negativ geladen bleiben. Dies bewirkt, daß lediglich die Transistoren 102-2 und 102-8 leitend bleiben, und daß die Leitung 102-12 von dem

binären »0«-Zustand ir den binären »1 «-Zustand

umschaltet, wenn das Signal Φ 1 in einen »1«-Zustand umschaltet.
Während der Zustandsumschaltung bei einer Leitung

der Leitungen 102-10 und 102-12 in Übereinstimmung mit dem Zustand des Eingangsadressensignals A 0 sind die Bootstrap-Kondensaloren 102-3 und 102-7 so ausgelegt, daß die Schaltgeschwindigkeit der Treibertransistoren 102-4 und 102-? verbessert ist, wenn das Taktsignal Φ 1 in einen binären »1«-Zustand gebracht wird. Die Kondensatoren 102-3 und 102-7 bewirken, näher betrachtet, eine »Rückkopplung« des Spannungspegels, auf den sie zuvor aufgeladen worden sind, als das Taktsignal Φ 1 von einem binären »0«-Zustand in einen binären »1 «-Zustand gebracht worden ist, zu der Gateelektrode ihrer entsprechenden Ausgangstransistoren 102-4 und 102-8. Geht demgemäß die der Leitung 102-10 oder Leitung 102-12 zugeführte Ausgangsspannung von dem Wert der positiven Spannung VSS auf den Wert einer negativen Spannung über, der dem Signal Φ 1 entspricht, so wird diese Spannungspegeländerung über die Kondensatoren zu der Gateelektrode zurückgekoppelt. Demzufolge wird die Gate-Steuerelektrode des leitenden Treibertransistors der Treibertransistoren 102-4 und 102-8 noch negativer, wodurch das Leitendsein dieses Transistors derart verstärkt wird, daß die an die entsprechende Leitung der Leitungen 102-10 und 102-12 abgegebenen resultierenden Ausgangspegel_nahe des Spannungspegels liegen, der dem Taktsignal Φ 1 entspricht (das sind - 10 Volt).

Würden die Bootstrap-Kondensatoren nicht verwendet werden, so könnten die an die Leitungen 102-10 und 102-12 abgegebenen Ausgangsspannungspegel einen negativen Wert des Pegels des Taktsignals Φ1 zuzüglich des Schwellwertspannungsabfalls der Ausgangstransistoren 102-4 und 102-8 erreichen. Hierdurch werden die einer Leitung der Leitungen 102-10 und 102-12 zugeführten negativen Spannungspegel auf

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einen Wert gebracht, der um einen Schwellwertspannungsabfall unterhalb demWert des Spannungspegels des Taktsignals Φ 1 HegL

Da die Treiberschaltungen den Kapazitäten der Kondensatoren 102-14 und 102-16 entsprechende Werte an effektiver Elektrodenkapazität besitzen, sind die Werte für die Bootstrap-Kondensatoren 102-3 und 102-7 so gewählt, daß die Ladungsverteilung auf diesen Kondensatoren zu der gewünschten Spannungszunahme an den Gateelektroden der Transistoren 102-4 und 102-8 führt Es sei bemerkt, daß die Wahl empirisch oder mathematisch berechnet vorgenommen werden kann, wenn die übrigen Werte innerhalb der Schaltung bekannt sind. Es dürfte ersichilich sein, daß dann, wenn die Werte der Knotenkondensatoren und der Bootstrap-Kondensatoren gleich sind, die Ladung zwischen diesen beiden Kondensatorarten gleichmäßig verteilt sein wird. Änderungen in diesen Werten können vorgenommen werden, um die gewünschte Spannungsverteilung zu wählen und um eine Ausgangsspannung abzugeben, die gleich der des Taktsignals Φ 1 ist. Bei der bevorzugten Ausführungsform besitzen die Kondensatoren 102-3 und 102-7 gemäß Fig. la etwa dieselben Kapazitätswerte.

Im Hinblick auf den Aufbau der Pufferschaltung 100 2-5 gemäß der Erfindung sei bemerkt, daß die Bootstrap-Kondensatoren zu der gleichen Zeit gebildet werden können, zu der die MOS-Transistoren gebildet werden. Wird z. B. die Steuerelektrode für den MOS-Transistor gebildet, so kann der zur Bildung der Steuerelektrode benutzte Metallbereich hinsichtlich des Ausmaßes vergrößert werden und als eine Seite einer kapazitiven Platte verwendet werden. In entsprechender Weise wird der Aufbau der Quelleelektrode des MOS-Transislors hinsichtlich seines Ausmaßes vergrößert und als die andere Platte des Kondensators verwendet. Damit werden diese Kondensatoren zu einem integralen Bestandteil der Steuer- und Quelleelektrodenaufbauten. Selbstverständlich können aber auch andere bekannte Verfahren zur Integrierung des Kondensators in den Aufbau der MOS-Transistoren mit zufriedenstellenden Ergebnissen angewandt werden.

Systembetrieb

Im folgenden wird die Arbeitsweise der Adressen- und Auswahlanordnung und der Pufferschaltungen gemäß der vorliegenden Erfindung in dem Speicherchip gemäß F i g. 1 unter Bezugnahme auf die F i g. 1 a, 1 b und 2 erläutert. Dabei sei z. B. angenommen, daß die Speicherzelle, deren Speicherplatz durch die Leitungen so XO und YO festgelegt ist, durch die Kombination von Adressensignalen Λ 0 bis Λ 10 ausgewählt worden ist, um ihren Inhalt auszulesen und einen neuen Inhalt in die betreffende Zelle während eines Schreiboperationszyklus einzuschreiben. Da die speziellen Operationen bezüglich des Lesens einer Information aus dem Speicher und des Einschreibens einer Information in den Speicher nichts mit der vorliegenden Erfindung zu tun hat, werden derartige Operationen nur in dem für ein vollständiges Verständnis und für eine Würdigung der faO Vorteile der vorliegenden Erfindung erforderlichen Ausmaß beschrieben werden.

Aus F i g. 2 ergibt sich, daß während jedes Speicherzyklus drei Taktsignale Φ 1, Φ 2 und Φ 3 auftreten, die die Zeitspanne festlegen, während der gewisse Opera- b5 tionen während des Speicherzyklus auszuführen sind. So werden insbesondere während des durch das Taktsignal, d. h. durch das Taktsignal Φ 1 festgelegten Intervalls die Knotenkondensatoren 102-16 und 102-14 sowie die Bootstrap-Kondensatoren 102-3 und 102-7 jeder Pufferschaltung gemäß F i g. 1 auf eine negative Spannung aufgeladen, wodurch sämtliche Treibertransistoren in den leitenden Zustand umgeschaltet werden. Dies führt dazu, daß die Ausgangssignale A 0', A 0' bis A 10', A 10' und CS, CS gemäß F i g. 1 entsprechend der Spannung VSS(+ 5 Volt) in einen binären »0«-Zustand umgeschaltet werden. Gleichzeitig wird der dem Kondensator 101-5 entsprechende Speicherknotenkondensator der jeweiligen Pufferschaltung bedingt geladen, und zwar gemäß dem Zustand des mit niedrigem Pegel auftretenden Eingangssignals.

Während des Zeitintervalls Φ 1 wird die Kapazität der Leitungen, die jeweils an den Eingangsklemmen der X- und F-Decoderschaltungen der Pufferschaltungen 100-1 bis 100-11 angeschlossen sind, etwa auf die Spannung VSS entladen. Ferner werden während dieses Intervalls die den Auswahlleitungen XO bis ΛΓ31 und den Leitungen YO bis 715 jeweils zugehörigen, durch die Kondensatoren Cx bzw. Cy dargestellten Kapazitäten auf eine für eine binäre »1« kennzeichnende negative Spannung aufgeladen. Dabei sind insbesondere dann, wenn die Adressensignale A 0', A 0' bis A 10', A 10' jeweils eine binäre »0« sind, die Eingangstransistoren der X- und V-Adressendecoderschaltungen 20 und 30 jeweils im nichtleitenden Zustand. Wenn demgemäß das Taktsignal Φ 1 in einen »1 «-Zustand gebracht wird, werden der Ausgangstransistor (z. B. der Transistor 20-lß)jeder X-Decoderschaltung und die Ausgangstransistoren (z. B. die Transistoren 30-lg- und 30-1/? jeder Y-Decoderschaltung veranlaßt, ihre den Kondensatoren 2O-I/7, 30-1Λ, Cx bzw. Cy entsprechenden Knoten- und Leitungskapazitäten jeweils auf eine »1« aufzuladen. Die Y- Decoderschaltungen bewirken ferner eine Aufladung der den Kondensatoren Ci und C2 ihrer betreffenden Schaltungen 70-1 bis 70-15 entsprechenden Bootstrap-Kondensatoren auf eine binäre »1«. Außerdem wird die durch den Kondensator Cs in F i g. 1 dargestellte Ziffern/Leseleitungskapazität der Leitungen D/51 bis D/531 über einen entsprechenden Transistor der Transistoren 40-1 bis 40-31 während des durch das Taktsignal Φ1 festgelegten Intervalls vorgeladen.

Aus Fig.2 ergibt sich, daß unmittelbar im Anschluß an die Beendigung des Taktsignal Φ 1 (das heißt dann, wenn das Taktsignal Φ1 von einem binären »1 «-Zustand in einen binären »O«-Zustand übergeführt wird), das Taktsignal Φ 1* in einen binären »1 «-Zustand gebracht wird. Hierdurch werden die Pufferschaltungen 100-1 bis 100-10 gemäß dem zuvor abgetasteten bzw. aufgenommenen Zustand entsprechender Adressensignale A 0 bis A 10 und gemäß dem Auswahlsignal CS veranlaßt, selektiv eine der Knotenkapazitäten 102-14 und 102-16 und entsprechende Bootstrap-Kondensatoren 102-3 und 102-7 zu entladen. Wenn der Eingangslogikteil 101 jeder Pufferschaltung 100 die vorgeladenen Knoten- und Bootstrap-Kondensatoren in Übereinstimmung mit dem abgetasteten Zustand der zugeführten Eingangsadressen- und Auswahlsignale entladen hat, wird ein in Frage kommender Transistor der Treibertransistoren innerhalb des jeweiligen Transistorpaares in den nichtleitenden Zustand gebracht sein. Der nichtschraffierte Bereich des in Fig. 2 dargestellten Adressensignals A 0 zeigt die Zeitperiode an, während der das der Pufferschaltung 100 zugeführte Eingangssignal benötigt wird, um für eine richtige Abtastung und Entladung der Knoten- und Bootstrap-Kondensatoren

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durch den Eingangslogikteil 101 im selben Zustand zu verbleiben.

Wie aus Fig.2 ersichtlich ist, wird nach einer bestimmten Verzögerungszeit, die für die Entladung des Pufferschaltungskondensators ausreicht, das Taktsignal Φ 1 sodann von einem binären »O«-Zustand in einen binären »1 «-Zustand gebracht Dieses Taktsignal wird den oberen Transistoren (das sind die Transistoren 102-4 und 102-8) des Treiberteiles der jeweiligen Pufferschaltung 100 zu genau derselben Zeit zugeführt. Demgemäß wird nur eine Leitung der Leitungen von den Pufferschaltungen 100 von einem binären »0«-Zustand in einen binären »!«-Zustand gebracht, indem ein Transistor der oberen Transistoren des Transistorpaares 102-5 und 102-1 leitend gesteuert wird. Dabei erfolgt eine solche Auswahl, daß der betreffende Transistor in Übereinstimmung mit der Abtastung des zugeführten Eingangssignals leitet. Die andere Leitung der jeweiligen Pufferschaltung verbleibt in einem binären »0«-Zustand.

Da bei diesem in F i g. 2 dargestellten Beispiel das mit dem niedrigen Pegel auftretende Eingangsadressensignal A 0 eine binäre »0« ist (das heißt mit 0 Volt auftritt), bewirkt die Pufferschaltung 100-1, daß das mit hohem Pegel auftretende Ausgangsadressensignal A 0' von einer »0« auf eine »1« umschaltet und daß das mit hohem Pegel auftretende Ausgangssignal A 0' bei »0« verbleibt. Damit dürfte ersichtlich sein, daß die Pufferschaltung 100-1 das für eine »0« kennzeichnende, mit niedrigem Pegel auftretende Eingangssignal in zwei, mit hohem Pegel auftretende Ausgangssignale von — 10 Volt und + 5 Volt umsetzt, wobei diese Spannungswerte kennzeichnend sind für eine binäre »1« bzw. »0«. Es dürfte selbstverständlich einzusehen sein, daß durch Festlegung der Bezeichnungen A 0' und A 0' in einer entgegengesetzten Weise die Pufferschaltung 100-1 als eine Schaltung betrachtet werden kann, die Eingangsspannungspegel von 0 Volt bzw. 3 Volt in Spannungspegel von — 10 Volt bzw. + 5 Volt umsetzt.

Auf das Auftreten der negativen Signalflanke des Taktsignals Φ 1 geben die Adressenpuffärschaltungen 100 die resultierenden unterschiedlichen Kombinationen der mit hohem Pegel paarweise auftretenden komplementären Adressensignale an die X-Adressendecoderschaltungen 20 und an die V-Adressendecoderschaltungen 30 ab. Diese Signale ermöglichen dabei nur den »ausgewählten« Zeilen- und Spaltendecodergattern, entsprechend den Gattern 20-1 und 30-1 bei dem Beispiel, eine für eine binäre »1« kennzeichnende Spannung an die Leitungen XO und YO abzugeben. Alle übrigen Zeilen- und Spaltendecoderschaltungen werden veranlaßt, ihre entsprechenden Auswahlleitungen von einem binären »1 «-Zustand in einen binären »0«-Zustand umzuschalten.

Betrachtet man die obigen Verhältnisse genauer, so zeigt sich, daß dann, wenn irgendein Adressensignal der Adressensignale gemäß Fig. 1, wie z. B. das Adressensignal AO' in einen binären »1 «-Zustand durch seine zugehörige Pufferschaltung gebracht wird, die zur Aufnahme des Signals entsprechend geschalteten Eingangstransistoren der X- und ?-Decoderschaltungen 20 und 30 in den leitenden Zustand geschaltet werden, wodurch eine schnelle Entladung der Kapazitäten Cx und Xy der jeweiligen Decoderauswahlleitung auf einen binären »0«-Zustand erfolgt. Bei diesem Beispiel werden sämtliche Auswahlleitungen mit Ausnahme der Leitungen XO und FO in einen binären »O«-Zustand gebracht. Dadurch werden wiederum entsprechende Transistoren der Transistoren 60-1 bis 60-31 und der Transistorschaltungen 70-1 bis 70-15 in den nichtleitenden Zustand gebracht Diejenigen »ausgewählten« Decoderschaltungen, deren Eingangsadrebsensignale jeweils eine binäre »0« sind (das sind die Schaltungen 20-1 und 30-1) verbleiben jedoch im nichtleitenden Zustand, wodurch die beiden Leitungen XO und YO jeweils in einem binären »1«-Zustand gehalten werden. Demgemäß werden der Transistor

ίο 60-1 und die Transistorschaltung 70-1 leitend gemacht. Diese Anordnung verbessert das Gesamtverhalten der Auswahlanordnung, und zwar insofern, als die Pufferschaltungen 100-1 bis 100-11 die »ausgewählten« Leitungen in ihrem ursprünglich geladenen Zustand halten und die übrigen nichtausgewählten Leitungen auf einen nichtausgewählten Zustand schnell entladen (das heißt auf eine binäre »0«). Da angenommen ist, daß das Chip gemäß F i g. 1 ausgewählt worden ist, um eine Schreiboperation auszuführen, arbeitet die Chipauswahlpufferschaltung 100-12 außerdem in der Weise, daß sie lediglich eine Ausgangsleitung ihrer Ausgangsleitungen von einem binären »0«-Zustand in einen binären »1 «-Zustand umschaltet, und zwar in Übereinstimmung mit dem Zustand des Auswahlsignals CS, so daß die Schreibschaltung 52 und die Leseschaltung 92 für den Betrieb freigegeben sind.

Aus F i g. 2 ergibt sich, daß die Speicherzelle 10, die an der Schnittstelle einer ausgewählten Zeilenleitung und Spaltenleitung liegt, durch die Abgabe der Taktsignale Φ 2 u.id Φ 3 bestimmt ist. Dies bewirkt, daß der Inhalt der Zelle ausgelesen und anschließend während des Leseoperationszyklus wieder eingespeichert wird. Der Lesetransistor R der ausgewählten Zelle wird, mit wenigen Worten gesagt, auf die Abgabe des Taktsignals Φ 2 hin über einen Transistor der Transistoren der Schaltung 70-1 an die Sammelleitung SO-ib veranlaßt, an die Leitung D/51 ein für den Bitinhalt der betreffenden Zelle kennzeichnendes Signal abzugeben. Dieses Signal wird dann über den Transistor 60-1 an die

■to Leitung 85 und sodann an den Eingang der Lesepufferschaltur.g 90 abgegeben. Die Lesepufferschaltung bzw. der Lesepuffer 90 gibt das Signal an die Leseschaltung 92 ab, d^;e dann in der Weise arbeiten kann, daß sie das Signal in einer herkömmlichen Weise invertiert und über eine Datenausgangsleitung an eine Auswerteeinrichtung abgibt. Während desselben Zyklus wird das der Dateneingangsleitung zugeführte Eingangssignal der DIS 1-Leitung zugeführt, und zwar über die Schreibschaltung 52 und die Schreibpufferschaltung 50 während des durch das Taktsignal Φ 3 festgelegten Intervalls. Dies dient dazu, das betreffende Signal in die ausgewählte Zelle 10 einzuschreiben, wenn der Schreibtransistor W der betreffenden Zelle durch das Taktsignal Φ 3 eingeschaltet wird.

Aus Vorstehendem dürfte ersichtlich sein, daß sämtliche Pufferschaltungen auf das Auftreten bzw. die Einleitung einer Zustandsänderung in einem bestimmten Ausgangssignal ihrer Ausgangssignale gleichzeitig ansprechen. Deshalb treten sämtliche Zustandsänderungen in den Adressensignnlen zu genau demselben 2!eitpunkt unter der Steuerung eines einzigen Taktsignals auf. Da im Falle jeder Pufferschaltung nur bezüglich eines Ausgangssignals eine Zustandsumschaltung auftritt, ist hierdurch im übrigen jede Möglichkeit aufgehoben, daß eine unterschiedliche Verzögerung zwischen dem Auftreten der Ausgangssignale in der jeweiligen Pufferschaltung vorhanden ist. Ferner ist eine Mehrfachauswahl verhindert.

Es dürfte ferner einzusehen sein, daß die Verwendung von Taktsignalen bei der Verarbeitung von Adressensignalen durch die Pufferschaltungen die Verlustleistung der Schaltungen auf einen minimalen Wert herabsenkt, und war mit Rücksicht darauf, daß die Treiberschaltungen 102-1 und 102-5 jeweils nur während des durch das Taktsignal Φ1 festgelegten Zeitintervalls Leistung verbrauchen. Dies bedeutet, daß lediglich während des Vorhandenseins des Taktsignals Φ 1 von der Speisespannungsquelle VDD ein Strom durch die Transistoren der Pufferschaltungen abgegeben wird. Demgemäß verbrauchen die Pufferschaitungen weniger Leistung, wodurch ihre Anwendung in dem Halbleiterspeichersystem verbessert ist

Abschließend sei bemerkt, daß es für auf dem vorliegenden Gebiet Bewanderte ersichtlich sein dürfte, daß eine Vielzahl von Änderungen bei der dargestellten Ausführungsform vorgenommen werden kann, ohne daß vom Erfindungsgedanken abgewichen wird. So sind zwar bestimmte Typen von MOS-Transistoren und Konfigurationen angegeben worden. Es sei jedoch bemerkt, daß auch andere Typen von MOS-Transistoren und Speisespannungen verwende' werden können. Außerdem können andere Spannungen zur Darstellung binärer »1«- und »0«-Zustände für die mit niedrigem Pegel auftretenden Eingangssignale und für die mit hohem Pegel auftretenden Ausgangssignale festgelegt werden.

Hierzu 2 Blatt Zeichnungen

Claims (12)

Patentansprüche:

1. MOS-Pufferschaltung mit einer Eingangsklemnie, einer ersten Ausgangsklemme und einer zweiten Ausgangsklemme, dadurch gekennzeichnet, daß an der Eingangsklemme (A 0) eine Eingangsverknüpfungseinrichtung (101) zur Aufnahme eines mit niedrigem Pegel auftretenden Signals

angeschlossen ist, \o

daß mit den beiden Ausgangsklemmen (A 0', A 0') und der Eingangsverknüpfungseinrichtung(lOl) eine Ausgangstreibereinrichtung (102) verbunden ist,

daß mit der Eingangsverknüpfungseinrichtung (101) und der Ausgangstreibereinrichtung (102) eine Schaltungseinrichtung (110) verbunden ist, die in der Weise betrieben ist, daß sie ein erstes Taktsignal (Φ 1) an die Eingangsverknüpfungseinrichtung (101) für eine Abtastung und Speicherung eines für den Zustand des Eingangssignals kennzeichnenden Signals und für die Umschaltung der Ausgangstreibereinrichtung (102) abgibt, die mit hohem Pegel auftretende Spannungssignale eines ersten bestimmten Zustands an die beiden Ausgangsklemmen (A 0', AQ') während der Dauer des ersten Taktsignals (Φ 1) abgibt, daß die Schaltungseinrichtung (110) ferner so betrieben ist, daß sie ein weiteres Taktsignal (Φ 1*) an die Eingangsverknüpfungseinrichtung (101) abgibt, die auf das betreffende Taktsignal hin die Ausgangstreibereinrichtung (102) in Obereinstimmung mit dem gespeicherten Signal und einem ihr zugeführten Eingangssignal veranlaßt festzulegen, an welcher der Ausgangsklemmen (A 0', A 0') eine Umschaltung von dem genannten ersten bestimmten Zustand in einen zweiten bestimmten Zustand erfolgt, und

daß die Schaltungseinrichtung (110) ferner so betrieben ist, daß sie ein zusätzliches Taktsignal (5Π) an die Ausgangstreibereinrichtung (102) abgibt, die daraufhin die genannte eine Ausgangsklemme (z. B. A 0') in den zweiten bestimmten Zustand umzuschalten vermag.

2. MOS-Pufferschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Eingangsverknüpfungseinrichtung (101) eine erste Feldeffekttransistoreinrichtung (101-7,101-9) und eine zweite Feldeffekttransistoreinrichtung (101-6, 101-8) enthält, die jeweils durch das mit niedrigem Pegel auftretende Eingangssignal bzw. durch dessen invertierte Form und durch das genannte erste Taktsignal (Φ 1) steuerbar sind,

daß die Ausgangstreibereinrichtung (102) zwei nach Art einer Kippschaltung über Kreuz miteinander gekoppelte Feldeffekttransistoren (102-6, 102-2) enthält, die über in den Rückkoppelungskreisen liegende Kondensatoren (102-7, 102-3) miteinander verbunden sind, und

daß die zu der Ausgangstreibereinrichtung (102) gehörenden Feldeffekttransistoren (102-6,102-2) mit ihren Steuerelektrodcn mit der Eingangsverknüpfungseinrichtung (101) und mit ihren Ausgangselektroden mit den Ausgangsklemmen (ÄW, A 0') verbunden sind.

3. MOS-Pufferschaltung nach Anspruch 2, dadurch gekennzeichnet, daß den Kondensatoren jeweils die gate-drain bzw. gate-source-Strecke eines weiteren Feldeffekttransistors (102-8,102-4) parallel liegt, der an seiner source- bzw. drain-Elektrode das genannte

zusätzliche Taktsignal (Φ 1) zugeführt erhält

4. MOS-Pufferschaltung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die beiden Feldeffekttransistoreinrichtungen (101-7, 101-9; 101-6, 101-8) der Eingangsverknüpfungseinrichtung (101) über einen zusätzlichen Feldeffekttransistor (101-10) an einer Versorgungsspannungsquelle (Vss) auf Ansteuerung dieses zusätzlichen Feldeffekttransistors (101-10) durch das genannte weitere Taktsigna! (Φ 1*) anschaltbar sind.

5. MOS-Pufferschaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die genannte Schaltungseinrichtung (110) eine Feldeffekttransistorschaltung (110-1,110-2) enthält, der das genannte erste Taktsignal (Φ t) zuführbar ist und von der das genannte weitere Taktsignal (Φ1) zuführbar ist und von der das genannte weitere Taktsignal (Φ 1*) .ausgangsseitig direkt abnehmbar ist, und daß an die betreffende Feldeffekttransistorschaltung (110-1,110-2) eine weitere Feldeffekttransistorschaltung (110-3, 110-4, 110-5) zusammen mit einem Kondensator (110-8) angeschlossen ist und an einem Ausgang (110-6) das genannte zusätzliche Taktsignal (Φ~ϊ) abzugeben vermag.

6. MOS-Pufferschaltung nach Anspruch 5, dadurch gekennzeichnet, daß die genannte zusätzliche Feldeffekttransistorschaltung (110-3, 110-4, 110-5) zwei Feldeffekttransistoren (110-3, 110-4) enthält, die mit ihren source-drain-Strecken zueinander in Reihe liegen und mit dem genannten Ausgang (110-6) verbunden sind,

daß die gate-Elektrode des einen Feldeffekttransistors (110-3) mit dem das genannte erste Taktsignal (Φ 1) aufnehmenden Eingang und die gate-Elektrode des anderen Feldeffekttransistors (110-4) mit dem Ausgang der erstgenannten Feldeffekttransistorschaltung (110-1, 110-2) verbunden sind, und
daß der Kondensator (110-8) zwischen dem Ausgang der erstgenannten Feldeffekttransistorschaltung (110-1, 110-2) und dem genannten Ausgang (110-6) liegt

7. MOS-Pufferschaltung nach Anspruch 6, dadurch gekennzeichnet, daß dem genannten anderen Feldeffekttransistor (110-4) der zusätzlichen Feldeffekttransistorschaltung (110-3, 110-4,110-5) ein weiterer Feldeffekttransistor (110-5) parallel geschaltet ist.

8. MOS-Speichersystem mit einer Vielzahl von MOS-Speicherzellen,

die in einer Zeilen und Spalten unpassenden Matrix angeordnet sind,

mit einer Vielzahl von Zeilen- und Spalten-Auswahlleitungen und

mit einer Vielzahl von Zeilen- und Spalten-Dekoderschaltungen, die eingangsseitig Speicheradressen zugeführt erhalten und die ausgangsseitig mit den Zeilen- bzw. Spalten-Auswahlleitungen verbunden sind, gekennzeichnet, durch die Verwendung von MOS-Pufferschaltungen nach einem der Ansprüche 1 bis 7 als Adressen-Pufferschaltungen, denen eingangsseitig mit niedrigem Pegel auftretende Adressensignale zugeführt werden und die ausgangsseitig mit diesen Adressensignalen korrespondierende, zueinander komplementäre Ausgangssignale an die Dekoderschaltungen abgeben, die außerdem durch die genannten einen Taktsignale (Φ 1) gesteuert werden, und daß die Spalten-Dekoderschaltung (30) ausgangsseitig über durch gesonderte zweite bzw. dritte Taktsignale (Φ 2, Φ 3)

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wirksam steuerbare Schalter (70-1 bis 70-16) mit den Spaltenleitern (80-lb, 80-la bis 80-166, 8016a,) verbunden sind.

9. Speichersystem nach Anspruch 8, dadurch gekennzeichnet, daß das zweite Taktsignal (Φ 2) und das dritte Taktsignal (Φ3) im Anschluß an das Auftreten des ersten Taktsignals (Φ 1) nacheinander auftreten.

10. Speichersystem nach Anspruch 8 oder 9, dadurch gekennzeichnet, daß an die 21eilenleitungen (DISi bis D/S32) bestimmte Spannungen (V_DD) über Feldeffekttransistoren (40-1 bis 40-32) anschaltbar sind, die durch das genannte erste Taktsignal (Φ 1) steuerbar sind.

11. Speichersystem nach einem der Ansprüche 8 bis 10, dadurch gekennzeichnet,

daß die Ausgangssignale des Zeilendekoders (20) zur Ansteuerung von die Zeilenleitungen (DfSi bis D/S32) der Speichermatrix mit einem gemeinsamen Spaltungspunkt verbindenden Feldeffekttransistoren (60-1 bis 60-32) ausgenutzt sind, und
daß an dem gemeinsamen Schaltungspunkt selektiv steuerbare Lese- und Schreibschaltungen (90,92,50, 52) angeschlossen sind.

12. Speichersystem nach einem der Ansprüche 8 bis 11, dadurch gekennzeichnet, daß die Feldeffekttransistoren P-Kanal-Feldeffekttransistoren vom Anreicherungstyp mit isoliertem gate-Bereich sind.