JPS59210594A - メモリセル選択方式 - Google Patents
メモリセル選択方式Info
- Publication number
- JPS59210594A JPS59210594A JP59089447A JP8944784A JPS59210594A JP S59210594 A JPS59210594 A JP S59210594A JP 59089447 A JP59089447 A JP 59089447A JP 8944784 A JP8944784 A JP 8944784A JP S59210594 A JPS59210594 A JP S59210594A
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- JP
- Japan
- Prior art keywords
- row
- lines
- memory cell
- selection
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、メモリセルの選択方式に関１−るものであ
り、す７レノシユ時間を短縮することができるメモリセ
ル選択方式を提供することを目的とするものである。
り、す７レノシユ時間を短縮することができるメモリセ
ル選択方式を提供することを目的とするものである。
一般にＭＩＳ（金属−絶縁物一半導体）ＩＣ技術によっ
て構成されたダイナミックメモリにおいては行方向の選
択ラインより複数のメモリセルのうちの１つのメモリセ
ルが選択され、こθ）選択されたメモリセルに対し５列
方向のデータラインより書き込み、読み出しのデータが
入出力される。
て構成されたダイナミックメモリにおいては行方向の選
択ラインより複数のメモリセルのうちの１つのメモリセ
ルが選択され、こθ）選択されたメモリセルに対し５列
方向のデータラインより書き込み、読み出しのデータが
入出力される。
そしてこのようなダイナミックメモリを使用する場合に
おいてはそれぞれカメモリセルに記憶させた情報をそれ
ぞれ保持させる為に定期的にリフレッシ−が行なわれて
いる。この場合、各メモリセルを選択することにより、
その行全体のセルをリフレッシュする方法が知られてい
る。こいようなメモリは、例えば、ＩＥＥＥ Ｊｏｕｒ
ｎａｌ ｏｆ ５ｏｌｉｄ−８ｔｕｔｅ Ｃ１ｒｃｕｉ
ｔｓ、 Ｖｏｌ Ｓ Ｃ−７、Ｎｎ５ 、０ｃｔｏｂｅ
ｒ１９７２ＰＰ３３６〜３４０に示されている。ところ
で一般にメモリへ必要な情報を入力するとき及び上記の
メモＩＪから必要な情報を取出すときは選択された行に
あるメモリセルしかりフレノシーされない。そのため１
つのメモリセルにおいて、それに対する１つのリフレッ
シュ動作が終ってから次のリフレッシ−動作が開始され
るまでの時間が長くなってしまうとメモリセルの情報が
消えるおそれがある。そのため、一定時間以内毎にすべ
ての行のメモリセルについてリフレッシュする必要があ
り、その１ノフレノシ一時間は無視できないものとなる
。そのため、その１ノフレノシュザイクル時間を極力短
かくできるようにすることが望まれろ。
おいてはそれぞれカメモリセルに記憶させた情報をそれ
ぞれ保持させる為に定期的にリフレッシ−が行なわれて
いる。この場合、各メモリセルを選択することにより、
その行全体のセルをリフレッシュする方法が知られてい
る。こいようなメモリは、例えば、ＩＥＥＥ Ｊｏｕｒ
ｎａｌ ｏｆ ５ｏｌｉｄ−８ｔｕｔｅ Ｃ１ｒｃｕｉ
ｔｓ、 Ｖｏｌ Ｓ Ｃ−７、Ｎｎ５ 、０ｃｔｏｂｅ
ｒ１９７２ＰＰ３３６〜３４０に示されている。ところ
で一般にメモリへ必要な情報を入力するとき及び上記の
メモＩＪから必要な情報を取出すときは選択された行に
あるメモリセルしかりフレノシーされない。そのため１
つのメモリセルにおいて、それに対する１つのリフレッ
シュ動作が終ってから次のリフレッシ−動作が開始され
るまでの時間が長くなってしまうとメモリセルの情報が
消えるおそれがある。そのため、一定時間以内毎にすべ
ての行のメモリセルについてリフレッシュする必要があ
り、その１ノフレノシ一時間は無視できないものとなる
。そのため、その１ノフレノシュザイクル時間を極力短
かくできるようにすることが望まれろ。
しかしながら上記の方法は１行のりフレッシュ時間のｎ
倍（ｎは行数）の１ノフレノシュサイクル時間を必要と
し、上記の行ｆｆ１ｎによっては１ノフレノシ一時間が
かなり長くなるといった欠点が生ずる。
倍（ｎは行数）の１ノフレノシュサイクル時間を必要と
し、上記の行ｆｆ１ｎによっては１ノフレノシ一時間が
かなり長くなるといった欠点が生ずる。
本発明は上記の欠点を除去したものであり、リフレッシ
ュされろ行方向のライン数を比較的小さくすることによ
って、リフレッシ−１時間の短縮を図るものである。以
下図面と共にその一実施例につき説明する。
ュされろ行方向のライン数を比較的小さくすることによ
って、リフレッシ−１時間の短縮を図るものである。以
下図面と共にその一実施例につき説明する。
第１図は本発明になるメモ】ノセル選択方式の一実施例
のブロック系統図を示す。同図中、１．６は行方向のラ
イン３，８．１０及び１３等を選択するための行アドレ
ス信号入力端子である。上記端子１．６に印加された行
アドレス信号はデコーダ駆動回路２によってデコードさ
れる。その結果、デコーダ駆動回路２から上記行方向の
ライン３゜８．１０．１３等に行選択信号が印加される
ことになる。４，９，１１，１４，４，９，１３．１４
等はメモ１ノセルであり、それぞれの選択端子は対応す
る上記のライン３，８，１０．１３に結合され、それ、
それのデータ入出力端子は、列方向共通データライン５
．１２．５．１２等に接続されている。
のブロック系統図を示す。同図中、１．６は行方向のラ
イン３，８．１０及び１３等を選択するための行アドレ
ス信号入力端子である。上記端子１．６に印加された行
アドレス信号はデコーダ駆動回路２によってデコードさ
れる。その結果、デコーダ駆動回路２から上記行方向の
ライン３゜８．１０．１３等に行選択信号が印加される
ことになる。４，９，１１，１４，４，９，１３．１４
等はメモ１ノセルであり、それぞれの選択端子は対応す
る上記のライン３，８，１０．１３に結合され、それ、
それのデータ入出力端子は、列方向共通データライン５
．１２．５．１２等に接続されている。
１５は上記ライン３と１０とを接続するためのワイヤで
あり、１６は上記ライン８とライン１３とを接続するた
めのワイヤである。
あり、１６は上記ライン８とライン１３とを接続するた
めのワイヤである。
２０．２０は第１の分離回路であり、図示のように、そ
の端子ａ、ａがそれぞれライン５，５に、端子す、ｂが
そねぞれライン１２．１２に、端子Ｃ，Ｃがそれぞれラ
イン２１．２１を介してそれぞれデータ入出力端子２２
．２２に接続され、まり端子ａ、ａ’がライン１９、ア
ドレスバッファ駆動回路］８を順次介して列アドレス信
号入力端子１７に接続されている。
の端子ａ、ａがそれぞれライン５，５に、端子す、ｂが
そねぞれライン１２．１２に、端子Ｃ，Ｃがそれぞれラ
イン２１．２１を介してそれぞれデータ入出力端子２２
．２２に接続され、まり端子ａ、ａ’がライン１９、ア
ドレスバッファ駆動回路］８を順次介して列アドレス信
号入力端子１７に接続されている。
この第１の分離回路２０．２０は、後の説明から明らか
なように、ライン１９を介して端子ｄ。
なように、ライン１９を介して端子ｄ。
ｄ′に供給される信号に応じて、ライン５（５’）及び
１２（１２’）を択一的にライン２１（２１’）に結合
させるためのものである。すなわち、第１の分離回路２
０．２０は実質的に第１の選択回路を構成している。こ
の第１の分離回路２０．２０は、例えば第２図に示され
ているようなＭＩＳ）ランジスタＱ１及びＱ２から構成
される。なお、第２”図において、端子ｄに供給される
１つの信号によってＭＩＳ）ランジスタＱ１とＱ２とを
択一的に動作させるために、このＭＩＳトランジスｚＱ
＋とＱ２は、周知のような相補ＷＭＩＳ）ランジスタ構
成とされる−２３は第２の分離回路であり、列アドレス
入力端子２５’ 、 ２６に印加される列アドレス信号
Ｖ、Ｗに基づいて、データ入出力端子２２と２２を択一
的にデータ入出力端子２４尾結合させるだめの回路であ
る。
１２（１２’）を択一的にライン２１（２１’）に結合
させるためのものである。すなわち、第１の分離回路２
０．２０は実質的に第１の選択回路を構成している。こ
の第１の分離回路２０．２０は、例えば第２図に示され
ているようなＭＩＳ）ランジスタＱ１及びＱ２から構成
される。なお、第２”図において、端子ｄに供給される
１つの信号によってＭＩＳ）ランジスタＱ１とＱ２とを
択一的に動作させるために、このＭＩＳトランジスｚＱ
＋とＱ２は、周知のような相補ＷＭＩＳ）ランジスタ構
成とされる−２３は第２の分離回路であり、列アドレス
入力端子２５’ 、 ２６に印加される列アドレス信号
Ｖ、Ｗに基づいて、データ入出力端子２２と２２を択一
的にデータ入出力端子２４尾結合させるだめの回路であ
る。
すなわち、第２の分離回路２３は実質的に第２の選択回
路を構成している。
路を構成している。
今、第１図に代表的に示された８つのメモリセル４，９
，１１，１４，４，９．１１’、１４の内の１つにデー
タを書き込む場合、端子１，６の一方より書き込み選択
用の１ビツトの行アドレス信号Ｘまたはｙを供給するこ
とによりライン３，１゜−１１：タハ８ 、１０ノいず
れかをデコーダ回路２により選択し、端子１７に１ビツ
トの列アドレス信号Ｚを供給することによりライン５，
５′または１２゜１２′のいずれかを選択回路２０ 、
２０’により選択し、端子２５．２６の一方に１ビツト
の列アドレス信号■またはＷを供給することによりライ
ン５゜１２または５ 、１２’のいずれかを選択回路２
３により選択する。
，１１，１４，４，９．１１’、１４の内の１つにデー
タを書き込む場合、端子１，６の一方より書き込み選択
用の１ビツトの行アドレス信号Ｘまたはｙを供給するこ
とによりライン３，１゜−１１：タハ８ 、１０ノいず
れかをデコーダ回路２により選択し、端子１７に１ビツ
トの列アドレス信号Ｚを供給することによりライン５，
５′または１２゜１２′のいずれかを選択回路２０ 、
２０’により選択し、端子２５．２６の一方に１ビツト
の列アドレス信号■またはＷを供給することによりライ
ン５゜１２または５ 、１２’のいずれかを選択回路２
３により選択する。
この場合書込データは第２の選択回路２３によって選択
された１つのライン２１または２１′から第１の分離回
路２０または２０’の一方に送り込まれる。また、上記
の列アドレス信号２はアドレスバッファ駆動回路１８、
ライン１９を順次介して第１の分離回路２０．２０に送
られており、したがって上記のライン２１（２１）がラ
イン５（５）またはライン１２（１２’）のいずれかに
接続されることになる。
された１つのライン２１または２１′から第１の分離回
路２０または２０’の一方に送り込まれる。また、上記
の列アドレス信号２はアドレスバッファ駆動回路１８、
ライン１９を順次介して第１の分離回路２０．２０に送
られており、したがって上記のライン２１（２１）がラ
イン５（５）またはライン１２（１２’）のいずれかに
接続されることになる。
以上により、メモリセル４ 、９ 、１１ 、 ］、
４ 。
４ 。
４’、９’、１１．１４’のいずれか１つを選択し、そ
れに情報を入れるか、またはそれより情報を出すことが
できる。
れに情報を入れるか、またはそれより情報を出すことが
できる。
メモリセル４ 、９ 、１１ 、１４ 、４． 、９
、１１゜１４の記憶データをリフレッシュする場合にお
いては、端子１または６よりリフレッシュ用の１ビ・ノ
ドの行選択信号を供給することにより行う。つまり一ま
ず行方向の２つのライン３，１０のメモリセル４，４．
１１．１１を同時にリフレッシュし、引きつづき行方向
の２つのライン８，１３のメモリセル９，９，１４．１
４のりフノノシュを同時に行なう。
、１１゜１４の記憶データをリフレッシュする場合にお
いては、端子１または６よりリフレッシュ用の１ビ・ノ
ドの行選択信号を供給することにより行う。つまり一ま
ず行方向の２つのライン３，１０のメモリセル４，４．
１１．１１を同時にリフレッシュし、引きつづき行方向
の２つのライン８，１３のメモリセル９，９，１４．１
４のりフノノシュを同時に行なう。
このように、例えば８つのメモリセルから１つのメモリ
セルを選択する場合、そのための３ビツトの行または列
アドレス信号は、本発明に従って、ｌピントが行ライン
選択に用いられ、他の２ビツトが列ライン選択に用いら
れる。
セルを選択する場合、そのための３ビツトの行または列
アドレス信号は、本発明に従って、ｌピントが行ライン
選択に用いられ、他の２ビツトが列ライン選択に用いら
れる。
すなわち、本発明によれば、実質的に行ラインを選択す
るための行アドレス信号数が、実質的に列ラインを選択
するだめの列アドレス信号より小さくなるように構成さ
れる。したがって選択される行ライン数が小さくされる
。
るための行アドレス信号数が、実質的に列ラインを選択
するだめの列アドレス信号より小さくなるように構成さ
れる。したがって選択される行ライン数が小さくされる
。
本発明に従うと、行ラインの全てを順次選択するための
選択サイクル時間を比較的短くできるので、これに応じ
て１ノフレッシュサイクル時間を短縮できろう なお、メモリセルとしてはダイナミック型のものでかつ
行選択信号により）ノフレノシュされるものであればよ
い。
選択サイクル時間を比較的短くできるので、これに応じ
て１ノフレッシュサイクル時間を短縮できろう なお、メモリセルとしてはダイナミック型のものでかつ
行選択信号により）ノフレノシュされるものであればよ
い。
ずだ、本実施例においては２つの行方向のラインを接続
しているが、これに限定せず、第１の分離回路の工夫に
より３以上の行方向のラインを接続する様にしてもよい
。
しているが、これに限定せず、第１の分離回路の工夫に
より３以上の行方向のラインを接続する様にしてもよい
。
特に上記実施例によれば複数の行方向のラインを接続す
ると共に、所定の第１の分離回路を設け、この第１の分
離回路により書き込み、読み出しに際しては上記複数の
行方向のラインのうちの一方のみを選択しているため、
上記の際に上記複数の行方向のラインより複数のデータ
が同時１に読み出されることがなく、またリフレッシュ
の場合においても上記複数の行方向のラインに同時に所
要の信号を送ることができる。また分離回路は各列に１
個ずつあれば済みかつその入力回路が簡単であるため、
上記第１の分離回路の付加により全体の回路構成が複雑
化することがなく、また上記の接続によりデコーダ２が
簡単になるため、全体の回路構成は簡単である等の特長
かある。
ると共に、所定の第１の分離回路を設け、この第１の分
離回路により書き込み、読み出しに際しては上記複数の
行方向のラインのうちの一方のみを選択しているため、
上記の際に上記複数の行方向のラインより複数のデータ
が同時１に読み出されることがなく、またリフレッシュ
の場合においても上記複数の行方向のラインに同時に所
要の信号を送ることができる。また分離回路は各列に１
個ずつあれば済みかつその入力回路が簡単であるため、
上記第１の分離回路の付加により全体の回路構成が複雑
化することがなく、また上記の接続によりデコーダ２が
簡単になるため、全体の回路構成は簡単である等の特長
かある。
第１図は本発明になるメモリセル選択力゛式を実施し得
る一実施例のブロック系統図、第２図は同実施例におけ
る分離回路の具体的な回路図である。 １．６，１７，２２，２２，２４，２５．２６・・端子
、２・デコーダ（駆動回路）、３，８，１０゜１３・行
方向のライン、４ 、９ 、１１ 、１４ 、４’・・
−列方向のライン、１５．１６・−ワイヤ、１８・−ア
ドレスバッファ駆動回路、１９，２１．２１・・・・ラ
イ、ン、２０．２０′、２３・・分離回路、Ｑ１〜Ｑ６
・ＭＩＳトランジスタ。
る一実施例のブロック系統図、第２図は同実施例におけ
る分離回路の具体的な回路図である。 １．６，１７，２２，２２，２４，２５．２６・・端子
、２・デコーダ（駆動回路）、３，８，１０゜１３・行
方向のライン、４ 、９ 、１１ 、１４ 、４’・・
−列方向のライン、１５．１６・−ワイヤ、１８・−ア
ドレスバッファ駆動回路、１９，２１．２１・・・・ラ
イ、ン、２０．２０′、２３・・分離回路、Ｑ１〜Ｑ６
・ＭＩＳトランジスタ。
Claims (1)
- ダイナミック型メモリセル選択端子が結合された複数の
行方向のラインと、ダイナミック型メモリセルの入出力
端子が結合され、た複数の列方向のラインと１行アドレ
ス信号に基づき上記行方向のラインを選択するためのデ
コーダ回路と、列アドレヌ信号に基づき列方向のライン
を選択するための選択回路とを備えてなり、上記デコー
ダ回路と上記選択回路とによって上記ダイナミック型メ
モリセルの１つが選択されるようにしてなるメモリセル
選択方式において、上記行アドレス信号数は上記列アド
レス信号数より小さくされてなることを特徴とするメモ
リセル選択方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59089447A JPS59210594A (ja) | 1984-05-07 | 1984-05-07 | メモリセル選択方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59089447A JPS59210594A (ja) | 1984-05-07 | 1984-05-07 | メモリセル選択方式 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP49005899A Division JPS5836436B2 (ja) | 1974-01-11 | 1974-01-11 | メモリセル選択方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59210594A true JPS59210594A (ja) | 1984-11-29 |
Family
ID=13970933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59089447A Pending JPS59210594A (ja) | 1984-05-07 | 1984-05-07 | メモリセル選択方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59210594A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4875133A (ja) * | 1972-01-03 | 1973-10-09 | ||
| JPS5690491A (en) * | 1979-12-21 | 1981-07-22 | Hitachi Ltd | Memory |
-
1984
- 1984-05-07 JP JP59089447A patent/JPS59210594A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4875133A (ja) * | 1972-01-03 | 1973-10-09 | ||
| JPS5690491A (en) * | 1979-12-21 | 1981-07-22 | Hitachi Ltd | Memory |
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