JPH02149997A - スタテイツクｒａｍに対するアドレス増幅回路 - Google Patents
スタテイツクｒａｍに対するアドレス増幅回路Info
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- JPH02149997A JPH02149997A JP1266070A JP26607089A JPH02149997A JP H02149997 A JPH02149997 A JP H02149997A JP 1266070 A JP1266070 A JP 1266070A JP 26607089 A JP26607089 A JP 26607089A JP H02149997 A JPH02149997 A JP H02149997A
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- 230000003321 amplification Effects 0.000 title claims description 7
- 238000003199 nucleic acid amplification method Methods 0.000 title claims description 7
- 230000015654 memory Effects 0.000 abstract description 15
- 239000000872 buffer Substances 0.000 abstract description 9
- 239000004020 conductor Substances 0.000 abstract description 3
- 230000009191 jumping Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000004913 activation Effects 0.000 description 1
- 238000001994 activation Methods 0.000 description 1
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/418—Address circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
この発明は、スタティックＧ ａ Ａ ｓ −ＲＡＭ内
に使用するための多重アドレス指定に対するセルフイン
ターロングおよび保護を有するアドレス増幅回路に関す
るものである。
に使用するための多重アドレス指定に対するセルフイン
ターロングおよび保護を有するアドレス増幅回路に関す
るものである。
メモリモジュール内の個々のメモリセルを選択するため
には、与えられたアドレスをデコードする必要がある。
には、与えられたアドレスをデコードする必要がある。
これらのアドレスの切換わりの際に、特にアドレス信号
の緩徐な切換側縁または互いにずらされた切換側縁にお
いて、２つまたはそれ以上のメモリセルが同時にアドレ
ス指定される中間状態が生じ得る。このことはメモリセ
ルの重ね書き、従ってまたデータ喪失に通じ得る。この
問題は特に高速メモリにおいて生ずる。なぜならば、そ
の場合には、メモリモジュールの内部切換時間を基準に
してのアドレス信号のタイミングの不確実さが特に大き
くなるからである。
の緩徐な切換側縁または互いにずらされた切換側縁にお
いて、２つまたはそれ以上のメモリセルが同時にアドレ
ス指定される中間状態が生じ得る。このことはメモリセ
ルの重ね書き、従ってまたデータ喪失に通じ得る。この
問題は特に高速メモリにおいて生ずる。なぜならば、そ
の場合には、メモリモジュールの内部切換時間を基準に
してのアドレス信号のタイミングの不確実さが特に大き
くなるからである。
ダイナミックメモリの技術から、アドレスデコーダを１
つの追加的なアドレスデコーダーレリーズ信号により、
アドレス信号が安定にデコーダに与えられるまで、遮断
する解決策は知られている。
つの追加的なアドレスデコーダーレリーズ信号により、
アドレス信号が安定にデコーダに与えられるまで、遮断
する解決策は知られている。
その後に初めてデコーディングがレリーズされるので、
いまや安定しているアドレス信号により１つのデコーダ
のみが１つの選択信号を供給し得る。
いまや安定しているアドレス信号により１つのデコーダ
のみが１つの選択信号を供給し得る。
本発明の課題は、スタティックＧａＡｓ −ＲＡＭ内に
使用するための多重アドレス指定に対する保護を有する
アドレス増幅回路を提供することである。
使用するための多重アドレス指定に対する保護を有する
アドレス増幅回路を提供することである。
〔課題を解決するための手段］
この課題を解決するため、本発明のアドレス増幅回路に
おいては、第１のリセット・ゲートおよび第１のセット
・ゲートを有する第１のフリップフロップと、第２のリ
セット・ゲートおよび第２のセット・ゲートを有する第
２のフリップフロップとが存在しており、第１のノア・
ゲートおよび第２のノア・ゲートが存在しており、１つ
のチップ・イネーブル信号線が第１のノア・ゲート、第
２のノア・ゲート、第１のセット・ゲートおよび第２の
セット・ゲートのそれぞれ１つの入力端と接続されてお
り、アドレス信号線が第１のノア・ゲートの１つの入力
端と、また１つのノット回路を介して第２のノア・ゲー
トの１つの入力端と接続されており、第１のセット・ゲ
ートおよび第２のセット・ゲートの出力端がそれぞれ第
１のノアゲートおよび第２のノア・ゲートのそれぞれ１
つの入力端と接続されており、第１のノア・ゲートの出
力端が第１のリセット・ゲートの１つの入力端と、また
第２のノア・ゲートの出力端が第２のリセット・ゲート
の１つの入力端と接続されており、第１のリセット・ゲ
ートの出力端が第１の出力信号線に、また第２のリセッ
ト・ゲートの出力端が第２の出力信号線に通じているも
のである。
おいては、第１のリセット・ゲートおよび第１のセット
・ゲートを有する第１のフリップフロップと、第２のリ
セット・ゲートおよび第２のセット・ゲートを有する第
２のフリップフロップとが存在しており、第１のノア・
ゲートおよび第２のノア・ゲートが存在しており、１つ
のチップ・イネーブル信号線が第１のノア・ゲート、第
２のノア・ゲート、第１のセット・ゲートおよび第２の
セット・ゲートのそれぞれ１つの入力端と接続されてお
り、アドレス信号線が第１のノア・ゲートの１つの入力
端と、また１つのノット回路を介して第２のノア・ゲー
トの１つの入力端と接続されており、第１のセット・ゲ
ートおよび第２のセット・ゲートの出力端がそれぞれ第
１のノアゲートおよび第２のノア・ゲートのそれぞれ１
つの入力端と接続されており、第１のノア・ゲートの出
力端が第１のリセット・ゲートの１つの入力端と、また
第２のノア・ゲートの出力端が第２のリセット・ゲート
の１つの入力端と接続されており、第１のリセット・ゲ
ートの出力端が第１の出力信号線に、また第２のリセッ
ト・ゲートの出力端が第２の出力信号線に通じているも
のである。
ＧａＡｓ−ＤＣＦＬ （直接結合ＦＥ！、Ｔ論理回路）
内ではデコーダはノアゲートとして実現される。
内ではデコーダはノアゲートとして実現される。
第３図には例として１６ビツト×１を存する１つのメモ
リの配置およびデコーディングが示され°ζいる。メモ
リセルは通常のように縦列および横列に配置されている
。１つの横列（水平）は、付属のワード線（横列に対す
るデコーダの出力端）が１つの論理“１″を導くときに
選択される。この場合、メモリセルは相応の内部ビット
線と接続される。これらの内部ビット線はスイッチを介
して、外界との接続を行う外部ビット線と接続され′Ｃ
いる。２つのビット線またはワード線の同時選択の際に
は２つのメモリセルが互いに接続され、このことが記憶
される情報の相互重ね書きに通じ得ることは容易に認識
される。
リの配置およびデコーディングが示され°ζいる。メモ
リセルは通常のように縦列および横列に配置されている
。１つの横列（水平）は、付属のワード線（横列に対す
るデコーダの出力端）が１つの論理“１″を導くときに
選択される。この場合、メモリセルは相応の内部ビット
線と接続される。これらの内部ビット線はスイッチを介
して、外界との接続を行う外部ビット線と接続され′Ｃ
いる。２つのビット線またはワード線の同時選択の際に
は２つのメモリセルが互いに接続され、このことが記憶
される情報の相互重ね書きに通じ得ることは容易に認識
される。
〔実施例Ｊ
以下、１面により本発明を説明する。
第３図かられかるように、デコーダ出力はすべての入力
が“Ｏｏｏであるときにのみ１°°に移行し得る。アド
レスバッファは通常のように、アドレス信号およびその
否定をデコーダに伝達する設計されたインバータである
。従って、アドレス切換わりの間の不定状態がデコーダ
に伝達される。
が“Ｏｏｏであるときにのみ１°°に移行し得る。アド
レスバッファは通常のように、アドレス信号およびその
否定をデコーダに伝達する設計されたインバータである
。従って、アドレス切換わりの間の不定状態がデコーダ
に伝達される。
アドレスバッファへの不定状態の伝達を防止するだめに
は、モジュールが待ち状態に位置しているか、または１
つの書込みまたは続出し過程が行われ°Ｃいるかをモジ
ュールに報知する１つのチンブーイア−プル信号が必要
とされる。この信号の極性は通常のように高レベルが休
止状態を、また低レベルが能動的（続出しまたは書込み
）状態を報知するように定められている。この信号は、
いまもはやインバータとして構成されずに下記の特性を
存する２つのメモリ要素として構成されているアドレス
バッファを制御コロする（第１図および第２図）。
は、モジュールが待ち状態に位置しているか、または１
つの書込みまたは続出し過程が行われ°Ｃいるかをモジ
ュールに報知する１つのチンブーイア−プル信号が必要
とされる。この信号の極性は通常のように高レベルが休
止状態を、また低レベルが能動的（続出しまたは書込み
）状態を報知するように定められている。この信号は、
いまもはやインバータとして構成されずに下記の特性を
存する２つのメモリ要素として構成されているアドレス
バッファを制御コロする（第１図および第２図）。
１、休止の間はすべてのアドレスバッファ出力端が高電
位を導く。
位を導く。
２、チップ・イネーブル信号の立ち下がりによりアドレ
スが読込まれ、またアドレスデコーダに伝達される。１
つのメモリ能動化の終了により、すなわちチップ・イネ
ーブル信号の立ち上がりにより、すべてのアドレスバッ
ファ出力端が再び高電位に切換えられる。
スが読込まれ、またアドレスデコーダに伝達される。１
つのメモリ能動化の終了により、すなわちチップ・イネ
ーブル信号の立ち上がりにより、すべてのアドレスバッ
ファ出力端が再び高電位に切換えられる。
この形式のデコーダ駆動は、論理“Ｏ”が伝達されるべ
きアドレスバッファ出力端のみがその状態を変更するよ
うにする。第３図から明らかなように、高電位を有する
１つの導線がすべての接続されているデコーダゲートを
遮断するので、低レベルに跳躍するアドレスバッファ出
力線のＱ後のものが、どのワード線が選択されるかを決
定する。
きアドレスバッファ出力端のみがその状態を変更するよ
うにする。第３図から明らかなように、高電位を有する
１つの導線がすべての接続されているデコーダゲートを
遮断するので、低レベルに跳躍するアドレスバッファ出
力線のＱ後のものが、どのワード線が選択されるかを決
定する。
こうして複数の同時に選択されたワード線を有する不定
状態はもはや生じ得ない。
状態はもはや生じ得ない。
チップ・イネーブル信号の立ち下がりによりアドレスを
授受するためセルフインターロック技術が選択される（
第１図）、チップ・イネーブル信号の低レベルによりゲ
ートがアドレスラッチへ開かれ、従って、アドレス信号
の極性に関係して、１つのアドレス線に属する両アドレ
スラッチのそれぞれ１つが１つのセットパルスを受け、
また跳躍する。跳躍したアドレスラッチの出力信号がゲ
ートを遮断するので、アドレス情報はいま、アドレス線
上のレベルの後続の変化に関係なく、記憶されている。
授受するためセルフインターロック技術が選択される（
第１図）、チップ・イネーブル信号の低レベルによりゲ
ートがアドレスラッチへ開かれ、従って、アドレス信号
の極性に関係して、１つのアドレス線に属する両アドレ
スラッチのそれぞれ１つが１つのセットパルスを受け、
また跳躍する。跳躍したアドレスラッチの出力信号がゲ
ートを遮断するので、アドレス情報はいま、アドレス線
上のレベルの後続の変化に関係なく、記憶されている。
休止の開始によりアドレスラッチはチンブーイネーブル
信号の高レベルにより１つのリセット信号を受け、この
リセット信号が再出力を高電位に切換える。第１図には
この装置の１つの原理回路図が示されている。
信号の高レベルにより１つのリセット信号を受け、この
リセット信号が再出力を高電位に切換える。第１図には
この装置の１つの原理回路図が示されている。
第２図には、伝播時間最適化のための追加的な措置が講
じられているアドレス増幅装置の実際的な構成が示され
ている。デコーダ線を駆動すべき出力段は常時オフ−ト
ランジスタから成るプッシュプル段として構成されてい
る。アクセス時間に対して臨界的な時間はチップ・イネ
ーブル信号の立ち下がりから両川力信号の一方の立ち下
がりまでの時間である。
じられているアドレス増幅装置の実際的な構成が示され
ている。デコーダ線を駆動すべき出力段は常時オフ−ト
ランジスタから成るプッシュプル段として構成されてい
る。アクセス時間に対して臨界的な時間はチップ・イネ
ーブル信号の立ち下がりから両川力信号の一方の立ち下
がりまでの時間である。
この時間は、信号ＺおよびＹが直接にプッシュプル段に
導かれるごとにより短縮される。それにより出力線は、
アドレスラッチが情報を２つのゲート伝播時間の後に記
憶し終わる前に既に下方に引かれる（ＰＩＱが°゛高７
なるよりもエフ純ＡＩが゛°低′°になる）。
導かれるごとにより短縮される。それにより出力線は、
アドレスラッチが情報を２つのゲート伝播時間の後に記
憶し終わる前に既に下方に引かれる（ＰＩＱが°゛高７
なるよりもエフ純ＡＩが゛°低′°になる）。
第１図、第２図において、Ａｄｒはアドレス信号線、Ａ
は第１の出力信号線、八は第２の出力信号線、Ｆｌは第
１のソリツブフロップ、Ｒ１は第１のリセットゲート、
Ｓｌは第１のセットゲート、Ｆ２は第２のフリップフロ
ップ、Ｒ２は第２のリセットゲート、Ｓ２は第２のセ・
ントゲート、Ｎｌは第１のノアゲート、Ｎ２は第２のノ
アゲート、ＣＥはナツプ−イネーブル信号線、ｎはノッ
ト回路である。
は第１の出力信号線、八は第２の出力信号線、Ｆｌは第
１のソリツブフロップ、Ｒ１は第１のリセットゲート、
Ｓｌは第１のセットゲート、Ｆ２は第２のフリップフロ
ップ、Ｒ２は第２のリセットゲート、Ｓ２は第２のセ・
ントゲート、Ｎｌは第１のノアゲート、Ｎ２は第２のノ
アゲート、ＣＥはナツプ−イネーブル信号線、ｎはノッ
ト回路である。
第１図は本発明によるアドレス増幅回路の回路図、第２
図は出力段が実際上有利に構成されている本発明による
アドレス増幅回路の回路図、第３図はデコーディングを
有する１つの１６ビノトメモリの概要図である。 Ａ、Ａ・・・出力信号線 Ａｄｒ・・・アドレス信号線 ＣＢ・・・ナツプ−イネーブル信号線 Ｆｌ、Ｆ２・・・フリップフロップ Ｎｌ５Ｎ２・・・ノア・ゲート １’？１．、Ｒ２・・・リセット・ゲートＳ１、Ｓ２・
・・セットーゲート ＩＧ ＩＧ ２
図は出力段が実際上有利に構成されている本発明による
アドレス増幅回路の回路図、第３図はデコーディングを
有する１つの１６ビノトメモリの概要図である。 Ａ、Ａ・・・出力信号線 Ａｄｒ・・・アドレス信号線 ＣＢ・・・ナツプ−イネーブル信号線 Ｆｌ、Ｆ２・・・フリップフロップ Ｎｌ５Ｎ２・・・ノア・ゲート １’？１．、Ｒ２・・・リセット・ゲートＳ１、Ｓ２・
・・セットーゲート ＩＧ ＩＧ ２
Claims (1)
- （１）１つのアドレス信号線（Ａｄｒ）、第１の出力信
号線（Ａ）および第２の出力信号線（■）を有するスタ
ティックＲＡＭに対するアドレス増幅回路において、 第１のリセット・ゲート（Ｒ１）および第１のセット・
ゲート（Ｓ１）を有する第１のフリップフロップ（Ｆ１
）と、第２のリセット・ゲート（Ｒ２）および第２のセ
ット・ゲート（Ｓ２）を有する第２のフリップフロップ
（Ｆ２）とが存在しており、 第１のノア・ゲート（Ｎ１）および第２のノア・ゲート
（Ｎ２）が存在しており、 １つのチップ・イネーブル信号線（ＣＥ）が第１のノア
・ゲート（Ｎ１）、第２のノア・ゲート（Ｎ２）、第１
のセット・ゲート（Ｓ１）および第２のセット・ゲート
（Ｓ２）のそれぞれ１つの入力端と接続されており、 アドレス信号線（Ａｄｒ）が第１のノア・ゲート（Ｎ１
）の１つの入力端と、また１つのノット回路（ｎ）を介
して第２のノア・ゲート（Ｎ２）の１つの人力端と接続
されており、 第１のセット・ゲート（Ｓ１）および第２のセット・ゲ
ート（Ｓ２）の出力端がそれぞれ第１のノア・ゲート（
Ｎ１）および第２のノア・ゲート（Ｎ２）のそれぞれ１
つの入力端と接続されており、 第１のノア・ゲート（Ｎ１）の出力端が第１のリセット
・ゲート（Ｒ１）の１つの入力端と、また第２のノア・
ゲート（Ｎ２）の出力端が第２のリセット・ゲート（Ｒ
２）の１つの入力端と接続されており、 第１のリセット・ゲート（Ｒ１）の出力端が第１の出力
信号線（Ａ）に、また第２のリセット・ゲート（Ｒ２）
の出力端が第２の出力信号線（■）に通じている ことを特徴とするスタティックＲＡＭに対するアドレス
増幅回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3835116A DE3835116A1 (de) | 1988-10-14 | 1988-10-14 | Adressverstaerkerschaltung mit selbstverriegelung und sicherung gegen mehrfachadressierung zur verwendung in statischen gaas-rams |
| DE3835116.1 | 1988-10-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02149997A true JPH02149997A (ja) | 1990-06-08 |
Family
ID=6365167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1266070A Pending JPH02149997A (ja) | 1988-10-14 | 1989-10-12 | スタテイツクｒａｍに対するアドレス増幅回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4958319A (ja) |
| EP (1) | EP0363984A3 (ja) |
| JP (1) | JPH02149997A (ja) |
| DE (1) | DE3835116A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002163889A (ja) * | 2000-11-24 | 2002-06-07 | Oki Electric Ind Co Ltd | 同期型メモリのアドレスバッファ回路 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5712653A (en) * | 1993-12-27 | 1998-01-27 | Sharp Kabushiki Kaisha | Image display scanning circuit with outputs from sequentially switched pulse signals |
| US6020763A (en) * | 1996-04-23 | 2000-02-01 | International Business Machines Corporation | High speed decoder without race condition |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3786282A (en) * | 1970-09-25 | 1974-01-15 | Hughes Aircraft Co | Radiation hardened flip flop |
| JPS51142925A (en) * | 1975-06-04 | 1976-12-08 | Hitachi Ltd | Address buffer circuit |
| US4077031A (en) * | 1976-08-23 | 1978-02-28 | Texas Instruments Incorporated | High speed address buffer for semiconductor memory |
| DE2818350C2 (de) * | 1978-04-26 | 1981-10-15 | Siemens AG, 1000 Berlin und 8000 München | Ansteuerschaltung für einen MOS-Adreßpuffer |
| US4491937A (en) * | 1982-02-25 | 1985-01-01 | Trw Inc. | Multiport register file |
| JPS5960792A (ja) * | 1982-09-30 | 1984-04-06 | Fujitsu Ltd | 半導体メモリ装置 |
| JPS5998365A (ja) * | 1982-11-27 | 1984-06-06 | Shigeto Suzuki | 複数同時アクセス型記憶装置 |
| US4692633A (en) * | 1984-07-02 | 1987-09-08 | International Business Machines Corporation | Edge sensitive single clock latch apparatus with a skew compensated scan function |
| CA1275310C (en) * | 1985-11-26 | 1990-10-16 | Katuhisa Kubota | Master slave latch circuit |
| DE3881222D1 (de) * | 1987-01-23 | 1993-07-01 | Siemens Ag | Halbleiterspeicher mit wahlfreiem zugriff ueber zwei getrennte ein/ausgaenge. |
| FR2627917A1 (fr) * | 1988-02-26 | 1989-09-01 | Radiotechnique Compelec | Element de memoire du type maitre-esclave et bascule pour diviseur de frequence par 2 comportant de tels elements de memoire |
-
1988
- 1988-10-14 DE DE3835116A patent/DE3835116A1/de not_active Withdrawn
-
1989
- 1989-09-19 US US07/409,578 patent/US4958319A/en not_active Expired - Fee Related
- 1989-10-12 JP JP1266070A patent/JPH02149997A/ja active Pending
- 1989-10-13 EP EP19890119074 patent/EP0363984A3/de not_active Ceased
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002163889A (ja) * | 2000-11-24 | 2002-06-07 | Oki Electric Ind Co Ltd | 同期型メモリのアドレスバッファ回路 |
| JP4560204B2 (ja) * | 2000-11-24 | 2010-10-13 | Ｏｋｉセミコンダクタ株式会社 | 同期型メモリのアドレスバッファ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0363984A2 (de) | 1990-04-18 |
| DE3835116A1 (de) | 1990-04-19 |
| US4958319A (en) | 1990-09-18 |
| EP0363984A3 (de) | 1991-04-17 |
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