DE3328042A1

DE3328042A1 - Halbleiter-speichervorrichtung

Info

Publication number: DE3328042A1
Application number: DE19833328042
Authority: DE
Inventors: Tetsuya Funabashi Chiba Iizuka; Takayasu Tokyo Sakurai
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1982-08-11
Filing date: 1983-08-03
Publication date: 1984-02-16
Also published as: DE3328042C2; US4618945A

Description

.ς.

TOKYO SHIBAURA DENKI KABUSHIKI KAISHA KAWASAKl-SHi. / JAPAN

Halbleiter-Speichervorrichtung 10

Die Erfindung betrifft eine Halbleiter-Speichervorrichtung mit großer Kapazität. In Halbleiter-Speichervorrichtungen si^d die Speicherzellen gewöhnlich in einer zweidimensionalen Matrix angeordnet. Die Speicherzellen in jeder Zeile sind mit einem Zeilendekodierer über eine entsprechende Wortleitung verbunden. Die Speicherzellen in jeder Spalte sind mit einem Spaltendekodierer über eine entsprechende Bitleitung verbunden. Wenn für den Zugriff zu einer einzelnen Zelle in einer Matrix von Speicherzellen ein Zeilendskodierer und ein Spaltendekodierer verwendet werden, dann werden die Dekodierer wirksam benützt, und eine Vielzahl von Zellen kann erreicht werden. ^:

Wenn jedoch die Speicherkapazität in dem oben genannten Zugriffsystem erhöht wird, ist die Anzahl von Speicherzellen, die mit einer einzigen Wortleitung und mit einer einzigen Bitleitung verbunden sind, vermehrt, was zu folgendem Nachteil führt. Allgemein gilt, daß die Leitung dann einen hohen Widerstand hat, da sie aus polykristallinem Silicium besteht. Da außerdem eine Anzahl von Speicherzellen mit der Wortleitung verbunden ist, wächst die Streukapazität (Kapazität gegen Masse) der Wortleitung. Dadurch wird λ i ο 7.O i l-vQi· vörforijnq auf der Wort leitung erhöht, denn diese ist als Leitung mit verteiltem CR zu betrachten. In gleicher Weise ist die Streukapazität der Bitleitung groß, was zu einer Verzögerung auf der Bitleitung führt.

Diese ist jedoch im allgemeinen aus Aluminium hergestellt, das nur einen geringen Widerstand hat, so daß sich der Grund für die Erhöhung der Verzögerung auf der Bitleitung von dem der Verzögerung auf der Wortleitung unterscheidet. Die Bitleitung wird, wenn aus der Speicherzelle Daten ausgelesen werden, aufgeladen und entladen. Die Zeit für Aufladung und Entladung wird als Bitleitungsverzogerungszeit betrachtet. Wenn ein statischer MOS-Speicher verwendet wird, bestimmen die Kapazität C auf der Bitleitung und der Einschaltwiderstand R eines MOSFET für ein Übertragungsgate der Speicherzelle die Lade/Entladezeit. Der MOSFET ist mit Hinblick auf die Integrationsdichte mit möglichst kleinen Abmessungen ausgebildet und besitzt eine kleine gegenseitige Leitfähigkeit und einen hohen Widerstand im eingeschalteten Zustand (EIN-Widerstand). Betrachtet man beispielsweise einen MOS SRAM mit 356 kBit, so sind in jeder Spalte 512 Speicherzellen enthalten. Die Streukapazität der Bitleitung beträgt etwa 4 pF. Die Ladung von 4 pF · Speisespannung wird über ein Zeitintervall von 20 nSek entladen. Diese Entladezeit nimmt also bereits einen großen Teil der gesamten Verzogerungszeit (etwa 50 nSek) ein.

Ein wesentlicher Punkt neben der Verzogerungszeit ist auch der Energieverbrauch der Wortleitung. Beim Zugriff zu einer bestimmten Speicherzelle wird mit dieser eine ausgewählte Wortleitung verbunden. Anschließend werden die Speicherzellen einer Zeile, in der sich die gewünschte Speicherzelle befindet, aktiviert, so daß die Daten der Speicherzellen, die in einer Zeile aufgereiht sind, auf ihre Bitleitungen ausgelesen werden. Anschließend wird nur die gewünschte Bitleitung ausgewählt, und ihre Daten werden über einen Leseverstärker ausgelesen. Wenn die Speicherzellen erregt und ihre Datensignale daraus auf die Bitleitungen abgegeber werden,

wird jedesmal Energie verbraucht. Das bedeutet bei einer hohen Zahl von mit den einzelnen Wortleitungen verbundenen Speicherzellen einen ständig hohen Energieverlust.

Allgemein kann man sagen, daß beim Erregen der Speicherzellen beträchtlich Energie verbraucht wird. Bei einem CMOS SRAM wird während der Anregung der Speicherzellen 90% oder mehr des gesamten Energieverbrauches benötigt. Hohe Energieverluste führen wiederum zu Wärmeproblemen. Es ist deshalb nicht möglich, eine herkömmliche höchstintegrierte Speichervorrichtung mit den konventionellen Speicherzugriffsmethoden zu betreiben.

Der Erfindung liegt deshalb die Aufgabe zugrunde, eine sehr schnell arbeitende Halbleiter-Speichervorrichtung von großer Kapazität zu schaffen. Um dies zu erreichen, wird die Halbleiter-Speichervorrichtung, die eine Vielzahl von Zellen in einer zweidimensionalen Matrix aufweist, so gestaltet, daß die Speicherzellen jeder Zeile (Spalte) in eine Vielzahl von Spalten-(Zeilen-)Abschnitten unterteilt sind, daß erste Wort-(Bit-)Leitungen mit zugehörigen "Spalten-(Zeilen-)Abschnitten verbunden sind, zweite Wort-(Bit-)Leitungen für die Speicherzellen einer jeden Zeile (Spalte) vorgesehen sind und zwischen die ersten Wort-(Bit-)Leitungen und die Bit-(Wort-)Leitungen Schaltekreise eingefügt sind, um die ersten Wort-(Bit-) Leitungen einer jeden Zeile (Spalte) mit der zweiten Wort-(Bit-)Leitung entsprechend damit zu verbinden.

Die Zeichnung zeigt im einzelnen in

Fig. 1 ein Blockschaltbild einer Halbleiterspeichervorrichtung mit Doppelwortleitungsaufbau gemäß einem ersten Ausführungsbeispiel der Erfindung:

Fig. 2 das Schaltbild eines Schalters der Speichervorrichtung in der ersten Ausführungsform; 5

Fig. 3A bis 3F Impuls-Zeit-Verlaufe zur Erläuterung

der Funktionsweise des ersten Ausführungsbeispiels;

Fig. 4 das Schaltbild von zwei Speicherzellen der Vorrichtung nach dem ersten Ausführungsbeispiel;

Fig. 5 eine Draufsicht auf das Anordnungsmuster dar

zwei in Fig. 4 gezeigten Speicherzellen; 15

Fig. 6 eine Schnittdarstellung der Speicherzellen nach Linie VI-VI¹ in Fig. 5;

Fig. 7 bis 12 Schaltbilder von einem zweiten bis siebten Ausführungsbeispiel nach der Erfindung;

Fig. 13 eine Draufsicht, die das Anordnungsmustar der Schalter des siebten Ausführungsbeispiels verdeutlicht;
25

Fig. 14 einen Schnitt durch die Schalter nach dei Linie XIV-XIV in Fig. 13.

Fig. 15 das Schaltbild eines achten Ausführungsbeispiels der Erfindung, bei dem eine Logikschaltang als

Schalter verwendet wird;

Fig. 16 das Schaltbild eines als Schalter im achten Ausführungsbeispiel verwendeten NOR-Gatters;

Fig. 17 das Blockschaltbild einer Halbleiter-Speichervorrichtung mit Doppelbitleitungsaufbau nach einem neunten Ausführungsbeispiel der Erfindung;

Fig. 18 und 19 Schaltungen von Schaltern der Halbleiter-Speichervorrichtung in der neunten Ausführungsform;

Fig. 2OA bis 2OD Zeitablaufdiagramme zur Erläuterung der Funktionsweise der Halbleiter-Speichervorrichtung der neunten Ausführungsform; 10

Fig. 21 das Schaltbild von zwei Speicherzellen in der neunten Ausführungsform;

Fig. 22 eine Draufsicht auf das Anordnungsmuster der Speicherzellen aus Fig. 21 und

Fig. 23 einen Schnitt durch die Speicherzellen nach XXIII-XXIII¹ in Fig. 22.

Fig. 1 zeigt ein erstes Ausführungsbeispiel der erfindungsgemäßen Halbleiter-Speichervorrichtung als schematisiertes Blockschaltbild. Die Speicherzellen 10 sind in Matrixanordnung (I Zeilen χ J Spalten) aufgeführt. Die Speicherzellen 1O₁ bis 10, der einzelnen Zeilen sind alle in derselben Weise angeschlossen. Der Einfachheit halber sind die Speicherzellen in nur einer Zeile dargestellt, die übrigen Zeilen sind dagegen weggelassen. Die Speicherzellen 10. bis 10j sind in Spaltenabschnitte • 12. bis 12, (k = J/m) unterteilt, und jeder Abschnitt enthält m Speicherzellen. Jede der ersten Wortleitungen 1WL₁ bis 1WL, ist mit den Speicherzellen eines zugehörigen Spaltenabschnitts 12. bis 12, verbunden. Die ersten Wortleitungen 1WL. bis 1WL, sind mit einer einzigen zweiten Wortleitung 2WL über Schalter 14. bis 14, verbunden. B^i dieser Ausführungsform sind für die Speicherzellen in einer Zeile eine einzige zweite Wortleitung und eine Vielzahl erster Wortleitungen angeordnet. Die zweite Wortleitung 2WL ist mit einem Zeilendekodierer 16 verbunden.

Ein Wortleitungszwischenverstärker 18 befindet sich in der zweiten Wortleitung 2WL in der Mitte. Die Speicherzellen einer Spalte sind gemeinsam mit den Bitleitungen BL und BL verbunden. Ein Ende jeder Bitleitung BL und BL ist mit einem zugehörigen Vorladetransistor ü bzw. U verbunden. Das andere Ende jeder Bitleitung BL bzw. BL ist mit je einer zugehörigen Leseleitung S bzw. s" über Bitleitungsauswahltransistoren T und T verbunden. Dxe Ladetransistoren U und U sind η-Kanal MOSFETs, die im Normalzustand eingeschaltet sind. Die Bitleitungsauswahltransistoren T und T sind η-Kanal MOSFETs, die im Normalzustand eingeschaltet sind. Die Gates der Transistoren T und T sind zusammengeschaltet und dann mit einem Spaltendekodierer 20 verbunden. Die Schalter eines jeden Spaltenabschnitts sind gemeinsam mit einem Spaltenabschnittwähler 22 verbunden. Ein Ende jeder Leseleitung S bzw. S ist mit einer Schreibschaltung 24 , das andere mit einem Leseverstärker 26 verbunden.

Fig. 2 zeigt genauer das Schaltbild der Speicherzellen

10. bis 10 'und des Schalters 14. in einem Spaltenabi m 1

schnitt. Es sei vorausbemerkt, daß ein Speicher ein statischer MOS RAM ist und eine E/R-Zelle mit Polysiliciumwiderstand enthält. Der Schalter 14.. weist eine Reihenschaltung aus einem p-Kanal MOSFET 30 und einem n-Kanal MOSFET 32 auf. Der Drainanschluß des p-Kanal MOSFET ist mit der zweiten Wortleitung 2WL und der Sourcean-Schluß mit der entsprechenden ersten Wortleitung 1WL und dem Drain des MOSFET 32 verbunden. Der Spaltenabschnittswähler 22 besitzt einen Spaltenabschnittdekodierer und einen Zeilenadreß-Transientdetektor. Ein Spaltenabschnittsauswahlsignal SD + φ wird vom Zeilenabschnittswähler 22 auf die Gates der MOSFETs 30 und 32 gegeben. Das Signal SD ist ein invertiertes Signal des Ausgangssignals vom Spaltenabschnittdekodierer. Das Signal φ

wird als Wortleitungssperrimpuls erzeugt, wenn die Zeilenadresse gewechselt wird. Wenn eine Zeile in zwei Abschnitte unterteilt ist, kann MSB des Spaltenadreßsignals als Signal SD verwendet werden.

Es soll nun der Speicherzellenzugriff der Halbleiterspeichervorrichtung nach der ersten Ausführungsform anhand des Zeitablaufdiagramms der Fig. 3A bis 3F beschrieben werden. Es sei angenommen, daß die gewünschte Zelle sich in der e-ten Zeile des j-ten Spaltenabschnitts befindet. Wenn die Zeilenadresse geschaltet ist, wie in Fig. 3A gezeigt, ist die i-te Zeile ausgewählt. Hierbei wird der Wortleitungssperrimpuls φ erzeugt, wie in Fig. 3B dargestellt. Die i-te zweite Wortleitung 2WL. erhält Η-Pegel (VDD) über den Zeilendekodierer 16, während der Impuls φ _T erzeugt wird, wie in Fig. 3C gezeigt. Aufgrund des Spaltenadreßsignals erzeugt der Spaltenabschnittsdekodierer gemäß Fig. 3D ein Abschnittsdekodiersignal SD. der j-ten Spalte. Das Spaltenabschnittsauswahlsignal SD. + Φ_Ύ vom Spaltenabschnittwähler 22 geht nach L (VSS), wie Fig. 3E zeigt. Damit wird der p-Kanal MOSFET 30 eingeschaltet, während der η-Kanal MOSFET 32 abschaltet. Eine Spannung an der zweiten Wortleitung 2WL. wird der ersten Wortleitung 1WL. über den p-Kanal MOSFET 30 zugeführt, so daß die erste Wortleitung 1WL. nach H geht, wie in Fig. 3F gezeigt. Damit sind die m Speicherzellen eines Spaltenabschnitts, in dem sich die gewünschte Zelle befindet, angesteuert, und ihre Daten werden auf die Bitleitungen ausgelesen.

Bei dem ersten Ausführungsbeispiel der Erfindung werden, auch wenn die Wortleitung der i-ten Zeile (zweite Wortleitung 2WL.) angewählt ist, nicht sämtliche Speicherzellen, die mit dieser Wortleitung verbunden sind, erregt. Nur die mit einer der vielen ersten Wortleitungen ver-

bundenen Speicherzellen, die mit der zweiten Wortleitung verbunden sind, werden erregt. Mit anderen Worten, die Zahl von Speicherzellen, die mit der zweiten Wortleitung verbunden sind, ist auf einen Bruchteil der Zahl von Zeilenabschnitten (in diesem Ausführungsbeispiel k) herabgesetzt im Vergleich zu der Zahl von Speicherzellen, die in einer herkömmlichen Halbleiterspeichervorrichtung angeschlossen sind. Aus diesem Grunde ist die Streukapazität der Wortleitungen insgesamt verringert. Wenn die Länge der Wortleitungen geringer ist, ist außerdem auch deren Widerstand verringert, so daß auch die auf der Wortleitung auftretende Verzögerung kürzer ist. Auch mit . vergrößerter Anzahl von Speicherzellen wird die Zugriff szeit nicht länger, so daß die Bildung eines Speichers mit großer Kapazität möglich ist. Zugleich wird der Energiebedarf gesenkt, es braucht auf Wärmeabfuhrprobleme keine Rücksicht genommen zu werden, und es kann damit ein Speicher größerer Kapazität aufgebaut werden

Wenn, zurückkommend auf die Fig. 3A bis 3F, die Zeilenadresse geschaltet ist (s. Fig. 3A), nachdem Zugang zur gewünschten Speicherzelle erhalten wurde, wird der Impuls φ (Fig. 3B) erzeugt. Die zweite Wortleitung 2WL. geht dabei, wie in Fig. 3C gezeigt, nach L. Das Spaltenabschnittsauswahlsignal SD. + φ geht synchron mit der vorderen Flanke des Impulses φ _χ nach H, wie in Fig. 3E dargestellt. P-Kanal MOSFET 30 wird abgeschaltet, und η-Kanal MOSFET 32 wird eingeschaltet. Wie Fig. 3F zeigt, geht die erste Wortleitung 1WL. nach L (VSS-Pegel). Die mit der ersten Wortleitung 1WL. verbundenen Speicherzellen werden entregt. Wenn danach das Spaltenadreßsignal sich ändert, geht das Spaltenabschnittrdekodiersignal SD. nach H, wie in Fig. 3D gezeigt.

Anders als die herkömmliche Halbleiter-Speichervorrich*· tung besitzt das erfindungsgemäße Ausführungsbeispiel eine Doppelwortleitungskonstruktion. Dies läßt sich mit einem Zweischichtenaufbau der ersten und zweiten Wortleitungen erzielen. Der Elementenaufbau dieses Ausführungsbeispiels wird nachfolgend beschrieben. Fig. 4 zeigt die Speicherzellen von zwei Zeilen und die erste

^O ^un(ä zweite Wortleitung. Fig. 5 zeigt in Draufsicht das Strukturmuster des in Fig. 4 gezeigten Schaltkreiselementes, während in Fig. 6 eine Schnittansicht nach Linie VI-VI¹ in Fig. 5 dargestellt ist. In den Fig. 4 bis 6 sind für gleiche Teile dieselben Bezugszeichen verwendet. Jedes der beiden Speicherzellenmuster ist zum Mittelabschnitt, mit dem die Bitleitungen berührt werden, symmetrisch. Eine Vielzahl von ersten Wortleitungen jedes Spaltenabschnitts einer Zeile ist in der ersten Schicht ausgebildet, und eine einzige zweite Wortleitung für eine Zeile ist in der zweiten Schicht auf den ersten Wortleitungen ausgebildet. Die erste und zweite Wortleitung sind aus polykristallinem Silicium hergestellt. Die zweite polykristalline Siliciumschicht bildet auch die. Lasten mit hohem Widerstand 40, 42, 52 und 54. Die zweite Wortleitung wird durch teilweise Ausbildung einer Schicht mit geringem Widerstand wie MoSi_ in der zweiten polykristallinen Siliciumschicht oder durch Diffundieren von Störstellen mit hoher Konzentration in die zweitepolykristalline Siliciumschicht gebildet. Da-

gO durch erhält man eine zweite Wortleitung mit niedrigem Widerstand. Da ein Zweischichten-Wortleitungsaufbau erhalten wird, wird die Wortleitungsverzögerung verhindert, und es wird ohne Bereichsvergrößerung der Speicherzellen die Verlustenergie vermindert.

Halbleiterspeicherzellen gemäß weiterer Ausführungsbeispiele der Erfindung werden nachfolgend beschrieben.

Diese betreffen Abwandlungen von Schaltelementen zum Verbinden der Speicherzellen mit den einzelnen Spaltenabschnitten und der zweiten Wortleitung. Im zweiten Ausführungsbeispiel gemäß Fig. 7 wird derselbe Schalter wie im ersten Ausführungsbeispiel eingesetzt. Der Schalter weisteinen p-Kanal MOSFET 17 auf, der zwischen eine zweite Wortleitung 2WL und die entsprechende erste Wortleitung 1WL eingefügt ist, sowie einen η-Kanal MOSFET 72 der zwischen der zugehörigen ersten Wortleitung 1WL und einer Masseklemme VSS liegt. Anders als beim ersten Ausführungsbeispiel sind die Gates der MOSFETs 70 und ⁿ2 mit verschiedenen Signalleitungen verbunden. Das Signal SD vom Spaltenabschnittdekodierer wird dem Gate des p-Kanal MOSFET 70 und das Wortleitungssperrsignal φ_χ dem Gate des η-Kanal MOSFET 72 zugeleitet.

Die Signalzeitabläufe der Fig. 3A bis 3F sind ohne Veränderung auf den Ablauf des zweiten Ausführungsbeispiels zu beziehen. Wenn also die Zeilenadresse geändert wird, dann wird das Wortleitungsperrsignal φ~ erzeugt. Während dieser Dauer bleibt der η-Kanal MOSFET 72 eingeschaltet, während die erste Wortleitung 1WL auf L gehalten wird.

Währenddessen nimmt die zweite Wortleitung 2WL H an. Wenn das Wortleitungsperrsignal Φ_Ύ nach L geht, geht Signal SD vom Spaltenabschnittsdekodierer nach L. Der p-Kanal MOSFET 70 wird dann eingeschaltet, und von der zweiten Wortleitung 2WL wird zur ersten Wortleitung 1WL ein Η-Signal übermittelt. Dadurch werden die Speicherzellen 1O₁ bis 10 eines Spaltenabschnitts erregt. Nach Zugriff zur Speicherzelle ändert sich die Zeilenadresse, und das Wortleitungssperrsignal φ wird erzeugt. Der n-Kanal MOSFET 72 schaltet ein, so daß das Potential auf der ersten Wortleitung 1WL auf L gesetzt wird.

Ein drittes Ausführungsbeispiel der Erfindung ist in der Fig. 8 gezeigt. Da ein Signal, das durch Invertieren eines Ausgangssignals von einem Zeilendekodierer erhalten wird, einer zweiten Wortleitung zugeführt wird, ist diese durch 2WL bezeichnet. In den ersten beiden Ausführungsbeispielen ist die zweite Wortleitung 2WL mit dem Drainanschluß des Schalt-MOSFET verbunden. Beim dritten Ausführungsbeispiel dagegen ist die zweite Wortleitung 2WL mit dem Gate eines Schalt-MOSFET verbunden. Die Anordnung bei den ersten beiden Ausführungsbeispielen wird als Draineingangsschaltung, die beim dritten Ausführungsbeispiel als Gateeingangsschaltung bezeichnet. Gemäß Fig. 8 ist die zweite Wortleitung 2WL mit dem Gate eines p-Kanal MOSFET 76 verbunden, mit dessen Source die erste Wortleitung 1WL in Verbindung steht, die auch an das Drain des η-Kanal MOSFET 78 geführt ist. Ein Signal SD χ φ wird dem Drain des MOSFET 76, ein Signal SD + φ dem Gate des MOSFET 78 zugeführt.

Folgender Ablauf tritt im dritten Ausführungsbeispiel· ein. Wenn das Wortleitungssperrsignal φ- nach H geht, geht die zweite Wortleitung 2WL nach L, und MOSFET 76 ist eingeschaltet. Auch wenn das Signal Φ_τ nach L geht, ist Signal SD auf H gesetzt. Deswegen führt die erste Wortleitung 1WL H, und die Speicherzellen eines Spaltenabschnitts sind erregt. Wenn der Speicherzugriff erfolgt ist, geht die zweite Wortleitung 2WL nach H, und der p-Kanal MOSFET 76 wird abgeschaltet. Das Signal SD + φ ist dann auf H gesetzt, so daß der η-Kanal MOSFET 78 eingeschaltet ist, aus diesem Grund geht die erste Wortleitung 1WL nach L. Die Gateeingangsschaltung dieses Ausführungsbeispiels hat Gleichrichterfunktion am MOSFET 76 und eine kürzere Verzögerungszeit als die Draineingangsschaltung.

Die drei beschriebenen Ausführungsbeispiele sind mit einem Schalter zur Auswahl der ersten Wortleitung an einem Ende der ersten Wortleitung ausgestattet. Wenn die erste Wortleitungsverzögerung etwa gleich der Verzögerung der zweiten Wortleitung ist, muß der Schalter in der Mitte der ersten Wortleitung angeordnet sein, damit die Verzögerung der ersten Wortleitung vermindert wird, wie noch beschrieben wird.

In einem vierten, in Fig. 9 gezeigten Ausführungsbeispiel weist ein Schalter die η-Kanal MOSFETs 80 und 82 in Reihe zwischen einer zweiten Wortleitung 2WL und der Masseanschlußklemme VSS auf. Der Verbindungspunkt zwischen den MOSFETs 80 und 82 ist mit einer ersten Wortleitung 1WL an einer Zwischenstelle verbunden (z.B. zwischen Speicherzelle 10 /₂ und 10, /o+i) ^^er Speicherzellender des einen Spaltenabschnitts. Signale SD und SD werden den Gates der MOSFETs 80 und 82 zugeführt. MCSFET 80 wird dabei durch Signal SD nach Auswahl des Spaltenabschnitts eingeschaltet. Wenn der Speicherzugriff erfolgt ist, wird MOSFET 82 aufgrund des Signals SD eingeschaltet.

Bei der vierten, soeben beschriebenen Ausführungsform sind nur η-Kanal MOSFETs im Schalter enthalten. Wenn die Speicherzellen aus nur η-Kanal MOSFETs bestehen, braucht kein CMOS-Aufbau verwendet werden, wodurch der Anstieg der Elementenbereiche und auch ein Latcu-up-Effekt unterbunden werden.

Handelt es sich beim η-Kanal MOSFET 80 um einen Anreicherungstyp, ist das Potential auf der ersten Wortleitung 1WL um einen Schwellspannungswert des MOSFET 60 niedriger als auf der zweiten Wortleitung. Es wird in diesem Fall zur Erhöhung des Spannungspegels des Sig-

nals SD über den VDD-Pegel ein Hochziehwiderstand verwendet, wodurch der Einschaltwiderstand des MOSFET 80 vermindert wird, um auf diese Weise die Speicherzelle zuverlässig zu erregen. Ist jedoch der η-Kanal MOSFET vom Verarmungstyp, werden die Ladungen der ersten Wortleitung auf die zweite Wortleitung über den MOSFET 80 entladen/ wenn die zweite Wortleitung nach L geht. Damit kann die Verzögerung der ersten Wortleitung verringert werden.

In Fig. 10 ist ein fünftes Ausführungsbeispiel der erfindungsgemäßen Halbleiterspeichervorrichtung gezeigt. Ein Schalter weist einen η-Kanal MOSFET 84 und einen Widerstand 86 in Reihe zwischen einer zweiten Wortleitung 2WL und einer Masseklemme VSS auf. Der Drainanschluß des η-Kanal MOSFET 84 ist mit der zweiten Wortleitung 2WL verbunden, während der Sourceanschluß mit der ersten Wortleitung 1WL in Verbindung steht. Ein Signal SD wird dem Gate des MOSFET 84 zugeleitet. Dieses wird durch das Signal SD eingeschaltet, so daß die Speicherzellen erregt werden. Der MOSFET 84 wird dann abgeschaltet, um die Ladungen an die erste Wortleitung 1WL über den Widerstand 86 abzugeben, wodurch die Speicherzellen entregt werden. Es sei hier bemerkt, daß der Widerstand 86 durch einen Mehrschichtaufbau gebildet sein kann. Der Aufbau des fünften Ausführungsbeispiels eignet sich für die Herstellung einer kompakten Speichervorrichtung großer Kapazität. Ist der η-Kanal MOSFET 84 ein Anreicherungstyp, muß das Signal über VDD in derselben Weise wie beim vierten Ausführungsbeispiel hochgezogen werden.

Wenn in diesem Ausführungsbeispiel der MOSFET 84 einge-3ü schaltet gehalten wird und die zweite Wortleitung 2WL auf Η-Pegel gesetzt ist, fließt durch den MOSFET 84 und den Widerstand 86 ein Gleichstrom, wodurch Energie ver-

braucht wird. Dies^ geschieht jedoch nur an einer Stelle im gesamten Chip. Damit ist dieser Energieverbrauch vernachlässigbar. Die erste Wortleitung wird über den Widerstand 86 entladen, wenn der Spaltenabschnitt innerhalb einer Zeile auf einen anderen Spaltenabschnitt umgeschaltet wird. Die Entladungszeit ist unabhängig von der Zugriffszeit, so daß sie nur mit Hinblick auf den Energieverbrauch verlängert werden kanⁿ.. Der Wert des Widerstandes 86 wird deshalb so gewählt, daß das Potential auf der ersten Wortleitung, das durch Dividieren des Potentials auf der zweiten Wortleitung zwischen dem Widerstand des MOSFET 84 im Einschaltzustand und dem Widerstand des Widerstands 86 erhalten wird, hoch genug für die Erregung der Speicherzelle ist. Der Wert des Widerstands 86 braucht nicht ein besonders niedriger Widerstandswert zu sein.

In nicht gezeigter Abwandlung des obigen Ausführungsbeispiels kann ein p-Kanal MOSPET anstelle des n-Kanal MOSFET 84 verwendet werden, dem dann ein Signal SD am Gate zugeleitet wird. Bei dieser Abwandlungsform werden die Ladungen auf der ersten Wortleitung hauptsächlich über den p-Kanal MOSFET auf die zweite Wortleitang entladen. Es sei festgehalten, daß eine dem Schwellwert des p-Kanal MOSFET entsprechende Spannung über den Widerstand entladen wird.

Die Darstellung der Fig. 11 zeigt ein sechstes Ausführungsbeispiel der erfindungsgemäßen Halbleiter-Speichervorrichtung. Mit dem Gate eines p-Kanal MOSFET 9C ist eine zweite Wortleitung 2WL und mit dem Sourceanschluß die erste Wortleitung verbunden, die auch über einen Widerstand 92 mit der Masseklemme VSS Verbindung hat.

Dem Drainanschluß des MOSFET 90 wird das Signal SD zugeleitet. Hat Signal SD Η-Pegel, und ist die zweite Wort-

leitung 2WL auf L, so ist MOSFET 90 eingeschaltet/ und die erste Wortleitung 1WL führt H. Auch bei diesem Ausführungsbeispiel werden die Ladungen auf der ersten Wortleitung 1WL hauptsächlich über den MOSFET 90 abgeführt.

Bei obigen Ausführungsbeispielen sind die ersten Wortleitungen jeweils auf einer Seite der zweiten Wortleitung angeordnet. Es kann jedoch ein siebtes/ in der Fig. 12 gezeigtes Ausführungsbeispiel mit einbezogen werden. Bei diesem sind erste Wortleitungen 1WL. und 1WL. auf jeweils einer Seite einer zweiten Wortleitung 2WL angeordnet. Zwischen der zweiten Wortleitung 2WL und der ersten Wortleitung 1WL. und zwischen der zweiten Wortleitung 1WL und der ersten Wortleitung 1WL. liegt jeweils ein p-Kanal MOSFET 94. und 94.. Widerstände 96. und 96. sind zwischen die erste Wortleitung 1WL. bzw. die erste. Wortleitung 1WL. und Masse VSS eingefügt. Den Gates der MOSFETs 94. und 94. werden Signale SD₁ und SD. zugeleitet.

Aus den Fig. 13 und 14, die eine Draufsicht des Anordnungsmusters bzw. einen Schnitt nach der Linie XIV-XIV ir. Fig. 13 zeigen/ geht hervor/ daß die einzige zweite Wortleitung 2WL gemeinsam für die beiden ersten Wortleitungen 1WL. und 1WL. verwendet werden kann. Um den Widerstand der zweiten Wortleitung zu verkleinern und damit die Verzögerung darauf, wird die zweite Wortleitung vorzugsweise breiter hergestellt.

Bei den beschriebenen Ausführungsbeispielen sind alle Schalter MOSFETs mit Übertragungsgates. Wenn das Signal auf der zweiten Wortleitung nicht mit dem Ausgangssignal des Zeilenabschnittwählers wegen Herstellungsschwankunrrnn synchronisiert ist, bleibt das Übertragungsgate ein-

geschaltet, und die zugehörigen Zellen werden nicht entregt. Um dies zu verhindern, wird in einem achten Ausführungsbeispiel gemäß Fig. 15 als Schalter eine Logikschaltung, genauer gesagt ein NOR-Gatter 98 verwendet. Die Eingangsklemmen des NOR-Gatters 98 sind mit der zweiten Wortleitung 2WL und einer SD-Signalleitung verbunden. Die Ausgangsklemme des NOR-Gatters 98 ist mit einer ersten Wortleitung 1WL verbunden. Das NOR-Gatter besteht gemäß Fig. 16 aus vier Elementen. Anstelle des NOR-Gatters 98 kann ein UND-Gatter verwendet werden, das jedoch sechs Elemente und damit mehr Raum benötigt, was unvorteilhaft ist.

Wenn bei diesem Ausführungsbeispiel die zweite Wortleitung 2WL und die SD-Signalleitung nach L gehen, geht die erste Wortleitung 1WL nach H, und die Zellen werden erregt. Um die Zellen zu entregen, muß wenigstens die zweite Wortleitung 2WL oder die SD-Signalleitung H-Pegel erhalten, unabhängig von dem Zeitverlauf der ansteigenden Flanke des 2WL- und SD-Signals. Als Folge davon können die Speicherzellen zuverlässig erregt bzw. entregt werden.

Aus der bisherigen Beschreibung geht hervor, daß die Wortleitungsverzögerung und der Energieverbrauch wegen der Doppelwortleitungskonstruktion vermindert werden, so daß ein schnellerer Speicher mit höherer Kapazität erhalten wird. Gemäß obiger Beschreibung werden die Speicherzellen erregt, wenn die erste Wortleitung H-Pegel erhält. Die Speicherzellen können aber auch erregt werden, wenn die erste Wortleitung auf L-Pegel gesetzt wird. In diesem Fall muß der Kanaltyp des als Schalter verwendeten MOSFET umgekehrt werden, und der Pege¹. des Spaltenabschnittwählersignal wird invertiert. Außerdem ist im obigen Ausführungsbeispiel die zweite Wortleitung

aus polykristallinem Silicium gebildet, sie kann jedoch auch aus einer zweiten Aluminiumschicht bestehen. In diesem Fall ist die zweite Wortleitung hinreichend von der ersten Wortleitung entfernt, und die Streukapazität ist weiter vermindert. Neben diesem Vorteil wird auch die Verzögerungszeit der zweiten Wortleitung verkürzt, da Aluminium einen geringen Widerstandswert hat, was eine weitere Verbesserung bedeutet.

Die bisher beschriebenen Ausführungsbeispiele besitzen einen Aufbau mit doppelter Wortleitung. Die folgenden Ausführungsbeispiele sind nun mit doppelter Bitleitung ausgestattet. Fig. 17 zeigt ein schematisiertes Blockschaltbild einer Halbleiter-Speichervorrichtung nach einem neunten Ausführungsbeispiel der Erfindung. Die Speicherzellen 110 sind in Matrixform (I-Zeilen χ J-Spalten) angeordnet. Die Verbindungen zwischen den Speicherzellen 110. bis 110_ jeder Spalte sind dieselben.

Der Einfachheit halber sind nur die Speicherzellen einer Spalte dargestellt. Diese Speicherzellen weisen E/R-Zellen eines SRAM auf. Die Speicherzellen 110. bis 11O₁ sind in Zeilenabschnitten 112.. bis 112. (1 = I/n) aufgeteilt, von denen jeder η Speicherzellen enthält. Jede der ersten Bitleitungen 1BL- bis 1BL. .und jeder der ersten Bitleitüngen 1BL₁ bis IBL. sind mit den zugehörigen Zeilenabschnitten 112. bis 112. verbunden. Die ersten Bitleitungen 1BL- bis 1BL. sind mit einer zweiten Bitleitung 2BL über Schalter 114- bis 114. verbunden. Die ersten Bitleitungen 1BL- bis 1BL. sind mit einer zweiten Bitleitung 2BL über Schalter 116- bis 116. verbunden. Ein Ende jeder Bitleitung 1BL- bis 1BL ist mit einem entsprechenden Vorladelasttransistor U- bis U.

verbunden, gleiches gilt für die ersten Bitleitungen 1BL- bis 1BL., die mit einem Vorladelasttransistor U-bis U, verbunden sind. Ein Ende jeder zweiten Bitleitung 2BL und 2BL ist jeweils mit dem zugehörigen Lasttran-

U bzw. U v§£buftde«. Lefeütare können auch wtsyj«?lausen werden, wobei dann ein Ende der zweiten Bitleitungen 2BL und 2BL direkt mit der Speisungsquelle VDD verbunden ist. Das andere Ende der beiden Bitleitungen 2BL und 2BL ist über je einen Bitleitungsauswahltransistor T bzw. T mit einer zugehörigen Fühlerleitung S bzw. S quer verbunden. Die Speicherzellen 11O₁ bis 110,. einer jeden Zeile sind-mit einem Zeilendekodierer 118 über Kortleitungen WL₁ bis WL verbunden. Die Schalter 114. bis 114.. sind zusammen mit den Schaltern 11O₁ und 116, mit einem Zeilenabschnitsdekodierer 120 verbunden. Bei diesem Ausführungsbeispiel sind zwei Arten von Bitleitungen 1BL (1BL) und 2Bl (2BL) für die Speicherzellen einer jeden Spalte angeordnet. Die zweite Bitleitung 2BL (2BL) ist mit einer Anzahl der ersten Bitleitungen 1BL MBL) verbunden. Die Gates der Bitleitungsauswahltransistoren T und T sind zusammengeschaltet und dann mit einem Spaltendekodierer 122 verbunden. Ein Ende der jeweiligen Fühlerleitungen S und S ist mit einer Schaltschaltung 124, das andere mit einem Leseverstärker 126 verbunden.

In diesem neunten Ausführungsbeispiel müssen die Schalter 114 und 116 zwischen der ersten und der zweiten Bitleitung Mittel zum Übertragen in zwei Richtungen enthalten, z.B. ein Übertragungsgate (Fig. 18) aus einem einzigen MOSFET oder einen Zweirichtungsverstärker (Fig. 19) für vier MOSFETs. Genauer gesagt können gemäß Fig. 18 p-Kanal MOSFETs 130. und 13O.₊₁ zwischen die zweite Bitleitung 2Bl und die erste Bitleitung 1BL. bzw. zwischen die zweite Bitleitung 2BL und die erste Bitleitung 1BL. ₁ geschaltet sein. P-Kanal MOSFETs 132. und 132. ₁ sind zwischen die zweite Bitleitung 2BL und die erste Bitleitung 1BL. bzw. zwischen die zweite Bitleitung 2BL und die erste Bitleitung 1BL. . gelegt. Ein Ausgangssignal SD-^ vom Zeilenabschnittsdekodierer

120 wird den Gates der MOSFETs 130_± und 132_± zugeleitet. Ein Ausgangssignal SD. . vom Zeilenabschnittdekodierer 120 wird den Gates der MOSFETs 13O.₊₁ und 132.₊₁ zugeführt. Als MOSFET-übertragungsgate kann ein n-Kanal MÖSFET verwendet werden. In diesem Fall wird seinem Gate ein Signal SD zugeleitet. Ein aus einem p-Kanal MOSFET gebildetes CMOS-Übertragungsgate und ein n-Kanal MOSFET in Parallelschaltung können ebenfalls verwendet werden. Wie in Fig. 19 gezeigt, enthält der Zweirichtungsverstärker vier n-Kanal MOSFETs 140, 142, 144 und 146. Die MOSFETs 140, 142 liegen in Reihe zwischen der ersten Bitleitung 1BL und Masse VSS. Die MOSFETs 144 und 146 liegen in Reihe zwischen der zweiten Bitleitung 2BL und Masse VSS. Das Gate des MOSFETs 142 ist mit der zweiten Bitleitung 2BL, das Gate des MOSFETs 146 mit der ersten Bitleitung 1BL verbunden. Signale SD'WE und SD'WE werden den Gates der MOSFETs 140 und 144 zugeleitet. Das WE-Signal ist ein Schreib/Freigabesignal, das während des Einschreibvorgangs auf H gesetzt ist. Der Auslesevorgang der Speicherzelle 11O₁ der Vorrichtung wird in Verbindung mit den Zeitabläufen der Fig. 2OA bis 2OD beschrieben. Es sei angenommen, daß die Daten "1" in der ' Speicherzelle 11O₁ gespeichert sind. Wenn die Wortleitung WL₁ nach H geht, wie in Fig. 2OA gezeigt, ist die Speicherzelle 110. erregt. Die ersten Bitleitungen 1BL₁ und 1BL₁ gehen nach H bzw. L, wie durch ausgezogene bzw. gestrichelte Linien in Fig. 2OB dargestellt. Das Ausgangssignal SD₁ vom Zeilenabschnittsdekodierer 120 geht nach H, was in Fig. 2OC dargestellt ist, und die Schalter 114. und 116.. werden eingeschaltet, so daß die zweiten Bitleitungen 2BL bzw. 2BL auf H bzw. L gesetzt sind, wie in Fig. 2OD ausgezogen bzw. gestrichelt gezeigt ist. Die Signale der zweiten Bitleitungen 2BL und 2BL werden durch den Leseverstärker 126 über die Bitleitungsabschnittstransistoren T bzw. T und die Fühlerleitungen S bzw. S verstärkt. Um Daten in die Speicherzelle

einzuschreiben, werden von den Fühlerleitungen S und

S Einschreibdaten an die zweiten Bitleitungen 2BL und 2BL über die Bitleitungsauswahltransistoren T und T geliefert,

Gemäß diesem Ausführungsbeispiel ist nur ein Paar der ersten Bitleitungen 1BL und 1BL mit den zweiten Bitleitungen 2BL und 2BL verbunden, wenn Speicherzugriff hergestellt ist. Aus diesem Grund sind nur η Speicherzellen mit den Bitleitungen verbunden, was zu einer Verminderung der Streukapazität der Bitleitungen im Vergleich zu herkömmlichen Speichervorrichtungen führt. Folglich ist die Bitleitungsverzögerungszeit ebenfalls verkürzt.

Wenn beispielsweise ein 265 kBit SRAM in einem Bitleitungsauf teilsystem verwendet wird, sind 256 Speicherzellen mit der einzigen Bitleitung verbunden.. In diesem Fall beträgt die Streukapazität der Bitleitung 4 pF. Wenn 276 Speicherzellen in 16 Abschnitte aufgeteilt werden, so daß jeder Abschnitt 16 Speicherzellen enthält, beträgt die Streukapazität der ersten Bitleitung nur 0,125 pF, also 1/16 von 4 pF. Die Streukapazität der zweiten Bitl'eitung wird'zu 0,8 pF berechnet. Es ergibt sich also eine Streukapazität von 0,925 pF, also etwa 1/4 von 4 pF. Damit ist die Zeitverzögerung gegenüber dem Fall einer herkömmlichen Speichervorrichtung auf der Bitleitung auf ein Viertel gesenkt. Auch bei einer Steigerung der Speicherkapazität wird deshalb ein sehr schnell arbeitender Halbleiterspeicher geschaffen.

Im neunten Ausführungsbeispiel kann der Doppelbitleitungsaufbau durch einen Zweischichtaufbau der ersten und zweiten Bitleitungen erzielt werden. Fig. 21 zeigt das Schaltungsmuster von zwei Speicherzellen für zwei Zeilen und die erste und die zweite Bitleitung. Fig. ist eine Draufsicht auf das Anordnungsmuster, während Fig. 23 einen Schnitt nach der Linie XXIII-XXIII¹ in

ΜΙ. 2 2. wl.iiltii.ij I IjI . in ilen 1'¹JiJ. J. I IjJ ti J. S ulnd für dieselben Teile dieselben Bezugszeichen verwendet. In den in Fig. 22 gezeigten Mustern sind der Darstellung wegen die erste und die zweite Bitleitung weggelassen. Jede der beiden Speicherzellenmuster ist symmetrisch mit den Wortleitungen angeordnet/ so daß der Flächenbedarf der Speicherzellen besonders klein gehalten ist. Die MOSFETs 154, 156, 166 und 168 sind MOSFETs mit Polysiliciumgate. Die Widerstände 150, 152, 162 und 164 sind in einer zweiten polykristallinen Siliciumschicht ausgebildet. Die erste und die zweite Bitleitung sind durch eine erste und eine zweite Aluminiumschicht gestaltet.

Gemäß der Erfindung ist ein Doppelwort- oder Bitleitungs¹-aufbau verwendet, und die Streukapazität der Wort- oder Bitleitung ist herabgesetzt. Die Verzögerungszeit der Wort- oder Bitleitung ist auf diese Weise verkleinert,

on womit man eine sehr schnell arbeitende Halbleiterspeichervorrichtung erhält. Änderungen im Rahmen der Erfindung sind möglich. So ist nicht unbedingt eine Doppelausführung der Wort- oder Bitleitung erforderlich, sondern jede geeignete Zahl kann gewählt werden. Auch können sowchl Wortleitung als auch Bitleitung gemeinsam in Doppelausführung oder in Ausführung mit irgendeiner anderen Zahl vorhanden sein. Darüber hinaus kann anstelle der E/R-RAM-Zelle eine CMOS SRAM-Zelle oder eine DRAM-Zelle verwendet werden. Beim obigen Beispiel ist ein Ende der Bitleitung mit einem entsprechenden Vorladelasttransistor, der im Normalzustand eingeschaltet ist, verbunden. Dieser kann auch durch einen p-Kanal MOSFET ersetzt werden. Das Gate des p-Kanal MOSFET wird dann im Vorladebetrieb auf L und im Auslesebetrieb auf H gesetzt,

ο= womit dann ein Bitleitungsvorladespeicher erhalten wird.

Claims

TOKYO SHIBAURA DENKI KABUSHIKI KAISHA KAWASAKI-SHI / JAPAN

Halbleiter-Speichervorrichtung

Patentansprüche

1J Halbleiter-Speichervorrichtung mit einer Vielzahl von Speicherzellen, die in einer zweidimensionalen Matrix angeordnet sind/ mit Wortleitungen, die mit dan Speicherzellen einer jeden Zeile, und Bitleitungen, die mit den Speicherzellen einer jeden Spalte verbunden sind, dadurch gekennzeichnet, daß die Speicherzellen einer jeden Zeile in eine Vielzahl von Spaltenabschnitten

(12. bis 12,) unterteilt sind, wobei die Wortleitungen erste Wortleitungen (1WL₁ bis 1WL, ) , welche jeweils mit den Speicherzellen eines jeden Spaltenabschnitts verbunden sind, und zweite Wortleitungen (2WL) für die Speicherzellen einer jeden Zeile aufweisen, und daß Schaltermittel (14. bis 14, ) zwischen die ersten Wortleitungen und die zweiten Wortleitungen zum Verbinden der ersten Wortleitungen einer jeden Zeile mit der entsprechenden zweiten Wortleitung geschaltet sind.
2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Schaltermittel Schalter aufweisen, die zwischen die zweite Wortleitung und die jeweiligen ersten Wortleitungen eingefügt und durch ein Spaltenabschnittauswahlsignal gesteuert sind, das aufgrund eines Spaltepadreßsignals erzeugt wird.

332S042
3. Vorrichtung nach Anspruch 2, dadurch gekennzeichnet/ daß ein Schalter aus einem ersten MOSFET (30, 70, 80) · besteht, der mit seinem Drainanschluß an die zweite Wortleitung und mit seinem Sourceanschluß an die erste Wortleitung angeschlossen ist, und einen zweiten MOSFET (32, 72, 82) aufweist, der mit seinem Drainanschluß mit der ersten Wortleitung und mit seinem Sourceanschluß mit einer Bezugsenergiequelle (VSS) verbunden ist, während das Spaltenabschnittsauswahlsignal den Gates des ersten und zweiten MOSFETS zugeleitet wird.
4. Vorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß das erste und das zweite MOSFET (30, 32) unterschiedliche Kanaltypen sind, deren Gates miteinander verbunden sind.
5. Vorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß das ersten und das zweite MOSFET (80, 82) von derselben Kanaltype sind und ein durch Invertieren eines dem Gate des ersten MOSFETs zugeführten Signals gewonnenes Signal dem Gate des zweiten MOSFET zugeführt wird.
6. Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß der Schalter ein MOSFET (84, 94) aufweist, das mit seinem Drainanschluß mit"der zweiten Wortleitung und mit seinem Sourceanschluß mit der ersten Wortleitung verbunden ist, während ein Widerstand (86, 96) zwischen die erste Wortleitung und eine Bezugsenergiequelle (VSS) geschaltet ist.
7. Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß der Schalter einen ersten MOSFET (76) , dessen Gate mit der zweiten Wortleitung und dessen Source

mit der ersten Wortleitung verbunden sind, und einen zweiten MOSFET (78) , dessen Drain mit der ersten Wortleitung und dessen Source mit einer Bezugsenergiequelle (VSS) verbunden sind, aufweist und daß das Spaltenabschnxttsauswahlsignal dem Drainanschluß des ersten MOSFET und dem Gate des zweiten MOSFET zugeleitet wird.
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8. Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß der Schalter ein MOSFET (90) aufweist, dessen Gate mit der zweiten Wortleitung und dessen Source mit der ersten Wortleitung verbunden sind, und daß ein Widerstand zwischen die erste Wortleitung und eine Bezugsenergiequelle (VSS) eingefügt ist.
9. Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß der Schalter in die Mitte der ersten Wortleitung eingesetzt ist.
10. Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß der Schalter ein NOR-Gatter ist.
11. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die erste Wortleitung aus einer ersten Schicht von polykristallinem Silicium und die zweite Wortleitung aus einer zweiten Schicht von polykristallinem Silicium gebildet sind.
12. Vorrichtung nach Anspruch 11, dadurch gekennzeichnet, daß die Speicherzelle eine statische Speicherzelle mit einer polykristallinen Siliciumhochwiderstandslast ist und daß die zweite Wortleitung durch Vermindem des Widerstandes der Hochwiderstandslast gebildet ist.
13. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die erste Wortleitung aus einer ersten Schicht von polykristallinem Silicium gebildet ist und die zweite Wortleitung aus einer zweiten Schicht aus Aluminium besteht.
14. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Speicherzellen einer jeden Spalte in eine Vielzahl von Reihenabschnitten (112. bis 112..) unterteilt sind, daß die Bitleitungen aus ersten Bitleitungen (1BL., 1BL₁ bis 1BL, bis 1BL,) bestehen, die mit den Speicherzellen der Reihenabschnitte und den zweiten Bitleitungen (2BL₁, 2BL₁ bis 2BLw

die den Speicherzellen einer jeden Spalte zugehören, verbunden sind, und daß die Schaltermittel (114../ 116.. bis 114-, 116,) zwischen die ersten Bitleitungen und die zweiten Bitleitungen zum Verbinden einer der ersten Bitleitungen einer jeden Spalte mit der zweiten, dazugehörigen Bitleitung eingefügt sind.
15. Vorrichtung nach Anspruch 14, dadurch gekennzeichnet, daß die Schaltmittel Schalter sind, die zwischen die zweite Bitleitung und die entsprechenden "ersten Bitleitungen eingefügt und durch ein Zeilenabschnittsauswahlsignal steuerbar sind, das aufgrund eines Zeilenadreßsignals erzeugt wird.
¹6. Vorrichtung nach Anspruch 15, dadurch gekennzeichnet, daß der Schalter ein MOSFET (130, 132) ist, der zwischen die erste und die zweite Bitleitung eingefügt ist und dessen Gate das Zeilenabschnittsauswahlsignal zugeführt wird.
17. Vorrichtung nach Anspruch 15, dadurch gekennzeichnet, daß der Schalter einen zweiten Richtungsverstärker (140, 142, 144, 146) ist.
18. Vorrichtung nach Anspruch 14, dadurch gekennzeichnet, daß die erste Bitleitung aus einer ersten Schicht aus 5 Aluminium und die zweite Bitleitung aus einer zweiten Schicht aus Aluminium gebildet sind.