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Die Erfindung betrifft einen Halbleiterspeicher mit einer Vielzahl von Speicherzellen. Die Speicherzellen sind an eine Wortleitung angeschlossen, eine der Speicherzellen ist an eine Bitleitung angeschlossen. Jeweilige Decoder dienen zur Auswahl der Wort- und Bitleitungen aus jeweils einer Vielzahl von Wort- und Bitleitungen.
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In Halbleiterspeichern, insbesondere bei dynamischen Halbleiterspeichern mit wahlfreiem Speicherzellenzugriff, sogenannten DRAMs (Dynamic Random Access Memories) sind Speicherzellen an den Kreuzungen von Wort- und Bitleitungen angeordnet. Zum Zugriff auf eine der Speicherzellen wird eine Adresse, die die Speicherzelle repräsentiert, an den Halbleiterspeicher angelegt und daraufhin die jeweilige Wortleitung und die jeweilige Bitleitung aktiviert. Die Wortleitung schaltet den Zugriffstransistor der Speicherzelle leitend, so daß der Speicherkondensator über den Zugrifftransistor mit der Bitleitung verbunden wird. Ein Leseverstärker verstärkt das an die Bitleitung angelegte Signal zur Weiterleitung an den ausgangsseitigen Datensignalpfad. Das Einschreiben eines Datenwertes in eine Speicherzelle erfolgt in entsprechender Weise. Nach dem Auslesen von Datenwerten werden die jeweils aktivierten Wortleitungen abgeschaltet (Precharge). Anschließend kann in Folge eines weiteren Speicherzugriffs eine andere Wortleitung aktiviert werden.
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Aufgrund der Länge der Wortleitungen stellen diese eine nicht unerhebliche parasitäre Kapazität dar. Es nimmt daher eine gewisse Zeitdauer in Anspruch, um die aktivierte Wortleitung, welche sich auf einem High-Pegel befindet, zu deaktivieren und dabei vollständig zu entladen und auf Bezugspotential zu legen. In manchen Speicherkonzepten wird die Wortleitung im abgeschalteten Zustand auch mit einem gegenüber Masse negativen Potential während der Precharge-Phase angesteuert. Nach dem Deaktivieren der Wortleitungen sind auch die Bitleitungen zu deaktivieren.
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Mit zunehmender Speichergröße wird die parasitäre Kapazität der Wortleitungen bezogen auf die mit ihr verbundene Anzahl der Bitleitungen größer. Das Deaktivieren der Wortleitung nimmt einen nicht unerheblichen Zeitanteil während eines Zugriffszykluses ein. Die maximal erreichbare Zugriffsgeschwindigkeit wird dadurch begrenzt.
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In der
DE 33 28 042 A1 ist ein Halbleiterspeicher gezeigt, der Wortleitungssegmente sowie eine durchgehende Wortleitung aufweist. Die Wortleitungssegmente sind über Schalter einerseits mit der durchgehenden Wortleitung und andererseits mit Masse verbunden. Die durchgehende Wortleitung ist von einem Wortleitungsdecoder aktivierbar, die Schalter sind von einem Spaltendecoder steuerbar. Bei einem Zugriff auf eine Speicherzelle wird jeweils nur dasjenige der Wortleitungssegmente aktiviert, an welches die betreffende Speicherzelle angeschlossen ist. Anschließend wird dieses Wortleitungssegment wieder deaktiviert.
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Eine Aufgabe der Erfindung besteht darin, einen Halbleiterspeicher anzugeben, dessen Zugriffsgeschwindigkeit erhöht ist.
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Gemäß der Erfindung wird diese Aufgabe gelöst durch einen Halbleiterspeicher, umfassend: eine Vielzahl von Speicherzellen; eine Wortleitung, an die die Speicherzellen angeschlossen sind, um die Speicherzellen zu aktivieren, wobei mindestens zwei Wortleitungssegmente vorgesehen sind; eine Bitleitung, die an eine der Speicherzellen angeschlossen ist, um einen Datenwert von oder zu der einen der Speicherzellen zu übertragen; einen ersten Decoder zur Auswahl der Wortleitung aus einer Vielzahl von Wortleitungen in Abhängigkeit von einer ersten Adresse; einen zweiten Decoder zur Auswahl der Bitleitung aus einer Vielzahl von Bitleitungen in Abhängigkeit von einer zweiten Adresse; je einen den Wortleitungssegmenten zugeordneten ersten Schalter, über den das jeweils zugeordnete Wortleitungssegment mit der Wortleitung verbunden ist; je einen den Wortleitungssegmenten zugeordneten zweiten Schalter, über den das jeweils zugeordnete Wortleitungssegment mit einem Bezugspotential verbunden ist; wobei die eine der Speicherzellen von einem bestimmten Wert der ersten Adresse und einem bestimmten Wert der zweiten Adresse ausgewählt wird und die ersten und die zweiten Schalter vom zweiten Decoder angesteuert werden, derart, dass zuerst die mit der gemäß der ersten Adresse ausgewählten Wortleitung verbundenen ersten Schalter leitend gesteuert werden, danach alle diejenigen zweiten Schalter leitend und alle diejenigen ersten Schalter gesperrt gesteuert werden, die an anderen Wortleitungssegmenten angeschlossen sind als die eine der Speicherzellen.
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Ein Verfahren zum Betreiben eines Halbleiterspeichers, der wie vorstehend ausgebildet ist, umfasst die Merkmale des Patentanspruchs 9.
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Der Halbleiterspeicher gemäß der Erfindung weist zusätzliche Wortleitungssegmente auf, die einerseits über einen ersten Schalter mit einer durchgehenden Wortleitung verbunden sind und andererseits über einen zweiten Schalter mit Bezugspotential (Masse). Die Schalter werden derart gesteuert, daß am Anfang der Aktivierungsphase der Wortleitung sämtliche erste Schalter leitend gesteuert sind, so daß alle Wortleitungssegmente mit der durchgehenden Wortleitung verbunden sind. Die Wortleitungssegmente liegen auf High-Potential und sind aktiviert. Wenn die Speicherzelle feststeht, auf die zuzugreifen ist, bleibt nur noch dasjenige Wortleitungssegment aktiviert, an welches diese Speicherzelle angeschlossen ist. Der Zugriffszyklus bezüglich dieser Speicherzelle kann fortgesetzt werden. Alle anderen Wortleitungssegmente brauchen nicht mehr länger aktiviert zu bleiben, da die daran angeschlossenen Speicherzellen beim laufenden Zugriffszyklus nicht angesprochen sind. Die jenen Wortleitungssegmenten zugeordneten zweiten Schalter werden daher deaktiviert, um die entsprechenden Wortleitungssegmente bereits zu entladen und mit Bezugspotential zu verbinden. Der Precharge-Vorgang bezüglich dieser Wortleitungssegmente kann dann bereits während des laufenden Zugriffszykluses abgeschlossen werden. Allenfalls dasjenige Wortleitungssegment, welches an diejenige Speicherzelle angeschlossen ist, auf welche zuzugreifen ist, bleibt wie gewohnt aktiviert, um den Zugriff auf diese Speicherzelle ordnungsgemäß zu beenden.
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Die ersten und zweiten Schalter sind von den herkömmlicherweise bereits vorhandenen Decodern ansteuerbar. Ein erster Decoder wählt aus der Vielzahl der vorhandenen Wortleitungen jene aus, an die die Speicherzelle, auf die zuzugreifen ist, angeschlossen ist. Ein zweiter Decoder wählt aus der Vielzahl der vorhandenen Bitleitungen diejenige Bitleitung aus, die an diese Speicherzelle angeschlossen ist. Es ist daher vorteilhaft, wenn die ersten und zweiten Schalter vom Bitleitungsdecoder dementsprechend angesteuert werden, so daß nur dasjenige Wortleitungssegment weiterhin aktiviert bleibt, welches an die für den Zugriff vorgesehene Speicherzelle angeschlossen ist. Alle anderen Wortleitungssegmente werden nach anfänglicher Aktivierung bereits vorzeitig abgeschaltet. Demzufolge bleibt der erste Schalter des ersteren Wortleitungselements leitend, der zweite zugeordnete Schalter gesperrt; die ersten Schalter der letzteren Wortleitungssegmente werden vorzeitig abgeschaltet und die zugeordneten zweiten Schalter eingeschaltet. Dies gewährleistet, daß, während des Zugriffs nur dasjenige mit der für den Zugriff vorgesehenen Speicherzelle verbundene Wortleitungssegment aktiviert bleibt, während alle anderen Wortleitungssegmente dieser Wortleitung vorzeitig abgeschaltet werden.
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Es braucht nach Abschluß des Zugriffsvorgangs nur noch das relativ kurze an die für den Zugriff vorgesehene Speicherzelle angeschlossene Wortleitungssegment abgeschaltet werden, um den Precharge-Vorgang zu beenden. Wegen dessen vergleichsweise geringer Kapazität ist der Precharge-Vorgang schneller beendet. Ein neuer Speicherzugriff kann daher früher gestartet werden, die Zugriffszykluszeit und Arbeitsgeschwindigkeit des Halbleiterspeichers wird insgesamt erhöht.
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Die ersten und zweiten Schalter, welche jeweils ein Wortleitungssegment mit der Wortleitung bzw. mit Bezugspotential verbinden, sind zweckmäßigerweise als MOS-Feldeffekttransistoren ausgeführt, zweckmäßigerweise komplementären Kanaltyps. Der erste Schalter ist ein p-Kanal-MOS-Feldeffekttransistor, der zweite Schalter ein n-Kanal-MOS-Feldeffekttransistor.
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In Abhängigkeit von bestimmten Werten oder Bitkonstellationen der zugeführten Adressen wird jeweils eine der Wortleitungen und eine der Bitleitungen über die ansteuernden Decoder ausgewählt. Wenn beispielsweise eine Speicherzelle, auf die zuzugreifen ist, von einem bestimmten Wert einer zweiten die Bitleitung bestimmenden Adresse auswählbar ist, dann wird derjenige erste Transistor, in Abhängigkeit von dem Anliegen dieses Adreßwertes leitend gesteuert, der mit demjenigen Wortleitungssegment verbunden ist, an das die Speicherzelle angeschlossen ist. Beim Vorliegen dieses Adreßwerts werden außerdem alle diejenigen zweiten Schalter leitend gesteuert, die an die anderen der Wortleitungssegmente angeschlossen sind. Folglich bleibt nur das Wortleitungssegment, welches mit der für den Zugriff vorgesehenen Speicherzelle verbunden ist, aktiviert, für sämtliche andere Wortleitungssegmente wird der Precharge-Vorgang eingeleitet. Dementsprechend ist der Bitleitungsdecoder ausgestaltet. Er erzeugt geeignete Steuersignale zur Ansteuerung der Schaltertransistoren, um die oben angegebene Precharge-Funktionalität zu erreichen.
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Der Bitleitungsdecoder weist beispielsweise einen Ausgangsanschluß auf, durch den eine bestimmte Bitleitung aus der Vielzahl der Bitleitungen auswählbar ist. Es ist jeweils dasjenige Paar von ersten und zweiten Schaltern an diesen Ausgang angeschlossen, das auch mit dem Wortleitungssegment verbunden ist, an welches die mit dieser Bitleitung verbundene Speicherzelle angeschlossen ist. Die ersten und zweiten Transistoren werden dadurch komplementär gesteuert. Die Bitleitung wird dadurch aktiviert, daß ein mit der Bitleitung verbundener Leseverstärker aktiviert wird, um einen Datenwert aus der Speicherzelle auszulesen oder in sie einzuschreiben. Wenn der einer für einen Zugriff vorgesehenen Speicherzelle zugeordnete Leseverstärker aktiviert ist, dann ist auch der erste Schalter aktiviert, um das entsprechende Wortleitungssegment weiterhin auf High-Pegel zu halten.
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Als vorteilhafte Ausgestaltung für die Wortleitung, an welche die Wortleitungssegmente über die ersten Schalter anschließbar sind, eignet sich eine mit einer durchgehenden metallischen Leiterbahn ausgestaltete Wortleitung. Die demgegenüber wesentlich kürzeren Wortleitungssegmente können aus Polysilizium gebildet werden.
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Nachfolgend wird die Erfindung anhand des in der Zeichnung dargestellten Ausführungsbeispiels näher erläutert.
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Die Figur zeigt einen im Hinblick auf die Erfindung relevanten Ausschnitt aus einem Halbleiterspeicher, insbesondere einen DRAM.
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Der Halbleiterspeicher der Figur umfaßt ein Speicherzellenfeld mit einer Vielzahl von dynamischen Speicherzellen, von denen beispielhaft die Speicherzellen 30, 31, 32 dargestellt sind. Jede der Speicherzellen umfaßt einen Zugriffstransistor 33 sowie einen Speicherkondensator 34. Im Speicherkondensator 34 ist eine Ladungsmenge gespeichert, deren Zustand einen zu speichernden Datenwert repräsentiert. Zum Auslesen oder Beschreiben der Speicherzelle wird der Zugriffstransistor 33 leitend geschaltet, so daß der Speicherkondensator 34 mit einer Bitleitung 40 verbunden wird.
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Zum Ansteuern des Zugriffstransistors 33 dient eine Wortleitung. Sämtliche Speicherzellen sind in Zeilen und Spalten angeordnet. Die Speicherzelle 30 liegt an der Kreuzungsstelle von Wortleitung 10 und Bitleitung 40. Sämtliche Speicherzellen einer Zeile sind über die Wortleitung 10 ansteuerbar. Hierzu wird einem Zeilendecoder 60 eine Zeilenadresse RADR zugeführt, so daß aus der Vielzahl von an die Ausgänge des Decoders 60 angeschlossenen Wortleitungen exakt die Wortleitung 10 ausgewählt wird. Ein Ausgangstreiber 61 des Decoders 60 legt eine oberhalb der von außen angelegten Versorgungsspannung liegende Wortleitungsspannung VPP an die Wortleitung 10 an. Der Wortleitung 10 sind weitere Wortleitungssegmente 11, 12, 13, 14, 15 zugeordnet. Jedes der Segmente ist über einen ersten Schalter 16, 17, 18, 19 bzw. 20 mit der Wortleitung 10 verbunden. Ein zweiter Schalter 21, 22, 23, 24 bzw. 25 verbindet das jeweilige Wortleitungssegment 11, ..., 15 mit Bezugspotential oder Masse VSS. Die Wortleitung 10 verläuft längs der gesamten Zeile von Speicherzellen. Die Wortleitung 10 ist daher als Metalleiterbahn ausgebildet. Die Wortleitungssegmente 11, 12, 13, 14, 15 sind wesentlich kürzer als die Wortleitung 10 und können daher beispielsweise aus Polysilizium gebildet werden oder zumindest Polysilizium umfassen.
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Um auf die Speicherzelle 30 zuzugreifen, wird die Wortleitung 10 – wie oben ausgeführt – durch Anlegen der Zeilenadresse RADR an den Decoder 60 aktiviert, d. h. mit Wortleitungspotential VPP angesteuert. Der Gate-Anschluß des Transistors 33 sowie alle anderen Gate-Anschlüsse der Auswahltransistoren der dem Wortleitungssegment 13 zugeordneten Speicherzellen 31, 32 etc. sind an das Wortleitungssegment 13 angeschlossen. Um den Auswahltransistor 33 der Speicherzelle 30 zu aktivieren, wird zuerst die durchgehende Wortleitung oder Masterleitung 10 aktiviert und somit auch sämtliche Wortleitungssegmente 11, 12, 13, 14, 15. Die zugeordneten ersten Schalter 16, ..., 20 werden entsprechend leitend geschaltet. Die zweiten Schalter 21, ..., 25 sind noch gesperrt. Zum Auslesen aus der Speicherzelle 30 wird ein Leseverstärker 41 aktiviert, welcher mit der Bitleitung 40 verbunden ist, um die vom Speicherkondensator 34 über den leitenden Auswahltransistor 33 auf die Bitleitung 40 ausgegebene Ladungsmenge ausreichend zu verstärken, so daß der binäre Datenwert in nachfolgenden Logikschaltungen weiterverarbeitet und schließlich an den Ausgang des Halbleiterspeichers ausgegeben werden kann. Die Bitleitung 40 wird durch Freischaltung oder Aktivierung des Leseverstärkers 41 bewirkt. Hierzu dient ein Spaltendecoder 70, an den eine Spaltenadresse CADR angelegt wird, so daß seine Ausgangsleitung 72 aus der Vielzahl der Ausgangsleitungen aktiviert wird. Nunmehr kann der in der Speicherzelle 30 gespeicherte Datenwert ausgelesen werden oder im Falle eines Schreibzugriffes ein Datenwert eingeschrieben werden. Mit dem vorliegen der Spaltenadresse CADR ist nunmehr die Speicherzelle 30 eindeutig bestimmt.
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Die anderen Wortleitungssegmente 11, 12, 14, 15 können nachfolgend abgeschaltet werden. Hierzu werden die ersten Schalter 16, 17, 19, 20 abgeschaltet und gleichzeitig die zugeordneten zweiten Schalter 21, 22, 24, 25 eingeschaltet. Die jeweiligen Wortleitungssegmente 11, 12, 14, 15 werden von der Wortleitung 10 getrennt und über die zugeordneten zweiten Schalter 21, 22, 24, 25 mit Bezugspotential VSS verbunden. Der Schalter 18 des Wortleitungssegments 13, an welches die Speicherzelle 30 angeschlossen ist, bleibt weiterhin leitend und versorgt das Wortleitungssegment 13 mit Wortleitungsspannung VPP, um den Auslesevorgang fortzuführen. Alle anderen Wortleitungen werden über die jeweils zugeordneten Schalter bereits entladen und der Precharge-Vorgang wird an diesen Wortleitungssegmenten eingeleitet. Die Ansteuerung der ersten und zweiten Schalter erfolgt aus dem Spaltendecoder in Abhängigkeit von der angelegten Spaltenadresse CADR. Die ersten Schalter 16, ..., 20 sind p-Kanal-MOS-Transistoren, die zweiten Schalter 21, ..., 25 sind n-Kanal-MOS-Transistoren. Um einen Kurzschluß der Wortleitung 10 mit Masse VSS zu vermeiden, sind die Schalter 16, 21 komplementär aus dem Spaltendecoder 70 heraus angesteuert. Der Schalter 18 ist dann leitend zu steuern, wenn die Bitleitung 40 zu aktivieren ist bzw. der Leseverstärker 41 zu aktivieren ist. Die den Transistor 18 ansteuernde Leitung 72 steuert daher ebenfalls den der Speicherzelle 30 zugeordneten Leseverstärker 41. Entsprechendes gilt für die anderen Speicherzellen 31, 32 desselben Wortleitungssegments 13 und wiederum entsprechend für die anderen Wortleitungssegmente 11, 12, 14, 15.
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In Abhängigkeit von einer Spaltenadresse CADR wird also der p-Kanal-MOS-Transistor 18 leitend geschaltet und bleibt während des Speicherzugriffs leitend, der Transistor 23 komplementär dazu gesperrt. Der der Speicherzelle 30 zugeordnete Leseverstärker 41 wird aktiviert, um dadurch die an die Speicherzelle 30 angeschlossene Bitleitung 40 zu aktivieren. Diese Schaltzustände bleiben im weiteren Verlauf des Auslesevorgangs der Speicherzelle 30 bestehen. Demgegenüber wird bei den anderen Wortleitungssegmenten 11, 12, 14, 15 der Precharge-Vorgang und der Deaktivierungsvorgang eingeleitet, indem die Transistoren 16, 17, 19, 20 abgeschaltet und komplementär dazu die Transistoren 21, 22, 24, 25 eingeschaltet werden.
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Während bei bekannten Halbleiterspeichern die Wortleitung der gesamten Zeile als Gesamtheit abgeschaltet wurde, sind bei der Erfindung zusätzlich einzelne Wortleitungssegmente mit einer geeigneten Ansteuerung vorgesehen. Alle im weiteren Verlauf eines Zugriffszykluses nicht benutzten Segmente der Zeile werden vorzeitig abgeschaltet. Aktiv bleibt nur dasjenige Wortleitungssegment, das noch für den Zugriff benutzt wird. Als Entscheidungskriterium, welches Wortleitungssegment vorzeitig abgeschaltet werden kann, dient die nach der Zeilenadresse angelegte Spaltenadresse. Diese Spaltenadresse definiert dasjenige Wortleitungssegment der Zeile, das benutzt wird. Alle anderen Wortleitungssegmente können abgeschaltet werden. Wenn von der Betriebsablaufsteuerung des Speichers der Precharge-Befehl ausgegeben wird, muß nur noch ein kleiner Teil der Wortleitung, nämlich das bislang weiterhin aktiv gehaltene Wortleitungssegment auf das Bezugspotential gezogen werden. Dieser Abschaltvorgang ist dann erheblich beschleunigt gegenüber einem Abschalten der Wortleitung als Gesamtheit, da nur ein Wortleitungssegment und dessen kapazitive Last abzuschalten ist, nicht aber die gesamte Wortleitung. Durch das vorzeitige Abschalten der im weiteren Verlauf eines Zugriffszykluses nicht benutzten Wortleitungssegmente wird die Precharge-Zeit verkürzt. Insgesamt ergibt sich dadurch eine Erhöhung der Zugriffszeit und eine erhöhte Arbeitsgeschwindigkeit.
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Während des Aktivierungsvorgangs bei einem Zugriffszyklus versorgt die Master-Wortleitung 10 sämtliche Wortleitungssegmente 11, 12, 13, 14, 15 über die entsprechend leitend gesteuerten p-Kanal-MOS-Transistoren. Dies erfolgt als Reaktion auf das Anlegen der Zeilenadresse RADR. Mit dem Anlegen der Spaltenadresse CADR können nun nicht benötigte Wortleitungssegmente von der Master-Wortleitung 10 durch Abschalten der entsprechenden p-Kanal-MOS-Transistoren getrennt werden. Gleichzeitig übernehmen die n-Kanal-MOS-Transistoren den Precharge-Vorgang, also das Entladen der Wortleitungen und Verbinden mit Bezugspotential. Mit dem eigentlichen von der Speichersteuerung ausgegebenen Precharge-Befehl wird dann nur noch das bisher aktive Wortleitungssegment auf das niedrigere Bezugspotential bezogen. Es entsteht ein erheblicher Geschwindigkeitsvorteil, ohne daß Schaltungsmaßnahmen vorzusehen wären, die eine aufwendige Vergrößerung der Chipfläche bedeuten würden.
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Bezugszeichenliste
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- 10
- Wortleitung
- 11, 12, 13, 14, 15
- Wortleitungssegmente
- 16, 17, 18, 19, 20
- erste Schalter
- 21, 22, 23, 24, 24
- zweite Schalter
- 30, 31, 32
- Speicherzellen
- 33
- Auswahltransistor
- 34
- Speicherkondensator
- 40
- Bitleitung
- 41
- Leseverstärker
- 60
- Zeilendecoder
- 61
- Treiber
- 70
- Spaltendecoder
- RADR
- Zeilenadresse
- CADR
- Spaltenadresse
- VPP
- Wortleitungsspannung
