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Die
Erfindung betrifft einen integrierten Halbleiterspeicher mit mindestens
einer Wortleitung und mit einer Vielzahl von Speicherzellen. In
integrierten Halbleiterspeichern werden digitale Informationen in einer
Vielzahl von Speicherzellen gespeichert, die jeweils an eine Bitleitung
und an eine Wortleitung angeschlossen sind. Flüchtige Halbleiterspeicher,
insbesondere DRAMs (Dynamic Random Access Memory) besitzen Speicherzellen,
die jeweils einen Auswahltransistor und einen Speicherkondensator
aufweisen. Der Speicherkondensator kann als Grabenkondensator oder
als Stapelkondensator ausgebildet sein. Eine Elektrode des Speicherkondensators
kann durch den Auswahltransistor mit einer Bitleitung elektrisch
verbunden werden. Durch die Bitleitung kann eine digitale Information
in den Speicherkondensator geschrieben oder aus ihm ausgelesen werden.
Der Transistor wird durch eine Wortleitung elektrisch gesteuert.
Der Transistor wird häufig
als MOSFET (Metal Oxide Semiconductor Field Effect Transistor) ausgebildet.
Ein solcher Feldeffekttransistor besitzt eine Gateelektrode, die
zugleich einen Abschnitt der Wortleitung bildet. Die Gateelektrode
ist durch eine dielektrische Schicht, nämlich ein Gateoxid von einem
Kanalbereich des Transistors getrennt. An jede Wortleitung ist eine
Vielzahl von Auswahltransistoren angeschlossen.
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In
heutigen Halbleiterspeichern weisen Wortleitungen meist eine Hauptwortleitung,
die sogenannte Masterwortleitung, und eine Vielzahl von Leiterbahnsegmenten
auf, die an die Hauptwortleitung angeschlossen sind. Die Leiterbahnsegmente
beste hen meist aus Polysilizium und bilden die Gateelektroden der
an das jeweilige Leiterbahnsegment angeschlossenen Auswahltransistoren.
An jedes Leiterbahnsegment einer Wortleitung ist dieselbe Anzahl
von Auswahltransistoren angeschlossen. Alle Leiterbahnsegmente einer
Wortleitung sind an die Hauptwortleitung angeschlossen. Die Hauptwortleitung
besteht meist aus einem Metall und besitzt eine größere elektrische Leitfähigkeit
als die Leiterbahnsegmente aus Polysilizium. Die metallische Hauptwortleitung
dient zum schnellen Übertragen
der Steuerpotentiale für
die Wortleitung an alle an die Wortleitung angeschlossenen Auswahltransistoren.
Die Steuerpotentiale für die
Wortleitung werden durch mindestens einen Wortleitungstreiber bereitgestellt,
an den die Wortleitung angeschlossen ist. Der Wortleitungstreiber
stellt wahlweise ein erstes oder ein zweites elektrisches Potential
für die
Wortleitung bereit. Durch das erste elektrische Potential wird die
Wortleitung aktiviert, wodurch die an die Wortleitung angeschlossenen Auswahltransistoren
geöffnet
werden. Durch das zweite elektrische Potential wird die Wortleitung deaktiviert.
Die an die Wortleitung angeschlossenen Auswahltransistoren sind
dann geschlossen.
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Probleme
entstehen in integrierten Halbleiterspeichern, wenn aufgrund herstellungsbedingter Fehler
die elektrische Verbindung zwischen einem Wortleitungstreiber und
der zugehörigen
Wortleitung unterbrochen ist. Ursachen für solche elektrischen Defekte
können
gekappte, d.h. unterbrochene Leiterbahnverbindungen in der Metallebene
sein, in der die Hauptwortleitung ausgebildet ist. Ebenso kann ein Defekt
in der Polysiliziumebene vorliegen, in der die Leiterbahnsegmente
hergestellt werden. Ferner kann die Verbindung zwischen einer Hauptwortleitung
und einem Leiterbahnsegment unterbrochen sein, beispielsweise durch
eine defekte, nicht leitend ver bindende Kontaktlochfüllung. Insbesondere
bei defekten Kontaktlochfüllungen
liegt die Ursache häufig
bei der lithographischen Strukturierung der Kontaktlöcher. So
treten beim Herstellen von Ätzmasken
seitliche Lagefehler auf, die eine zuverlässige elektrisch leitende Verbindung
aufeinander abgeschiedener leitfähiger
Strukturen erschweren.
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Vor
Inbetriebnahme eines integrierten Halbleiterspeichers wird daher
ein elektrischer Funktionstest durchgeführt, bei dem ausgewählte Speicheradressen
beschrieben und wieder ausgelesen werden, um den ordnungsgemäßen Speicherbetrieb
zu testen. Ist eine Wortleitung oder ein bestimmtes Leiterbahnsegment
einer Wortleitung aufgrund eines Herstellungsfehlers nicht leitend
mit einem Wortleitungstreiber verbunden, so kann das Wortleitungspotential
nicht gezielt beeinflusst werden. Die Gateelektroden der angeschlossenen
Auswahltransistoren besitzen dann kein festgelegtes elektrisches
Potential, sondern "floaten", d.h. ihr elektrisches
Potential wird durch parasitäre
Leckströme
in ihrer Umgebung bestimmt und schwankt unvorhersehbar. Die angeschlossenen
Auswahltransistoren können
nicht gezielt geöffnet
oder geschlossen werden, so dass beim elektrischen Funktionstest
fehlerhafte Speicheradressen und somit fehlerhafte Wortleitungen oder
Wortleitungsabschnitte leicht erkannt werden.
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In
heutigen Halbleiterspeichern können
fehlerhafte Wortleitungen durch redundante Wortleitungen ersetzt
werden. Dabei wird die fehlerhafte Wortleitung mithilfe elektrischer
Schmelzsicherungen von ihrem Wortleitungstreiber elektrisch getrennt.
Mithilfe sogenannter Fuses und Antifuses lassen sich redundante
Wortleitungen anstelle der fehlerhaften Wortleitungen ersatzweise
ansteuern.
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Probleme
bereiten jedoch weiterhin die elektrischen Auswirkungen der abgeschalteten
floatenden Wortleitung. Da diese Wortleitung keine elektrische Verbindung
mehr zum Wortleitungstreiber besitzt, kann sie nicht mehr auf das
zweite elektrische Potential geschaltet werden, mit dem sie deaktiviert würde. Somit
können
aufgrund parasitärer
Leckströme
in der Umgebung der Wortleitung Auswahltransistoren geöffnet werden.
Dadurch fließt
die ihm zugehörigen
Speicherkondensator gespeicherte elektrische Ladung auf eine Bitleitung
und verändert
deren Bitleitungspotential. Wenn dies zu einem Zeitpunkt geschieht,
zu dem eine andere Speicherzelle, die an dieselbe Bitleitung angeschlossen
ist, ausgelesen wird, entsteht ein Auslesefehler. Dieser Auslesefehler
entsteht selbst dann, wenn die Wortleitung, die die ausgelesene
Speicherzelle ansteuert, intakt ist. Somit können auch nach der Reparatur
einer defekten Wortleitung, d.h. nach deren Ersetzung durch eine redundante
Wortleitung noch Fehler beim elektrischen Funktionstest auftreten.
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In
heutigen Halbleiterspeichern ist die Gefahr floatender abgetrennter
Wortleitungen noch dadurch erhöht,
dass an mehreren Stellen einer Wortleitung aktive Treiber vorgesehen
sind. So wird jedes an eine Hauptwortleitung angeschlossene Leiterbahnsegment
durch einen aktiven Treiber, der das Leiterbahnsegment mit der Hauptwortleitung
verbindet, direkt mit dem ersten oder zweiten elektrischen Potential
vorgespannt. In einem aktiven Treiber ist das angeschlossene Leiterbahnsegment
wahlweise über
einen p-Kanaltransistor mit dem ersten, aktivierenden elektrischen
Potential oder über
einen n-Kanaltransistor mit dem zweiten, deaktivierenden Potential
vorspannbar oder umgekehrt. Nachdem ein Leiterbahnsegment aktiviert
wurde, wird es, wenn die Speicherinformation ausgelesen ist, wiederum
deaktiviert. Dazu wird es durch den entspre chenden Transistor des
aktiven Treibers mit dem deaktivierenden zweiten elektrischen Potential
verbunden. Wenn jedoch dieser Transistor defekt ist, beispielsweise
aufgrund eines defekten elektrischen Kontakts, so bewirkt der Treiber
ausschließlich
eine Aktivierung des Leiterbahnsegments. Da das Leiterbahnsegment nicht
mehr deaktiviert werden kann, liegt nach dem Abschalten des ersten
Potentials das floatende Potential des Leiterbahnsegments noch höher als
bei einem Halbleiterspeicher ohne aktiven Wortleitungstreiber an
dem Leiterbahnsegment. Dadurch wird die Wahrscheinlichkeit von Auslesefehlern
noch erhöht.
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Aus
DE 101 03 526 A1 ist
ein Halbleiterspeicher bekannt, dessen Wortleitungsegmente durch Transistoren,
die als elektrische Schalter dienen, lokal aktiviert und deaktiviert
werden. Die als Schalter eingesetzten Transistoren verhindern jedoch
nicht das Floaten von Wortleitungssegmenten, deren treiberseitiges
Ende aufgrund eines Defekts elektrisch abgekoppelt ist.
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Es
ist die Aufgabe der vorliegenden Erfindung, einen Halbleiterspeicher
bereitzustellen, der weniger anfällig
gegen Auslesefehler ist, die durch defekte Wortleitungen verursacht
werden. Insbesondere soll ein integrierter Halbleiterspeicher bereitgestellt
werden, dessen Wortleitungen auch dann zuverlässig deaktiviert werden, wenn
sie keine elektrische Verbindung mehr zum Wortleitungstreiber oder zu
dem durch den Wortleitungstreiber bereitzustellenden deaktivierenden
Wortleitungspotential oder auch zur Hauptwortleitung besitzen. Es
sollen also Auslesefehler, die durch kapazitive Kopplungen floatender
Wortleitungen in integrierten Halbleiterschaltungen entstehen, zuverlässiger als
bisher vermieden werden.
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Diese
Aufgabe wird erfindungsgemäß durch einen
integrierten Halbleiterspeicher mit mindestens einer Wortleitung
und mit einer Vielzahl von Speicherzellen gelöst,
- – bei dem
die Speicherzellen jeweils einen Auswahltransistor aufweisen, der
an die mindestens eine Wortleitung angeschlossen ist,
- – bei
dem ein Wortleitungstreiber vorgesehen ist, der wahlweise ein erstes
elektrisches Potential oder ein zweites elektrisches Potential für die Wortleitung
bereitstellt,
- – bei
dem die Wortleitung durch das erste elektrische Potential aktiviert
und durch das zweite elektrische Potential deaktiviert wird,
- – bei
dem die Wortleitung durch ein passives Bauelement hochohmig an einen
Kontaktanschluss angeschlossen ist, der mit dem zweiten elektrischen
Potential vorgespannt ist, und
- – bei
dem das passive Bauelement für
einen Leckstrom zwischen der Wortleitung und dem Kontaktanschluss
durchlässig
ist.
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Erfindungsgemäß ist die
Wortleitung durch ein passives Bauelement hochohmig an einen Kontaktanschluss
angeschlossen, der mit dem zweiten elektrischen Potential elektrisch
vorgespannt ist. Das passive Bauelement ist für einen Leckstrom zwischen
der Wortleitung und dem Kontaktanschluss durchlässig. Das passive Bauelement
stellt somit einen zusätzlichen
elektrischen Anschluss der Wortleitungen dar. Jede Wortleitung besitzt
somit im intakten Zustand mindestens einen niederohmigen Treiberanschluss
sowie mindestens einen hochohmigen Anschluss an das zweite elektrische
Potential. Der Kontakt zwischen der Wortleitung und dem zusätzlichen Kontaktanschluss
ist so hochohmig, dass bei intaktem Treiberanschluss das Wortleitungspotential
dem durch den Treiber bereitgestellten Potential entspricht. Bei
aktivierter Wortleitung fließt
dann aufgrund der Potentialdifferenz zwischen dem Po tential der
Wortleitung und dem am zusätzlichen
Kontaktanschluss anliegenden zweiten Potential ein geringer Leckstrom
durch das passive Bauelement. Dadurch wird die Kapazität der Wortleitung
nur geringfügig
erhöht.
Bei defektem Treiberanschluss bewirkt das passive Bauelement, dass
sich die zunächst
floatende Wortleitung entlädt,
bis das Wortleitungspotential dem am Kontaktanschluss anliegenden
zweiten elektrischen Potential entspricht. Dadurch wird die zunächst floatende
Wortleitung deaktiviert. Somit können
keine Auslesefehler mehr entstehen, wenn die Wortleitung von dem
Wortleitungstreiber abgekoppelt ist. Das passive Bauelement wird
so ausgebildet, dass der Leckstrom zwischen der Wortleitung und dem
zusätzlichen
Kontaktanschluss größer ist
als parasitäre
Leckströme
in der Umgebung der Wortleitung. Somit bestimmt der zusätzliche
Kontaktanschluss das elektrische Potential der defekten, abgekoppelten
Wortleitung, sobald diese nicht mehr durch den Treiber aktiv hochgetrieben
wird. Hierdurch wird insbesondere die bei mit aktiven Wortleitungstreibern ausgestatteten
Halbleiterspeichern zusätzlich
erhöhte
Gefahr von Auslesefehlern gebannt.
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Eine
Ausführungsform
sieht vor, dass das passive Bauelement eine Halbleiterdiode ist,
die so verschaltet ist, dass sie in Sperrichtung betrieben wird.
Ist das Potential einer aktivierten Wortleitung beispielsweise größer als
das deaktivierende Potential am zusätzlichen Kontaktanschluss,
so ist die Wortleitung an eine n-dotierte Schicht und der Kontaktanschluss
an eine p-dotierte Schicht der Halbleiterdiode angeschlossen. Der
Betrieb der Halbleiterdiode in Sperrichtung kann auch den Fall mit
einschließen,
daß keine
Spannung an der Halbleiterdiode anliegt. Jedoch kann an der Halbleiterdiode
keine Spannung anliegen, die die Halbleiterdiode in Durchlaßrichtung
betreibt.
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Alternativ
kann vorgesehen sein, dass das passive Bauelement eine Schottky-Diode
ist. Eine Schottky-Diode entsteht an einer Grenzfläche zwischen
einem Metall und einem Halbleiter, wenn durch eine geeignete Dotierung
des Metalls und/oder des Halbleiters eine ausreichend hochohmige
Verbindung hergestellt ist.
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Alternativ
kann ferner vorgesehen sein, dass das passive Bauelement ein ohmscher
Widerstand ist.
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Vorzugsweise
ist vorgesehen, dass die mindestens eine Wortleitung eine Hauptwortleitung
und mehrere an die Hauptwortleitung angeschlossene Leiterbahnsegmente
aufweist, wobei an jedes Leiterbahnsegment Auswahltransistoren einer
Vielzahl von Speicherzellen angeschlossen sind. Bei diesen sogenannten
segmentierten Wortleitungen ist an jeder Anschlussstelle zwischen
einem Leiterbahnsegment und der Hauptwortleitung ein aktiver Treiber
vorgesehen. Der aktive Treiber stellt wahlweise das erste oder das
zweite elektrische Potential für
das betreffende Leiterbahnsegment der Wortleitung bereit.
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Vorzugsweise
ist vorgesehen, dass jedes Leiterbahnsegment durch ein passives
Bauelement hochohmig an einen jeweiligen Kontaktanschluss angeschlossen
ist, der mit dem zweiten elektrischen Potential vorgespannt ist,
wobei jedes passive Bauelement für
einen Leckstrom zwischen dem jeweiligen Leiterbahnsegment und dem
jeweiligen Kontaktanschluss durchlässig ist. Somit ist eine Vielzahl
von zusätzlichen
Kontaktanschlüssen
und passiven Bauelementen vorgesehen, deren Anzahl der Anzahl der Leiterbahnsegmente
aller Wortleitungen der integrierten Halbleiterschaltung entspricht.
Daher kann jedes Leiterbahnsegment, das keine elektrische Verbindung
zur Hauptwortleitung, zum Wortleitungstreiber oder zum deaktivierenden
zweiten Potential innerhalb des Wortleitungstreibers besitzt, einzeln schnellstmöglich deaktiviert,
d.h. auf das zweite elektrische Potential gebracht werden. Die an
das Leiterbahnsegment angeschlossenen Auswahltransistoren können dann
durch parasitäre
Leckströme
nicht mehr geöffnet
und Ausleseergebnisse anderer Speicherzellen nicht mehr verfälscht werden.
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Vorzugsweise
ist vorgesehen, dass die Leiterbahnsegmente jeweils ein erstes Ende
und ein dem ersten Ende gegenüberliegendes
zweites Ende besitzen und dass die Leiterbahnsegmente an dem ersten
Ende mit einem Wortleitungstreibersegment und an dem zweiten Ende
mit dem jeweiligen passiven Bauelement leitend verbunden sind. Somit
erstrecken sich die Leiterbahnsegmente jeweils zwischen einem aktiven
Wortleitungstreiber und einem passiven Bauelement. Der Wortleitungstreiber
und das Bauelement sind jeweils an einander gegenüberliegenden
Enden eines Leiterbahnsegments angeordnet. Dadurch wird gewährleistet,
dass auch bei defektem Anschluss des ersten Endes das Leiterbahnsegment
von seinem zweiten Ende her deaktiviert werden kann. Dadurch werden
floatende Wortleitungspotentiale besonders zuverlässig verhindert.
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Vorzugsweise
ist vorgesehen, dass der Halbleiterspeicher ein Speicherzellenfeld
aufweist, das zwischen einem ersten Wortleitungstreibersegment und
einem zweiten Wortleitungstreibersegment angeordnet ist,
- – wobei
mehrere Wortleitungen, die jeweils eine Hauptwortleitung und mehrere
Leiterbahnsegmente aufweisen, parallel zueinander das erste Wortleitungstreibersegment,
das Speicherzellenfeld und das zweite Wortleitungstreibersegment überqueren,
- – wobei
jede zweite Wortleitung ein Leiterbahnsegment aufweist, das an das
erste Wortleitungstreibersegment angeschlossen ist, und die übrigen Wortleitungen
der mehreren Wortleitungen jeweils ein Leiterbahnsegment aufweisen,
das an das zweite Wortleitungstreibersegment angeschlossen ist.
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Auf
der Grundfläche
eines Halbleitersubstrats sind die Speicherzellen besonders dicht
gedrängt
in mehreren Speicherzellenfeldern angeordnet. Häufig ist zwischen jeweils zwei
Speicherzellenfeldern ein Treibersegment angeordnet, welches Leiterbahnsegmente,
die das Treibersegment überqueren,
aktiv treibt. Häufig
treibt ein einzelnes Treibersegment nur ein Leiterbahnsegment jeder
zweiten, d.h. jeder übernächsten der über das
Treibersegment verlaufenden Wortleitung. Die über das Speicherzellenfeld
führenden
Leiterbahnsegmente der dazwischenliegenden übrigen Wortleitungen werden
durch ein weiteres Wortleitungstreibersegment auf der anderen Seite
des Speicherzellenfeldes aktiv getrieben.
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Vorzugsweise
ist vorgesehen, dass zwischen jeweils zwei Wortleitungen, die ein
an das erste Wortleitungstreibersegment angeschlossenes Leiterbahnsegment
aufweisen, eine Wortleitung angeordnet ist, die ein an das zweite
Wortleitungstreibersegment angeschlossenes Leiterbahnsegment aufweist.
Hierbei lassen sich die elektrischen Verbindungen zwischen den Leiterbahnsegmenten
und den Treibersegmenten in einem Grenzgebiet zwischen dem Zellenfeld
und dem Wortleitungstreibersegment anordnen. Zugleich können einander
nächstbenachbarte
Wortleitungen im kleinstmöglichen
Abstand voneinander angeordnet werden. Die üblicherweise gegenüber der
Wortleitungsbreite verbreiterten Anschlussverbindungen zwischen
den Leiterbahnsegmenten und den Treibersegmenten führen daher nicht
zu einem unnötigen
Verbrauch an Substratgrundfläche.
Vorzugsweise ist vorgesehen, dass zwischen dem Speicherzellenfeld
und dem ersten Wortleitungstreibersegment ein mit dem zweiten elektrischen
Potential vorgespannter Kontaktanschluss angeordnet ist. Dieser
Kontaktanschluss dient zur Bereitstellung des deaktivierenden Potentials
zum Deaktivieren floatender Wortleitungen.
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Vorzugsweise
ist vorgesehen, dass die an das zweite Wortleitungstreibersegment
angeschlossenen Leiterbahnsegmente bis zu dem zwischen dem Speicherzellenfeld
und dem ersten Wortleitungstreibersegment angeordneten Kontaktanschluss
reichen und jeweils durch ein passives Bauelement hochohmig an den
Kontaktanschluss angeschlossen sind. Somit dient der Kontaktanschluss, der
neben dem ersten Wortleitungstreibersegment angeordnet ist, zur
potentiellen Deaktivierung derjenigen Leiterbahnsegmente, die durch
das zweite Wortleitungstreibersegment auf der anderen Seite des
Speicherzellenfeldes getrieben werden. Somit befinden sich die ersten
und zweiten Enden jeder das Speicherzellenfeld überquerenden Leiterbahnsegmente
an entgegengesetzten Rändern
des Speicherzellenfeldes.
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Vorzugsweise
ist vorgesehen, dass der zwischen dem Speicherzellenfeld und dem
ersten Wortleitungstreibersegment angeordnete Kontaktanschluss eine
dotierte Wanne ist, die durch eine äußere, entgegengesetzt dotierte
Wanne umgeben und durch die äußere Wanne
gegenüber
einem Halbleitersubstrat elektrisch isoliert ist.
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Insbesondere
ist vorgesehen, dass die äußere Wanne
gegenüber
dem Kontaktanschluss und gegenüber
dem Halbleitersubstrat elektrisch so vorgespannt ist, dass an einer
Grenzfläche
zwischen der äußeren Wanne
und dem Halbleitersubstrat und an einer Grenzfläche zwischen der äußeren Wanne
und dem Kontaktan schluss jeweils ein in Sperrichtung betriebener
pn-Übergang
entsteht. Auf diese weise lässt
sich der zusätzliche
Kontaktanschluss für
eine Vielzahl von Leiterbahnsegmenten platzsparend auf der Substratgrundfläche anordnen.
Der Kontaktanschluss ist eine Wanne, die zwischen dem Speicherzellenfeld
und einem Wortleitungstreibersegment angeordnet ist. Somit sind
in den Metallisierungsebenen keine zusätzlichen Strukturen zum Ausbilden
der Kontaktanschlüsse
erforderlich. Durch einen einzigen elektrischen Anschluss an die
dotierte Wanne kann das zweite, deaktivierende Potential relativ großflächig auf
dem Halbleitersubstrat bereitgestellt und zum potentiellen Deaktivieren
einer Vielzahl von Leiterbahnsegmenten genutzt werden.
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Vorzugsweise
ist vorgesehen, dass jedes an das zweite Wortleitungstreibersegment
angeschlossene Leiterbahnsegment an seinem zweiten Ende leitend
mit einer Kontaktlochfüllung
verbunden ist, die eine an die dotierte Wanne angrenzende Grenzfläche besitzt,
an der eine Schottky-Diode ausbildet ist. Hierbei mündet die
metallische Kontaktlochfüllung
direkt auf die dotierte Wanne, die mit dem zweiten elektrischen
Potential vorgespannt ist.
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Alternativ
kann vorgesehen sein, dass jedes an das zweite Wortleitungstreibersegment
angeschlossene Leiterbahnsegment an seinem zweiten Ende leitend
mit einer metallischen Kontaktlochfüllung verbunden ist, die leitend
mit einer innerhalb der dotierten Wanne angeordneten inneren Wanne
verbunden ist, wobei zwischen der dotierten Wanne und der inneren
Wanne jeweils ein pn-Übergang
ausgebildet ist, der so angeschlossen ist, dass er in Sperrichtung
betrieben wird. Der Betrieb des pn-Übergangs in Sperrichtung kann
auch den Fall mit einschließen,
daß keine
Spannung an dem pn-Übergang
anliegt. Je doch kann an dem pn-Übergang
keine Spannung anliegen, die den pn-Übergang in Durchlaßrichtung
betreibt. Innerhalb der mit dem deaktivierenden Potential vorgespannten
dotierten Wanne ist für
jedes hochohmig anzuschließende
Leiterbahnsegment eine kleinere, entgegengesetzt dotierte Wanne
eingebracht, die seitliche Abmessungen besitzt, die zumindest in
Richtung quer zum Verlauf der Wortleitungen höchstens die doppelten bis dreifache
Breite der Leiterbahnsegmente beträgt. Dadurch wird ein Kurzschluss
zwischen einander übernächstbenachbarten
Leiterbahnsegmenten vermieden. Die mit dem zweiten elektrischen
Potential vorgespannte dotierte Wanne bildet für alle daran angeschlossenen Leiterbahnsegmente
einen gemeinsamen hochohmigen Kontaktanschluss.
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Vorzugsweise
ist vorgesehen, dass die metallischen Kontaktlochfüllungen
und die an das zweite Wortleitungstreibersegment angeschlossenen
Leiterbahnsegmente durch jeweils eine weitere Kontaktlochfüllung, die
an das zweite Ende des jeweiligen Leiterbahnsegments angrenzt, und
durch eine Leiterbahn, die an die Kontaktlochfüllung und an die weitere Kontaktlochfüllung angrenzt,
miteinander verbunden sind. Hierbei wird die elektrische Verbindung
zwischen jeweils einem zweiten Ende eines Leiterbahnsegmente und
dem Kontaktanschluss über
die erste Metallisierungsebene geführt. Dadurch können die Leiterbahnen
innerhalb der Metallisierungsebene, die die Leiterbahnsegmente mit
dem Kontaktanschluss verbinden, breiter als die Leiterbahnsegmente
selbst ausgebildet werden, ohne dass der seitliche Abstand zwischen
einander nächstbenachbarten
Leiterbahnsegmenten auf Kosten der Substratgrundfläche vergrößert werden
muss.
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Ferner
ist vorzugsweise vorgesehen, dass auf dem Halbleitersubstrat eine
dielektrische Schicht angeordnet ist und dass sich die metallische
Kontaktlochfüllung
durch eine Öffnung
in der dielektrischen Schicht hindurch bis zu dem Halbleitersubstrat
erstreckt. Die dielektrische Schicht ist insbesondere eine Gateoxidschicht,
die zum hochohmigen Anschließen
der Leiterbahnsegmente an einen zusätzlichen Kontaktanschluss im
Substrat bereichsweise ausgespart ist.
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Schließlich ist
vorgesehen, dass die Hauptwortleitungen ein metallisches Material
enthalten und dass die Leiterbahnsegmente Polysilizium enthalten. Vorzugsweise
enthalten die Hauptwortleitungen Aluminium oder Kupfer. Die Leiterbahnsegmente
bestehen vorzugsweise aus dotiertem Polysilizium.
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Ferner
ist vorzugsweise vorgesehen, dass die Auswahltransistoren Feldeffekttransistoren
sind und dass die Leiterbahnsegmente Gateelektroden der angeschlossenen
Auswahltransistoren bilden.
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Schließlich ist
vorgesehen, dass der Halbleiterspeicher ein flüchtiger Schreib-Lese-Speicher
ist.
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Die
Erfindung wird nachstehend mit Bezug auf die 1 bis 10 beschrieben.
Es zeigen:
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1 eine
schematische Draufsicht auf einen Speicherbereich eines integrierten
Halbleiterspeichers,
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2 eine
schematische Darstellung einer segmentierten Wortleitung eines erfindungsgemäßen Halbleiterspeichers,
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3 eine
vergrößerte Detailansicht
aus 2,
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4 eine
schematische Draufsicht auf einen Teilbereich eines erfindungsgemäßen Halbleiterspeichers
mit einem Speicherzellenfeld und zwei Wortleitungstreibersegmenten,
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5 eine
detaillierte Darstellung des Teilbereichs aus 4,
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6 einen
Querschnitt durch den Halbleiterspeicher aus 5 entlang
der Schnittebene B,
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7 einen
Querschnitt durch den Halbleiterspeicher aus 5 entlang
der Schnittebene A gemäß einer
ersten Ausführungsform,
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8 einen
Querschnitt durch den Halbleiterspeicher aus 5 entlang
der Schnittebene A gemäß einer
zweiten Ausführungsform,
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9 eine
schematische Draufsicht auf einen Treiberbereich eines Halbleiterspeichers
mit redundanten Wortleitungen und
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10 eine
vergrößerte Detailansicht
zu 9.
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1 zeigt
eine schematische Draufsicht auf einen Speicherbereich eines integrierten
Halbleiterspeichers 1. Der Halbleiterspeicher 1 weist
eine Vielzahl von Speicherzellen 2 auf, die an Wortleitungen 10 und
an Bitleitungen 6 angeschlossen sind. Jede Speicherzelle 2 weist
vorzugsweise einen Auswahltransistor 3 und einen Speicherkondensator 4 auf.
Der Speicherkondensator kann ein Grabenkondensator oder ein Stapelkondensator
sein. Der Auswahltransistor ist vorzugsweise ein MOSFET, dessen Gateelektrode
durch die Wortleitung 10 gebildet wird, an die der Auswahltransistor
angeschlossen ist.
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2 zeigt
eine schematische Darstellung einer segmentierten Wortleitung eines
erfindungsgemäßen Halbleiterspeichers.
Die segmentierte Wortleitung 10 weist eine Hauptwortleitung 11 und
eine Vielzahl von Leiterbahnsegmenten 12 auf, die elektrisch
mit der Hauptwortleitung verbunden sind. Die elektrische Verbindung
zwischen der Hauptwortleitung und dem Leiterbahnsegment kann durch
eine leitfähige
Kontaktlochfüllung
(„stitch") oder durch ein aktives
Wortleitungstreibersegment 20 hergestellt werden. Vorzugsweise
ist das Leiterbahnsegment 12 mit einem aktiven Wortleitungstreibersegment 20 verbunden.
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An
jedes Leiterbahnsegment 12 ist eine Vielzahl von Auswahltransistoren 3 angeschlossen.
Jeder Auswahltransistor 3 ist an einen Speicherkondensator 4 der
jeweiligen Speicherzelle angeschlossen. Jeder Auswahltransistor
besitzt zwei Source/Drain-Gebiete, von denen eines mit einer Elektrode
des Speicherkondensators 4 und ein weiteres mit einer Bitleitung 6 verbunden
ist.
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Erfindungsgemäß ist ein
passives Bauelement 5 vorgesehen, das die Wortleitung 10 hochohmig
an einen zusätzlichen
Kontaktanschluss 15 anschließt, der mit dem zweiten, deaktivierenden
elektrischen Potential Vnwll vorgespannt ist. Das passive Bauelement
ist für
Leckströme
i zwischen der Wortleitung 10 und dem Kontaktanschluss 15 durchlässig. Das
passive Bauelement ist so hochohmig, dass dann, wenn das Leiterbahnsegment 12 in
intaktem Zustand leitend mit dem Wortleitungstreibersegment 20 verbunden
ist, das Potential des Leiterbahnsegments 12 durch das
Wortleitungstreibersegment 20 bestimmt wird. Sofern jedoch
die elektrische Verbindung zwischen dem Leiterbahnsegment 12 und
dem Wortleitungstreibersegment 20 unterbrochen ist, führt der
durch des passive Bauelement 5 fliessende Leckstrom i zu
einer Entladung und somit zu einer Deaktivierung des Leiterbahnsegments 12,
bis dessen elektrisches Potential dem Potential Vnwll entspricht.
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Vorzugsweise
ist das Leiterbahnsegment 12 an einem ersten Ende an das
Wortleitungstreibersegment 20 angeschlossen und an einem
zweiten, gegenüberliegenden
Ende 14 durch das Bauelement hochohmig an den Kontaktanschluss 15 angeschlossen.
Das Wortleitungstreibersegment 20 ist vorzugsweise an ein
Leiterbahnsegment 12 und die Hauptwortleitung 11 angeschlossen.
In 2 ist nur ein kleiner Abschnitt einer segmentierten
Wortleitung abgebildet. Eine reale Wortleitung besitzt eine Vielzahl von
Wortleitungssegmenten 12, die ebenso wie das in 2 vollständig dargestellte
Wortleitungssegement 12 jeweils an eine Vielzahl von Speicherzellen angeschlossen
sind. Vorzugsweise ist jedes Leiterbahnsegment jeder beliebigen
Wortleitung durch ein passives Bauelement 5 leitend mit
einem Kontaktanschluss 15 verbunden, der mit dem deaktivierenden elektrischen
Potential Vnwll vorgespannt ist.
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3 zeigt
eine vergrößerte Detailansicht aus 2,
in der ein Teil des inneren Aufbaus des Wortleitungstreibersegments 20 dargestellt
ist. Innerhalb des Treibersegments können die Hauptwortleitung 11 und
das Leiterbahnsegment 12 leitend miteinander verbunden
sein. Das Wortleitungstreibersegment 20 besitzt zumindest
einen n-Kanaltransistor 9 und eine p-Kanaltransistor 8.
Einer der beiden Transistoren ist an das erste Potential Vpp zum
Aktivieren des Wortleitungssegments 12 angeschlossen. Der
andere Transistor ist an das zweite Potential Vnwll zum Deaktivieren
des Leiterbahnsegments 12 angeschlossen. Beispielsweise
kann der p-Kanaltransistor 8 an das erste Potential Vpp
angeschlossen sein. Die Gateelektroden beider Transistoren besitzen
einen gemeinsamen Anschluss, durch den je nach anliegendem elektrischen
Potential einer der beiden Transistoren 8, 9 leitend
geschaltet wird. Dadurch wird entweder das erste Potential Vpp oder
das zweite Potential Vnwll für
das Leiterbahnsegment 12 bereitgestellt. Das Leiterbahnsegment 12 wird
mit dem ersten oder dem zweiten Potential elektrisch vorgespannt,
sofern nicht die elektrische Verbindung zwischen dem Leiterbahnsegment 12 und
dem Wortleitungstreibersegment 20 unterbrochen ist. Dann floatet
nämlich
das Potential des Leiterbahnsegments 12 aufgrund von parasitären Leckströmen, die beispielsweise
durch eine kapazitive Kopplung zwischen dem abgekoppelten Leiterbahnsegment 12 und
benachbarten Wortleitungen entstehen. Wenn das Leiterbahnsegment 12 durch
das Wortleitungstreibersegment 20 nicht mehr deaktiviert
werden kann, können
parasitäre
Leckströme
die an das abgekoppelte Leiterbahnsegment 12 angeschlossenen Auswahltransistoren 3 (2) öffnen, wodurch
sich die in den entsprechenden Speicherkondensatoren 4 gespeicherten
Ladungsmengen auf eine Bitleitung 6 verteilen. Geschieht
dies zu einem Zeitpunkt, zu dem eine andere an dieselbe Bitleitung
angeschlossene Speicherzelle ausgelesen wird, so entstehen Auslesefehler.
Diese sind nur vermeidbar, wenn abgekoppelte Wortleitungen zuverlässig deaktiviert
werden. Dies wird erfindungsgemäß durch
den zusätzlichen Kontaktanschluss 15 und
durch das passive Bauelement 5 erreicht, wie in 2 dargestellt.
Die an dem zweiten Ende 14 des Leiterbahnsegments 12 entstehende
hochohmige Verbindung zwischen dem Leiterbahnsegment 12 und
dem zusätzlichen,
erfindungsgemäßen Kontaktanschluss 15 führt zu einer
Entladung des vom Wortleitungstreibersegment 20 abgekoppelten
Leiterbahnsegments 12 und macht dieses somit unschädlich. Dadurch
können
keine Auslesefehler aufgrund floatender Wortleitungen mehr auftreten.
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4 zeigt
eine Draufsicht auf einen Teilbereich eines erfindungsgemäßen Halbleiterspeichers. Auf
der Oberfläche
eines Halbleitersubstrats 30 ist ein erstes Wortleitungstreibersegment 20a,
ein zweites Wortleitungstreibersegment 20b und dazwischen ein
Speicherzellenfeld 22 angeordnet. Über dem Speicherzellenfeld 22 und
den Wortleitungstreibersegmenten 20a, 20b verlaufen
Wortleitungen. In 4 sind die Wortleitungen in
Höhe der
Leiterbahnsegmente dargestellt. Die Leiterbahnsegmente 12, die
das Speicherzellenfeld 22 überqueren, sind jeweils entweder
an das erste 20a oder an das zweite Wortleitungstreibersegment 20b angeschlossen
und erstrecken sich bis zum jeweils gegenüberliegenden Rand des Speicherzellenfeldes 22.
Oberhalb der Zeichenebene verlaufen nicht dargestellte Hauptwortleitungen,
die sich in lateraler Richtung über
die Wortleitungstreibersegmente 20a, 20b hinaus
reichen und weiteren, nicht dargestellte Speicherzellenfelder und
Wortleitungstreibersegmente überqueren.
Die Leiterbahnsegmente 12 sind durch Kontaktlochfüllungen 21 an
ihrem jeweiligen ersten Ende 13 an die Hauptwortleitung
angeschlossen. Im Speicherzellenfeld ist an jedes Leiterbahnsegment 12 eine
Vielzahl von Speicherzellen 3 angeschlossen. Erfindungsgemäß ist jedes
Leiterbahnsegment 12 an seinem zweiten Ende 14 durch
ein passives Bauelement 5 hochohmig an einen Kontaktanschluss 15 angeschlossen, der
mit dem zweiten, deaktivierenden Potential Vnwll elektrisch vorgespannt
ist. In 4 sind die passiven Bauelemente 5 als
Dioden dargestellt. Die Leiterbahnsegmente 12a, die an
das erste Wortleitungstreibersegment 20a angeschlossen
sind, erstrecken bis zu demjenigen Kontaktanschluss 15,
der zwischen dem Speicherzellenfeld 22 und dem zweiten Wortleitungstreibersegment 20b angeordnet
ist. Die Leiterbahnsegmente 12b, die an das zweite Wortleitungstreibersegment 20b angeschlossen
sind, erstrecken sich bis zu dem zwischen dem ersten Wortleitungstreibersegment 20a und
dem Speicherzellenfeld 22 angeordnetem Kontaktanschluss 15.
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5 zeigt
eine vergrößerte Detailansicht des
zwischen dem Speicherzellenfeld 22 und dem ersten Wortleitungstreibersegment 20a angeordneten
Kontaktanschlusses 15 aus 4. Der Kontaktanschluss 15 ist
als dotierte Wanne 15a ausgebildet, die in dem Halbleitersubstrat 30 angeordnet
ist. Die dotierte Wanne 15a ist gegenüber einem Substratpotential
Vbb durch eine äußere Wanne 16,
die entgegengesetzt zur dotierten Wanne 15a und zum umgebenden
Halbleitersubstrat 30 dotiert ist, getrennt. Die äußere Wanne 16 ist
so elektrisch vorgespannt, dass an einer Grenzfläche 16a zwischen der äußeren Wanne 16 und
der dotierten Wanne 15a sowie an einer Grenzfläche 16b zwischen
der äußeren Wanne 16 und
dem Halbleitersubstrat 30 jeweils eine in Sperrichtung
betriebene pn-Halbleiterdiode entsteht. Beispielsweise sind das
Halbleitersubstrat 30 und die dotierte Wanne 15a des
Kontaktanschlusses 15 p-dotiert und die äußere Wanne 16 ist
n-dotiert. Das zweite elektrische Potential Vnwll, mit dem die dotierte
Wanne 15a vorgespannt ist, kann beispielsweise zwischen –0,3 und –0,6 Volt
betragen. Die äußere Wanne 16 ist
beispielsweise mit einem Massepotential V0 von
0 Volt vorgespannt. Das Substratpotential Vbb beträgt etwa
zwischen –0,5
und 0 Volt, beispielsweise –0,2
Volt. In 5 sind fünf Leiterbahnsegmente 12 dargestellt,
von denen drei Leiterbahnsegmente 12a mit dem ersten Wortleitungstreibersegment 20a angeschlossen
sind. Hierzu sind die Leiterbahnsegmente 12a durch eine
Kontaktlochfüllung 31 mit
einer Leiterbahn 32 verbunden, die zu dem ersten Wortleitungstreibersegment 20a führt. Zwei
weitere Leiterbahnsegmente 12b sind in 5 nur
im Bereich ihres zweiten Endes dargestellt, das ihren am zweiten
Wortleitungstreibersegment 20b (4) gelegenen
ersten Ende 13 gegenüberliegt.
Alle Wortleitungssegmente 12 erstrecken sich in 5 beidseitig über das
Speicherzellenfeld 22 hinaus. Die Leiterbahnsegmente 12b enden
im Bereich des Kontaktanschlusses 15 und sind mit diesem über eine
Kontaktlochfüllung 25,
eine Leiterbahn 27 und eine weitere Kontaktlochfüllung 26 leitend
verbunden. Die Leiterbahn 27 dient zur elektrischen Verbindung
der beiden Kontaktlochern 25 und 26 miteinander.
Innerhalb der dotierten Wanne 15a kann unter jedem Kontaktloch 25 zusätzlich eine
entgegengesetzt dotierte innere Wanne 17 vorgesehen sein.
In diesem Fall ist das passive Bauelement zwischen dem jeweiligen Leiterbahnsegment 12b und
dem Kontaktanschluss 15 ein in Sperrichtung betriebener
pn-Übergang
zwischen der Wanne 15a und der jeweiligen innere Wanne 17.
Die inneren Wannen 17 sind gestrichelt dargestellt, da
sie nur bei einer Ausführungsform
vorgesehen sind. Gemäß einer
alternativen Ausführungsform ist
die Kontaktlochfüllung 25 unmittelbar
mit der dotierten Wanne 15a verbunden, wobei sich an eine Grenzfläche zwischen
ihnen eine Schottky-Diode befindet. In diesem Fall sind keine inneren
Wannen 17 vorgesehen.
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6 zeigt
einen Querschnitt durch den Halbleiterspeicher gemäß 5 entlang
der Schnittebene B, dass heißt
entlang eines Leiterbahnsegments 12a, das an das erste
Wortleitungstreibersegment 20a angeschlossen ist. Die leitende
Verbindung am treiberseitigen Ende 13 des Leiterbahnsegments 12a wird
durch eine Kontaktlochfüllung 31 und
eine Leiterbahn 32 hergestellt, die zu dem ersten Wortleitungstreibersegment 20a führt. Das
Leiterbahnsegment 12a ist auf einer dielektrischen Schicht 24 angeordnet
und dadurch gegenüber
dem Halbleitersubstrat 30 elektrisch isoliert. Die im Halbleitersubstrat 30 ausgebildete
innere Wanne 15a des Kontaktanschlusses 15, die
umgebende äußere Wanne 16 und die
optionale innere Wanne 17 sind in 6 im Querschnitt
dargestellt. Die äußere Wanne 16 umgibt
die dotierte Wanne 15a des Kontaktanschlusses vollständig und
isoliert diese gegenüber
dem Halbleitersubstrat 30. Vbb bezeichnet das Substratpotential und
Vnwll das die Leiterbahnsegmente deaktivierende zweite Potential,
mit dem der Kontaktanschlusses 15 vorgespannt ist. Die äußere Wanne 16 ist
mit dem Massepotential V0 von 0 Volt vorgespannt.
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7 zeigt
einen Querschnitt durch ein erfindungsgemäßen Halbleiterspeicher gemäß 5 entlang
der Schnittebene A gemäß einer
ersten Ausführungsform.
Bei dieser Ausführungsform
wird die hochohmige Verbindung zwischen einem Leiterbahnsegment 12b,
das an das zweite Wortleitungstreibersegment 20b angeschlossen
ist, durch eine Schottky-Diode 28 an einer Grenzfläche zwischen
einer Kontaktlochfüllung 25 und
der dotierten Wanne 15a des Kontaktanschlusses 15 hergestellt.
Die Schottky-Diode ist im Bereich einer Öffnung der dielektrischen Schicht 24 ausgebildet.
Eine innere Wanne 17, wie in 5 gestrichelt
dargestellt, ist bei dieser Ausführungsform
nicht vorhanden. Das zweite Ende 14 des Leiterbahnsegments 12b ist
durch die Kontaktlochfüllung 25,
eine weitere Kontaktlochfüllung 26 und
eine Leiterbahn 27, die beide Kontaktlochfüllungen 25 und 26 miteinander
verbindet, an die Schottky-Diode 28 angeschlossen. Die
Schottky-Diode 28 ist so angeordnet, daß sie in Sperrichtung betrieben wird
und ist für
einen Leckstrom i, d.h. einen Sperrstrom zwischen dem Leiterbahnsegment 12b und dem
Kontaktanschluss 25 durchlässig. Die Schottky-Diode 28 bildet
eine hochohmige Verbindung zum Deaktivieren des Leiterbahnsegments 12b,
wenn dieses vom zweiten Wortleitungstreibersegment 20b abgekoppelt
ist.
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8 zeigt
eine alternative Ausführungsform
eines erfindungsgemäßen Halbleiterspeichers. In 8 ist
ebenso wie 7 ein Querschnitt durch den
Halbleiterspeicher gemäß 5 entlang
der Schnittebene A dargestellt. Im Unterschied zu 7 ist
jedoch in die dotierte Wanne 15a des Kontaktanschlusses 15 eine
innere dotierte Wanne 17 eingelassen. Die Grenzfläche zwischen
der Kontaktlochfüllung 25 und
der inneren dotierten Wanne 17 ist nicht als Schottky-Diode,
sondern niederohmig ausgebildet. Die innere Wanne 17 ist
entgegengesetzt zur dotierten Wanne 15a des Kontaktanschlusses 15 dotiert,
beispielsweise n-dotiert. Das zweite Ende 14 des Leiterbahnsegments 12 ist über die
Kontaktlochfüllungen 25 und 26,
die Leiterbahn 27 sowie über die innere Wanne 17 mit
dem Kontaktanschluss 15 verbunden. Über diese hochohmige Verbindung
fließt der
Leckstrom i. Das passive Bauelement ist bei dieser Ausführungsform
eine an der Grenzfläche
zwischen der inneren Wanne 17 und der dotierten Wanne 15a des
Kontaktanschlusses 15 ausgebildete, in Sperrichtung betriebene
pn-Halbleiterdiode.
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9 zeigt
eine schematische Draufsicht auf einen Treiberbereich eines Halbleiterspeichers mit
redundanten Wortleitungen. Die redundanten Wortleitungen 10a sind
jeweils segmentierte Wortleitungen gleicher Bauweise wie die segmententierten Wortleitungen 10 in
dem Speicherzellenfeld 22. An einer Adressleitung 35,
die beispielsweise 13 Leiterbahnen umfassen kann, wird die X-Adresse,
d.h. eine Wortleitungsadresse einem Zeilendecoder 33 sowie einer
Vergleichseinheit 34 zugeführt. Die Vergleichseinheit 34 vergleicht
die durch den Adressbus 35 übermittelte Wortleitungsadresse
mit einer Wortleitungsadresse, die mithilfe von elektrischen Schmelzsicherungen,
d.h. Fuses oder Antifuses innerhalb der Vergleichseinheit 34 permanent
gespeichert ist. Wenn eine durch den Adressbus 35 übermittelte Wortleitungsadresse
mit der gespeicherten Adresse übereinstimmt,
sendet die Vergleichseinheit 34 ein erstes Signal 51 aus,
welches an zwei AND-Gatter 36 weitergeleitet wird. Ein
an das Speicherzellenfeld 22 angeschlossenes AND-Gatter erhält das Signal 51 invertierend.
Das Signal S1 wird mit einer kurzen Verzögerung von der Vergleichseinheit 34 ausgesandt, nachdem
diese die durch den Adressbus 35 übermittelte Wortleitungsadresse
erhalten hat. Nach einer weiteren Verzögerung, die die Toleranzen
in der Bereitstellung des Signals S1 berücksichtigt, wird ein zweites
Signal S2 ohne Invertierung an beide AND-Gatter geleitet. Durch
die inverte Weiterleitung des ersten Signals S1 an nur eines der
beiden AND-Gatter kann stets nur eines dieser beiden AND-Gatter 36 geöffnet werden.
Das geöffnete
Gatter 36 aktiviert dann eine Gruppe von Wortleitungen 10 oder
von redundanten Wortleitungen 10a, die jeweils an Wortleitungstreiber 19 angeschlossen
sind. Typischerweise wird jeweils eine Gruppe von vier segmentierten
Wortleitungen (entspricht einer Master-Wortleitung) geöffnet. Das erste Signal 51 wird
als "redundancy
hit signal" und
das zweite Signal S2 als "row
address valid signal" bezeichnet.
Wenn in der Vergleichseinheit 34 die durch den Adressbus 35 übermittelte
Wortleitungsadresse mit der in den Schmelzsicherungen gespeicherten
Wortleitungsadresse übereinstimmt,
wird ein erstes Signal S1 ausgesandt, welches das mit dem Speicherzellenfeld 22 verbundenes
AND-Gatter 36 geschlossen
hält und das
andere AND-Gatter, das an das redundante Speicherzellenfeld 22a angeschlossen
ist, öffnet. Das Öffnen dieses
Gatters erfolgt jedoch erst, nachdem das zweite Signal S2 gegenüber dem
Signal S1 zeitverzögert
an den zweiten Eingang des mit dem redundanten Speicherzellenfeld 22a verbundenen AND-Gatters 36 geleitet
wurde. Dann wird eine Master-Wortleitung in dem redundanten Speicherzellenfeld 22a anstelle
einer Master-Wortleitung in dem normalen Speicherzellenfeld 22 geöffnet und
die Master-Wortleitung im Speicherzellenfeld 22 wird nicht
mehr angesprochen. Die re dundanten Wortleitungen 10a ersetzen
somit die defekten Wortleitungen 10. Die Wortleitungen 10 und
die redundanten Wortleitungen 10a sind jeweils vollständige Wortleitungen,
beispielsweise segmentierte Wortleitungen, die jeweils eine Hauptwortleitung
und eine Vielzahl von Leiterbahnsegmenten aufweisen.
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10 zeigt
eine vergrößerte Detailansicht aus 9,
in der eine Wortleitung sowie ein Wortleitungstreiber schematisch
dargestellt sind. Die Wortleitung kann eine reguläre Wortleitung 10 oder
eine redundante Wortleitung 10a sein. Der innere Aufbau der
Wortleitung ist nicht im Einzelnen angegeben. Die Wortleitung kann
beispielsweise eine segmentierte Wortleitung sein. In diesem Fall
besitzt sie eine Vielzahl von an eine Hauptleitung angeschlossenen Leiterbahnsegmenten,
die jedoch in 10 nicht dargestellt sind. Alle
Leiterbahnsegmente der segmentierten Wortleitung können durch
ein jeweiliges passives Bauelement hochohmig mit einem entsprechenden
Kontaktanschluss verbunden sein, der mit dem zweiten Potential Vnwll
vorgespannt ist. Im 10 hingegen ist nur die segmentierte
Wortleitung 10 insgesamt schematisch dargestellt. Ferner
ist nur ein einziges passives Bauelement 5 und ein einziger Kontaktanschluss 15 dargestellt.
An die Wortleitung 10 ist eine Vielzahl von Speicherzellen 2 angeschlossen,
die jeweils einen Auswahltransistor 3 und einen Speicherkondensator 4 aufweisen.
Der Wortleitungstreiber 19 wird mit Hilfe der in 9 dargestellten Vergleichseinheit
und einem AND-Gatter 36 aktiviert. Wenn eine defekte Wortleitung
ersetzt werden muss, wird anstelle der Wortleitung eine redundante
Wortleitung 10a aktiviert. Die redundante Wortleitung ist
in gleicher Weise aufgebaut wie die ersetzte Wortleitung.
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Mit
Hilfe der vorliegenden Erfindung wird ein integrierter Halbleiterspeicher
bereitgestellt, dessen Wortleitungen jeweils einen Leckstrompfad
aufweisen. Durch den Leckstrompfad wird die Wortleitung deaktiviert,
wenn sie von einem Treiberanschluss abgekoppelt ist. Dadurch wird
ein Floaten von Wortleitungen vermieden. Insbesondere kann das Wortleitungspotential
nicht in Richtung des aktivierenden ersten elektrischen Potentials
Vpp driften, wenn in dem Wortleitungstreiber, der dieses Potential
bereitstellt, ein Defekt lediglich die Zuführung des deaktivierenden zweiten
Potentials Vnwll verhindert.
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Der
Leckstrompfad ist eine hochohmige Verbindung zwischen der Wortleitung
und einem Kontaktanschluss, der mit dem deaktivierenden Potential vorgespannt
ist. Der Kontaktanschluss ist durch ein passives Bauelement, einen
sogenannten "bleeder" mit der Wortleitung
verbunden. Der bleeder ist ein Entladungswiderstand oder eine Entladungsdiode, die
eine Halbleiterdiode oder eine Schottky-Diode sein kann und so verschaltet
ist, dass sie in Sperrichtung betrieben wird. Das passive Bauelement
koppelt die Wortleitung elektrisch an das deaktivierende Potential,
wenn die Wortleitung treiberseitig abgekoppelt ist. Dadurch können Leck-und
Koppelmechanismen des umgebenden Zellenfeldes, insbesondere durch
an Nachbarwortleitungen anliegende Potentiale, das elektrische Potential
der abgekoppelten Wortleitung nicht mehr bestimmen. Somit bleiben
die an die abgekoppelte Wortleitung angeschlossenen Auswahltransistoren
geschlossen. Die in den zugehörigen
Speicherkondensatoren gespeicherten Ladungsmengen können nicht
mehr auf die Bitleitungen fließen
und in den Signalverstärkern
keine Auslesefehler mehr verursachen. Hierdurch wird erstmals eine
zuverlässige
Testabdeckung des gesamten Speicherzellenfeldes ohne Auslesefehler
ermöglicht.
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Die
Erfindung ist insbesondere für
Halbleiterspeicher mit segmentierten Wortleitungen einsetzbar, die
metallische, niederohmige Hauptwortleitungen und jeweils eine Vielzahl
daran angeschlossener Leiterbahnsegmente besitzen. An jedes Leiterbahnsegment
sind beispielsweise zwischen 256 und 512 Speicherzellen angeschlossen,
die durch jeweils verschiedene Bitleitungen ausgelesen werden.
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Bei
einem "prefuse"-Wafertest, d.h.
einem elektrischen Funktionstest, der zeitlich vor einem eventuellen
Ersetzen defekter Wortleitungen durch redundante Wortleitungen durchgeführt wird,
sind Auslesefehler, die aufgrund defektbedingter Abkopplungen von
Wortleitungen oder Wortleitungsegmenten von den Wortleitungstreibern
entstehen könnten, noch
nicht feststellbar, weil allen Wortleitungen noch ein definiertes
elektrisches Potential, nämlich
Vpp oder Vnwll zugeführt
wird. Erst im floatenden Zustand, wenn nach erfolgter Reparatur
eine absichtlich elektrisch abgekoppelte Wortleitung nicht mehr
gezielt mit einem bestimmten Potential vorspannbar ist, besteht
eine erhöhte
Gefahr von Auslesefehlern.
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Bei
Wortleitungen mit Leiterbahnsegmenten, die jeweils durch ein Wortleitungstreibersegment
aktiv getrieben werden, driften die Leiterbahnsegmente gegen das
aktivierende Potential, wenn der Treiber das deaktivierende Potential
nicht mehr bereitstellen kann. Dieser Drift führt normalerweise zu einer
erhöhten
Wahrscheinlichkeit von Auslesefehlern. Durch die erfindungsgemäßen Leckstrompfade
an jedem Leiterbahnsegment jedoch wird der Drift vermieden und ein
abgekoppeltes Leiterbahnsegment innerhalb kurzer Zeit deaktiviert.
Dadurch wird die durch defekte, abgekoppelte Wortleitungen entstehende Fehleranfälligkeit
integrierter Halbleiterspeicher erstmals vollständig beseitigt.
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- 1
- Halbleiterspeicher
- 2
- Speicherzelle
- 3
- Auswahltransistor
- 4
- Speicherkondensator
- 5
- passives
Bauelement
- 6
- Bitleitung
- 8
- p-Kanaltransistor
- 9
- n-Kanaltransistor
- 10
- Wortleitung
- 10a
- redundante
Wortleitung
- 11
- Hauptwortleitung
- 12,
12a, 12b
- Leiterbahnsegment
- 13
- erstes
Ende
- 14
- zweites
Ende
- 15
- Kontaktanschluss
- 15a
- dotierte
Wanne
- 16
- äußere Wanne
- 16a,
16b,
- Grenzfläche
- 17
- innere
Wanne
- 19
- Wortleitungstreiber
- 20,
20a, 20b
- Wortleitungstreibersegment
- 21,
25, 31
- Kontaktlochfüllung
- 22
- Speicherzellenfeld
- 22a
- redundantes
Speicherzellenfeld
- 24
- dielektrische
Schicht
- 26
- weitere
Kontaktlochfüllung
- 27,
32
- Leiterbahn
- 28
- Schottky-Diode
- 30
- Halbleitersubstrat
- 33
- Zeilendecoder
- 34
- Vergleichseinheit
- 35
- Adressbus
- 36
- AND-Gatter
- A,
B
- Schnittebene
- i
- Leckstrom
- n,
p
- Dotierung
- V0
- Massepotential
- Vbb
- Substratpotential
- Vpp
- erstes
Potential
- Vnwll
- zweites
Potential