DE4200763C2 - Halbleiterspeichervorrichtung mit verbesserter Leseverstärkerschaltung - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiterspeichervorrichtung gemäß dem Oberbegriff des Anspruchs 1. Eine derartige Halbleiterspeichervorrichtung ist bekannt aus IEEE Journal of Solid State Circuits, Vl. SC-21, Nr. 5, Oktober 1986, S. 618-624.

Halbleiterspeichervorrichtungen, die als Speicherzellen Metalloxidhalbleitertransistoren (MOS-Transistoren) verwenden, sind bisher bei der Herstellung von elektronischen Ausrüstungsteilen häufig ausgeführt worden. Von diesen Halbleiterspeichervorrichtungen werden DRAMs mit einer Eintransistor/Einkondensator-Speicherzellenstruktur wegen ihrer kleinen Zellenbesetzungsfläche immer wichtiger. Seit kurzem sind DRAMs mit einer großen Kapazität von mehreren Megabits bis zu einigen zehn Megabits entwickelt worden, die unter Verwendung einer weit fortgeschrittenen Mikrofabrikationstechnologie hergestellt werden, welche die Verringerung des kleinsten IC-Musterteilungsabstandes bis auf 1 Mikrometer oder darunter (Submikronbereich) ermöglicht.

Obgleich DRAMs eine hohe Integrationsdichte aufweisen, gibt es nach wie vor eine starke Nachfrage nach höheren Betriebsgeschwindigkeiten dieser Speicher. Mit der bekannten Technologie kann jedoch durch einfache Verbesserung der Schaltgeschwindigkeit der MOS-Transistoren auf der Basis der Mikrofabrikationstechnologie eine weitere Verbesserung der Gesamtbetriebsgeschwindigkeit der DRAMs nicht erreicht werden. Dies rührt daher, daß der Mikrofabrikaton von MOS-Transistoren inhärent eine untere Miniaturisierungsgrenze eigen ist. Wenn auch alternativ eine spezielle Mikroherstellungstechnik angewandt werden kann, um die Miniaturisierungsgrenze zu durchbrechen, erfordert eine solche Technologie auch einen speziellen Herstellungsprozeß, was die Halbleiterhersteller bei der Anwendung dieser Technik in der Massenproduktion von DRAMs in eine ernsthafte Risikolage bringt.

Wie Fachleuten bekannt ist, hängt die Betriebgeschwindigkeit eines DRAM hauptsächlich von der zur Erfassung (Lesen) der Speicherzellendaten benötigten Lesezeit sowie von der Verstärkung ab. Die Lesezeit wird in weitem Maße vom Datenschreibmuster in einem Speicherfeld beeinflußt. Die Gesamtschreibdauer wird allgemein als diejenige Schreibdauer definiert, welche durch die im ungünstigsten Falle auftretende Zeitdauer bestimmt ist, das heißt, der Zeitdauer, die unter den ungünstigsten Umständen für das Datenlesemuster benötigt wird.

Typischerweise kann das "Worst-Case-Datenlesemuster" wie nachfolgend beschrieben definiert werden. Es sei angenommen, daß eine gegebene Zellengruppierung aus einer Vielzahl von Speicherzellen besteht, von denen jede einem unterschiedlichen Paar von Datenübertragungsleitungen (Bitleitungen) angehört und die Zellen entlang einer bestimmten, mit den Bitleitungen verbundenen Zeilensteuerleitung (Wortleitung) angeordnet sind. Es sei weiter angenommen, daß eine angesteuerte Speicherzelle in dieser Zellengruppierung eine logische 0 speichert, während die verbleibenden, nicht angesteuerten Speicherzellen logische 1-en speichern. Ein solches Datenspeichermuster wird allgemein als "Spaltenbalkenmuster" bezeichnet, und dieses stellt den ungünstigsten Fall dar.

Während einer Leseoperation im ungünstigsten Fall gewinnt der Entladestrom größte Bedeutung, der von den mit den nicht angesteuerten Zellen verbundenen Bitleitungen in eine gemeinsame Versorgungsquellenleitung fließt, die allgemein an die Bitleitungspaare angeschlossen ist. Der Entladestrom kann als "Leseentladestrom" bezeichnet werden. Eine Zunahme des Leseentladestromes bewirkt aus den oben angegebenen Gründen eine Verzögerung des Lesevorgangs der an die gemeinsame Leistungsversorgungsleitung angeschlossenen Leseverstärkerschaltung.

Die gemeinsame Leistungsversorgungsleitung erstreckt sich entlang eines verlängerten Leitungspfades parallel zu den Wortleitungen über dem Substrat. Ihr Leitungswiderstand nimmt dabei natürlich zu. Mit der Zunahme der Integrationsdichte des DRAM nimmt auch die Anzahl der mit der gemeinsamen Versorgungsleitung verbundenen Bitleitungspaare zu. Dies ruft eine weitere Erhöhung des Widerstandes der gemeinsamen Versorgungsleitung sowie der Kapazität derselben hervor, mit anderen Worten wird die Entladungszeitkonstante der gemeinsamen Versorgungsleitung größer.

Unter diesen Umständen führt die Erhöhung des Entladestroms zu einer übermäßig langen Verlöschungsdauer des Stromes, bei der es sich um diejenige Zeitdauer handelt, die der Entladestrom bis zu seinem vollständigen Verschwinden während des Lesevorganges benötigt. Der Lesevorgang der angesteuerten Zelle muß nach Ablauf einer bestimmten Zeitdauer erfolgt sein, da der Entladestrom der Reihe nach in die mit den Bitleitungen verbundenen nicht angesteuerten Speicherzellen zu fließen beginnt. Diese Forderung dient zur Vermeidung einer unerwünschten Vernichtung von Bitleitungsdaten aufgrund der Beeinträchtigung des Spannungspotentials der vorgeladenen Eingangs-/Ausgangsleitungen. Somit wird die Taktgabe bei der Ansteuerung einer mit der gewöhlten Zeile verbundenen Spaltenauswahlleitung erheblich verzögert. Dies vergrößert unvermeidlicherweise die für die vollständige Durchführung der logischen Diskriminierung des in der angesteuerten Zeile gespeicherten Datenwertes benötigte Gesamtzeitdauer, bei der es sich einfach um die durch die Leseoperation der gewählten Zeile verbrauchte tatsächliche Zeit handelt. Die Verzögerung der Zeitsteuerung beim Ansteuern der Spaltenauswahlleitung behindert im Falle des "Spaltenbalkenmusters" die Hochgeschwindigkeits-Datenzugriffsoperation des DRAM, wodurch ein schwerwiegendes Problem entsteht.

Aus US 49 48 993 ist eine Halbleiterspeichervorrichtung bekannt, in welcher die PMOS Treiber für die Leseverstärker lediglich mittels einer einzigen VCC Leitung verbunden sind, und die NMOS Treiber mit einer einzelnen VSS Leitung. Diese Leitungen bestehen aus Aluminium und erstrecken sich parallel zu den Wortleitungen, sind somit dünn und lang und weisen einen hohen Widerstand auf.

Aufgabe der vorliegenden Erfindung ist es, eine Halbleiterspeichervorrichtung zu schaffen, bei der die Betriebsgeschwindigkeit ohne Verminderung der Integrationsdichte maximiert werden kann.

Diese Aufgabe wird erfindungsgemäß gelöst wie im Patentanspruch 1 gekennzeichnet.

Gemäß dieser Zielsetzung richtet sich die vorliegende Erfindung auf einen spezifischen DRAM mit einer Gruppierung von Speicherzellen, die auf einem Substrat angeordnet und in eine Vielzahl von Zellgruppen unterteilt sind, von denen jede Speicherzellen in Zeilen- und Spaltenanordnung aufweist. Mit den Zeilen und Spalten der Speicherzellen sind über dem Substrat Datenübertragungsleitungen und Steuerleitungen verbunden. Erste Leserverstärkerabschnitte sind so angeordnet, daß jeder Abschnitt mit den Datenübertragungsleitungen in einer entsprechenden Gruppe der Zellgruppen verbunden ist und einen ersten Metall-Isolator-Halbleiter-FET (MISFET) eines ersten Leitungstyps aufweist. Zweite Leseverstärkerabschnitte sind so angeordnet, daß jeder der zweiten Leseverstärkerabschnitte mit den Datenübertragungsleitungen in einer entsprechenden Zellengruppe verbunden ist, wobei die Abschnitte zweite Metall-Isolator-Halbleiter-Feldeffekttransistoren (MISFET) eines zweiten, dem ersten Leitungstyp entgegengesetzten Leitungstyps aufweisen. Der RAM weist weiter erste Treibermittel zum elektrischen Ansteuern der ersten Leseverstärkerabschnitte, sowie zweite Treibermittel zum elektrischen Ansteuern der zweiten Leseverstärkerabschnitte auf. Die ersten Treibermittel weisen eine Vielzahl von Treibertransistoren des ersten Leitungstyps auf, die auf dem Substrat zwischen den ersten Leseverstärkerabschnitten untergebracht sind. Die zweiten Treibermittel weisen eine Vielzahl von Treibertransistoren des zweiten Leitungstyps auf, die auf dem Substrat zwischen den zweiten Leseverstärkerabschnitten untergebracht sind. An die ersten und zweiten Treibermittel sind Leistungsversorgungsmittel zum getrennten Anlegen erster und zweiter Quellenpotentiale an die ersten und zweiten Treibermittel angeschlossen.

Diese und weitere Ziele, Merkmale und Vorteile der Erfindung gehen aus der nachfolgenden detaillierteren Beschreibung bevorzugter Ausführungsformen der Erfindung, wie sie in den beigefügten Zeichnungen veranschaulicht sind, deutlicher hervor.

Nachfolgend wird der wesentliche Gegenstand der Zeichnungen kurz beschrieben.

Fig. 1 stellt ein Diagramm zur Veranschaulichung der Draufsicht auf den Hauptabschnitt eines DRAM gemäß einer bevorzugten Ausführungsform der Erfindung dar;

Fig. 2 stellt ein Schaltungsdiagramm der in Fig. 1 dargestellten Ausführungsform dar;

Fig. 3 stellt ein Diagramm zur Veranschaulichung einer vergrößerten Draufsicht auf den Hauptabschnitt der in Fig. 1 dargestellten Ausführungsform dar;

Fig. 4 stellt ein Diagramm zur Veranschaulichung der Querschnittsstruktur der Ausführungsform der Fig. 4 entlang der Linie IV-IV dar;

Fig. 5 stellt ein Diagramm zur schematischen Veranschaulichung eines Verdrahtungsmusters der bei der Ausführungsform nach Fig. 1 verwendeten Spaltenauswahlleitungen dar;

Fig. 6 stellt ein Diagramm zur Veranschaulichung der Draufsicht auf eine Ausführungsvariante des in Fig. 1 dargestellten DRAM dar; und

Fig. 7 und 8 stellen Diagramme jeweils zur Veranschaulichung von Draufsichten auf die Hauptabschnitte von DRAMs gemäß weiterer Ausführungsformen der Erfindung dar.

Bezugnehmend auf Fig. 1 wird der DRAM gemäß einer bevorzugten Ausführungsform der Erfindung allgemein mit dem Bezugszeichen 10 gekennzeichnet. Der DRAM 10 weist eine Gruppierung von Speicherzellen 12 auf, die in eine Vielzahl von Gruppen 12a, 12b, 12c, ... von Speicherzellen MC auf einem Substrat 14 unterteilt ist. Diese Gruppen werden abgekürzt "Speicherzellenblöcke" oder "Zellenblöcke" genannt. Jeder der Zellenblöcke 12 weist Zeilen und Spalten von Speicherzellen MC auf, von denen jede aus einem Kondensator und einem MOS-Transistor besteht. In jedem Zellenblock 12 überkreuzen sich Steuerleitungen (Wortleitungen) WL und Datenübertragungsleitungen (Bitleitungen) BL isolierend auf dem Substrat 14 in der Weise, daß Wortleitungen WL an die Spalten der Speicherzellen MC angeschlossen sind, während Bitleitungen mit den Spalten von Speicherzellen MC in Verbindung stehen. Wie Fig. 1 zeigt, liegen Speicherzellenblöcke 12a, 12b, 12c, ... in einer Flucht entlang der Erstreckungsrichtung paralleler Wortleitungen WL. Zwischen je zwei benachbarten Speicherzellenblöcken 12 besteht auf dem Oberbereich des Substrates 14 ein Zwischenraum bzw. ein Spaltabstand A1, A2, .... Der Zwischenraum wird allgemein als "Wortleitungs-Snapfläche" bezeichnet.

Eine lineare Anordnung von P-Kanal-MOS (bzw. PMOS)-Leseverstärkerschaltungen 16a, 16b, 16c, ... ist auf dem Substrat 14 in der Nähe der Speicherzellenblöcke 12a, 12b, 12c, ... angebracht. Jede PMOS-Leseverstärkerschaltung 16 ist mit einem entsprechenden Speicherzellenblock verbunden. Eine Gruppe von N-Kanal-MOS (bzw. NMOS)-Leseverstärkerschaltungen 18a, 18b, 18c, ... ist ebenfalls auf dem Substrat 14 angebracht, derart, daß sie in der Nähe der PMOS-Leseverstärkerschaltungen 16 plaziert sind. Diese NMOS-Leseverstärkerschaltungen 18 sind jeweils mit den Speicherzellenblöcken 12 verbunden.

Eine Schaltung zum elektrischen Ansteuern der PMOS-Leseverstärkerschaltungen 16a, 16b, 16c weist eine Vielzahl von Teiltreiberschaltungen 20a, 20b, 20c, ... auf. Diese Teiltreiber 20 sind in einer spezifischen Weise angeordnet: sie sind nämlich auf dem Substrat 14 zwischen den PMOS-Leseverstärkerschaltungen 24 an peripheren Stellen in der Nähe der beiden Enden der Leseverstärkergruppierung 16 sowie in Mittelpositionen angeordnet, die zwischen je zwei benachbarten Schaltungen 16 definiert sind. Die Mittelpositionen können räumlich mit den Kreuzungsoberflächenbereichen der Bereichen A1, A2, ... der Leseverstärkergruppierung 16 übereinstimmen. Wie aus der Darstellung der Fig. 1 hervorgeht, sind also die Komponenten 16, 20 abwechselnd entlang einer Positionierungslinie auf der Substratoberfläche angeordnet. Jeder Teiltreiber 20 weist einen PMOS-Transistor auf (in Fig. 1 nicht dargestellt). Die Teiltreiber 20 werden im folgenden als "PMOS-Treiber" bezeichnet.

Die Treiberschaltung für die NMOS-Leseverstärkerschaltungen 18a, 18b, 18c entspricht derjenigen der PMOS-Leseverstärkerschaltungen 16, wobei PMOS-Transistoren gegen NMOS-Transistoren ausgetauscht sind. Die NMOS-Treiber 22a, 22b, 22c, ... und die NMOS-Leseverstärkerschaltungen 18 sind abwechselnd entlang einer weiteren Positionierungslinie auf dem Substrat 14 angeordnet, wie Fig. 1 zeigt. Die PMOS-Treiber 20 sind über eine Drahtleitung 24 an die PMOS-Leseverstärkerschaltungen 18 angeschlossen, wobei die Drahtleitung 24 als "gemeinsame Treiberleitung" bezeichnet werden kann. In gleicher Weise sind die NMOS-Treiber 22 durch eine andere gemeinsame Treiberleitung 26 an die NMOS-Leseverstärkerschaltungen 18 angeschlossen.

Die äquivalente Schaltungskonfiguration der Ausführungsform der Fig. 1 ist teilweise in Fig. 2 dargestellt, wobei die Speicherzellenblöcke 12a, 12b gemeinsam mit parallelen Wortleitungen WL0, WL1, ... verbunden sind, wie dargestellt ist. Bei jedem Speicherzellenblock 12 überschneidet sich eine vorgewählte Anzahl von Bitleitungen BL, BL isolierend mit Wortleitungen WL, wodurch eine Vielzahl von Kreuzungspunkten geschaffen wird. In diesen Punkten ist eine Anzahl von Einkondensator/Eintransistor-Speicherzellen MC in bekannter Weise angeordnet.

Gemäß Fig. 2 weist jede PMOS-Leseverstärkerschaltung 16a, 16b eine Vielzahl von PMOS-Leseverstärkern 28 auf, die jeweils an die Bitleitungspaare angeschlossen sind, die Leistungsversorgungsknote für den Anschluß an die Treiberleitung 24 besitzen. Jeder der PMOS-Leseverstärker 28 kann aus einer Flipflopschaltung bestehen, die ein Paar PMOS-Transistoren mit gegenseitig über Kreuz gekoppelten Source- und Drain-Elektroden aufweisen. Jede NMOS-Leseverstärkerschaltung 18a, 18b weist eine entsprechende Anzahl von NMOS-Leseverstärkern 30 auf. Diese Verstärker 30 besitzen Leistungsversorgungsknoten, die an die andere Treiberleitung 26 angeschlossen sind. Jeder NMOS-Leseverstärker 30 kann aus einem Paar über Kreuz gekoppelter NMOS-Transistoren bestehen.

Wie aus Fig. 2 hervorgeht, bestehen die PMOS-Treiber 20a, 20b, 20c jeweils aus PMOS-Transistoren. Bei diesen PMOS-Transistoren 20 sind die Drain-Elektroden gemeinsam an die Treiberleitung 24 angeschlossen. Die Gate-Elektroden der PMOS-Transistoren 20 sind an eine Steuerleitung 32 angeschlossen, an die ein Steuersignal SEP angelegt wird. Die NMOS-Treiber 22a, 22b, 22c bestehen jeweils aus NMOS-Transistoren. Bei den NMOS-Transistoren 22 sind die Drain-Elektroden zusammen an die gemeinsame Treiberleitung 26 angeschlossen. Die Gate-Elektroden der NMOS-Transistoren 22 sind miteinander durch die weitere Steuerleitung 34 verbunden, an die ein anderes Steuersignal angelegt wird.

Die PMOS-Transistoren 20 sowie NMOS-Transistoren 22, die in einem Erweiterungsbereich jedes der SNAP-Bereiche A1, A2, ... angeordnet sind, sind jeweils mit Quellenspannungsversorgungsleitungen 36, 38 verbunden (vgl. Leitung 36 der Leistungsversorgungsspannung Vcc sowie die Erdpotentialleitung 38). Diese Leitungen können aus Aluminiumdrahtleitungen bestehen. Typischerweise erstreckt sich die Vcc-Leitung 36 in der Weise, daß sie in der Schaltungskonfiguration der Fig. 2 direkt an die Source-Elektrode des PMOS-Treibertransistors 20b angeschlossen ist. Die Erdleitung 38 ist direkt an die Source-Elektrode des NMOS-Treibertransistors 22b angeschlossen. Durch einen Kontaktabschnitt 40 wird eine elektrische Verbindung zwischen dem PMOS-Transistor 20b und der Vcc-Leitung 36 hergestellt. Ein weiterer Kontaktabschnitt 42 dient zur Verbindung des NMOS-Transistors an die Erdleitung 38.

Sehr wichtig ist, daß die Leitung 36 der Leistungsversorgungsspannung Vcc und die Erdleitung 38 jeweils für jedes Paar der verteilten PMOS- und NMOS-Treibertransistoren 20, 22 vorgesehen sind, die wiederum entsprechend den Wortleitungs-Snapflächen A angeordnet sind. Wie weiter besonders deutlich in Fig. 1 dargestellt ist, besitzt jedes Paar von Vcc-Leitungen 36 und Erdleitungen 38 ein spezifisches Verdrahtungsmuster, wobei sich die genannten Leitungen linear in einer zugehörigen Snapfläche A erstrecken und dann teilweise bogenförmig im Erweiterungsbereich derselben verlaufen. Im einzelnen verläuft die Erdleitung 38a geradlinig parallel zu den Bitleitungspaaren BL, BL in der Snapfläche A1, und dann bogenförmig, so daß sie sich der PMOS-Leseverstärkerschaltung 16a nähert. Mit anderen Worten läuft die Erdleitung 38a unter Umgehung um den PMOS-Treiber 20b herum, und schließt dann durch den Kontaktabschnitt 42 an den NMOS-Treiber 22b an. Andererseits läuft die zugehörige Vcc-Leitung 36a geradeaus durch die Wortleitungs-Snapfläche A1 parallel zur Erdleitung 38a, läuft dann teilweise gekrümmt entlang des Bogenmusters der Leitung 38a und nähert sich dem Kontaktabschnitt 40, in welchem die Leitung 36a elektrisch mit dem PMOS-Treiber 20b verbunden ist. Dabei verläuft die Leitung 36a in der Weise, daß sie einen konstanten Abstand bzw. Zwischenabstand zur gekrümmten Leitung 38a einhält. Das Leitungspaar 36b, 38b in der anderen Snapfläche A2 verläuft in gleicher Weise.

Fig. 3 stellt eine vergrößerte Ansicht der Mustergestaltung der genannten Leitung 36a für die Leistungsversorgungsspannung Vcc und der Erdleitung 38a auf dem Substrat 14 des DRAM 10 dar, wobei die Kontaktabschnitte 40, 42 für die an den Leitungen 36a, 38a hängenden PMOS- und NMOS-Treibertransistoren 20b, 22b durch eine zur Steigerung der Deutlichkeit der Zeichnung dünne, voll ausgezogene Linie dargestellt sind.

Gemäß Fig. 3 besitzt jede Wortleitung WL eine Doppelschichtstruktur, bestehend aus einer polykristallinen Siliziumschicht und einer Metalldrahtleitung. Im einzelnen besteht jede Wortleitung WL aus einer polykristallinen Siliziumschicht 44, die jeweils als Gate-Elektrode der Spalten der Speicherzellentransistoren dient, und einer Aluminiumdrahtleitung 46, die die Schicht 44 isolierend überdeckt. Die Schichten 44, 46 sind elektrisch miteinander durch eine Vielzahl von Kontaktabschnitten 48 verbunden (von denen in Fig. 3 nur ein einzelner Abschnitt in jeder Wortleitung WL dargestellt ist), die in konstanten Abständen voneinander angebracht sind. Die überdeckten Leitungen 44 befinden sich in einer bestimmten Höhe über dem Substrat 14, wobei sich diese Höhe von derjenigen der zuvor beschriebenen Aluminiumdrahtleitungen 36, 38 unterscheidet. Die Treiberleitungen 24, 26 der Leseverstärker können aus Aluminiumdrahtleitungen bestehen, die in gleicher Höhe wie die Leitungen 44 über dem Substrat 14 angeordnet sind und jeweils mit der Drain-Elektrode der PMOS- und NMOS-Treibertransistoren 20b, 22b in Verbindung stehen. Auch die Steuerleitungen 32, 34, die in Verbindung mit den Gate-Elektroden der Treibertransistoren 20b, 22b stehen und an die jeweils Steuersignale angelegt werden, können Aluminiumdrahtleitungen sein, die in gleicher Höhe wie die Aluminiumleitungen 46 der Wortleitungen WL über dem Substrat 14 liegen. Die geschichtete bzw. laminierte Struktur einer typischen Wortleitung WL ist im einzelnen in Fig. 4 dargestellt. Zusätzlich kann es als Ergebnis der Verwendung der teilweise umgebogenen Leitungen 36, 38 der Leistungsspannungsversorgung vorteilhaft sein, eine Anordnung zu treffen, bei der die mit den Speicherzellenblöcken 12 zu verbindenden Spaltenauswahlleitungen CSL0, ... CSLk, CSLk + 1, ... CSLn - 1 ebenfalls teilweise gekrümmt verlaufen. Diese Leitungen CSL können aus Aluminiumdrahtleitungen bestehen, die in der gleichen Höhe wie die Leitungen 36, 38 über dem Substrat 14 gebildet sind.

Bei dem in den Fig. 1 bis 5 dargestellten DRAM 10 fließt im Lesemodus der Bitleitungsstrom verteilt in entsprechende Quellenspannungsleitungen 38 (Erdleitungen) durch eine Anzahl von verteilten NMOS-Treibertransistoren 22a, 22b, 22c, ..., wie typischerweise in Fig. 1 dargestellt ist. Es ist daher möglich, unerwünschte On-line-Stromänderungen zu eliminieren, die aufgrund des inhärenten Widerstandes der Treiberleitung der NMOS-Leseverstärkerschaltungen 18a, 18b, 18c, ... verursacht werden, das heißt, der Leitung SAN 26, so daß das Spannungspotential auf dieser Leitung 26 gleichförmig ist. Dadurch kann das Arbeiten der NMOS-Leseverstärkerschaltungen 18 beschleunigt werden, womit die Zugriffsgeschwindigkeit des DRAM 10 erheblich verbessert wird. Aus dem gleichen Grunde kann der Betrieb der PMOS-Leseverstärkerschaltungen 16 verbessert werden, da der in diese Leseverstärkerschaltungen fließende Strom auch in die anderen Quellenspannungsleitungen (Vcc-Leitungen) 36 fließen muß, die mit den verteilten PMOS-Treibertransistoren 20a, 20b, 20c verbunden sind. Die Verbesserung der Betriebsgeschwindigkeit der PMOS-Leseverstärkerschaltungen kann zur Verbesserung des Umspeicherbetriebs bzw. der Wiederkehrzeit des DRAM 10 führen. Die angesprochene Hochgeschwindigkeitsverbesserung sowohl der Zugriffsoperation, als auch des Umspeicherbetriebs ist sehr bedeutsam, weil sie zur Gesamtverbesserung der Arbeitsgeschwindigkeit des hochintegrierten DRAM 10 beiträgt.

Der DRAM 10 kann in der in Fig. 6 dargestellten Weise modifiziert werden, wobei ein DRAM 50 Quellenspannungsleitungen 36, 38 aufweist, bei denen es sich um geradlinige Drahtleitungen handelt. Um dies zu erreichen, ist es erforderlich, daß bei der Verringerung der Besetzungsfläche jeder PMOS- und NMOS-Leseverstärkerschaltung 16, 18 die Auslegung der Schaltungen auf dem Substrat 14 wie folgt abgeändert wird. Die Gruppierung der PMOS-Leserverstärkerschaltungen 16 wird in Richtung des Pfeiles 52 auf der Substratoberfläche verschoben, während die Gruppierungen der NMOS-Leseverstärkerschaltungen 18 gemäß dem Pfeil 54 in der Gegenrichtung verschoben wird. Durch diese Anordnungsweise kann das Verdrahtungsmuster des DRAM 50 vereinfacht werden, was zu einer Verringerung des Risikos von Musterdefekten beim RAM 50 führt.

Die in Fig. 7 dargestellte Schaltungskonfiguration eines DRAM 60 entspricht der in Fig. 2 dargestellten Konfiguration, mit Ausnahme der folgenden Maßnahmen: (1) die Bitleitungspaare BL, BL besitzen eine verschachtelte Konfiguration; und (2) die Positionen der PMOS- und NMOS-Leseverstärkerschaltungen 16, 18 sind verschieden. In bezug auf das verschachtelte Bitleitungspaar ergeben sich folgende Einzelheiten: im Speicherzellenblock 12a verlaufen ein bestimmtes Paar von Bitleitungen BL0, BL0 und ein benachbartes Paar Bitleitungen BL1, BL1 parallel zueinander und sind dabei alternierend angeordnet, wie Fig. 7 zeigt. Die mit diesen beiden Bitleitungspaaren verbundenen NMOS-Leseverstärkerschaltungen 18a weisen NMOS-Leseverstärker 30 auf, die an den entgegengesetzten Enden der Leitungen angeordnet sind. NMOS-Treibertransistoren 22 sind in zwei Untergruppen entsprechend den alternierenden Positionen der PMOS-Leseverstärker 28 unterteilt. Das gleiche trifft für den Speicherzellenblock 12b zu. Jede PMOS-Leseverstärkerschaltung 16 ist im wesentlichen in der Mitte eines zugehörigen Speicherzellenblockes 12 plaziert, wie Fig. 7 zeigt.

Die Auslegung der PMOS- und NMOS-Treiber 20, 22 sowie der mit ihnen im DRAM 70 der Fig. 8 verbundenen Quellenspannungsleitungen 36, 38 entspricht der in Fig. 1 dargestellten Auslegung, mit Ausnahme der folgenden Maßnahmen: PMOS-Treiber 20 sind ausgewählten Snapflächen A1, A3, ..., Ai ("i" ist eine ungerade ganze Zahl) hinzugefügt, während NMOS-Treiber 22 in den übrigen Snapflächen A2, A4, ..., Aj ("j" ist eine gerade ganze Zahl) angeordnet sind. Mit anderen Worten ist jede Snapfläche entweder mit einem PMOS-Treiber 20, oder einem NMOS-Treiber 22 ausgestattet. Gemäß einer solchen alternierenden Auslegung der PMOS-/NMOS-Treiber weist jede Snapfläche nur eine der Quellenspannungsleitungen 36, 38 auf. Beispielsweise ist die Snapfläche A1 mit der Vcc-Leitung 36 für den Anschluß an den PMOS-Treiber 20 versehen. Eine Erdleitung 38 ist nicht darin enthalten. Die benachbarte Snapfläche A2 ist demgegenüber mit der Erdleitung 38 für den Anschluß an den NMOS-Treiber 22 versehen, wobei sie aber keine Vcc-Leitung 36 aufweist. Diese Anordnung der Quellenspannungsleitung wiederholt sich bei den übrigen Snapflächen des DRAM 70.

Mit dieser Anordnung kann die Auslegung der DRAM-Komponenten auf dem Substrat 14 trotz der leichten Verschlechterung der Verteilungswirkung des Leseverstärkerstromes im Vergleich zu den vorher beschriebenen Ausführungsformen der Fig. 1 bis 7 vereinfacht werden, da nur eine einzige Quellenspannungsleitung jeder Snapfläche hinzugefügt werden muß. Dieser Vorteil ist von erheblicher Bedeutung, insbesondere wenn die Integrationsdichte des DRAM weiter gesteigert werden soll. Da die Quellenspannungsleitung in jeder Snapfläche dick sein kann, wird darüber hinaus der Widerstand derselben zur Beschleunigung der Leseoperation verringert, mit der Folge, daß die Gesamtbetriebsgeschwindigkeit erhöht wird.

Claims (7)

1. Halbleiterspeichervorrichtung, mit einem Substrat (14), einer Anordnung von Speicherzellen (MC), die auf dem Substrat in eine Vielzahl von beabstandeten Zellengruppen (12) unterteilt sind, von denen jede Zeilen und Spalten von Speicherzellen einschließt, Datenübertragungsleitungen (BL) und Steuerleitungen (WL), die den Zeilen und Spalten von Speicherzellen auf dem Substrat zugeordnet sind, einer Anordnung von ersten Leseverstärkerabschnitten (16), von denen jeder mit den Datenübertragungsleitungen (BL) in einer entsprechenden der Zellengruppen (12) verbunden ist, und erste Metall-Isolator-Halbleiter- Feldeffekttransistoren eines ersten Leitfähigkeitstyps umfaßt, einer Anordnung von zweiten Leseverstärkerabschnitten (18), von denen jeder mit den Datenübertragungsleitungen (BL) in einer entsprechenden Zellengruppe (12) verbunden ist und zweite Metall- Isolator-Halbleiter-Feldeffekttransistoren eines zweiten Leitfähigkeitstyps umfaßt, ersten Treibereinrichtungen (20) zum elektrischen Treiben der ersten Leseverstärkerabschnitte, welche ersten Treibereinrichtungen eine Vielzahl von ersten Treibertransistoren des ersten Leitfähigkeitstyps einschließen, zweiten Treibereinrichtungen (22) zum elektrischen Treiben der zweiten Leseverstärkerabschnitte, welche zweiten Treibereinrichtungen eine Vielzahl von zweiten Treibertransistoren des zweiten Leitfähigkeitstyps einschließen, und Leistungszuführungseinrichtungen (36, 38), die mit den ersten und zweiten Treibereinrichtungen (20, 22) verbunden sind, um erste und zweite Quellenpotentiale den ersten und zweiten Treibereinrichtungen zuzuführen, dadurch gekennzeichnet, daß

• 1. die ersten Treibertransistoren unter den ersten Leseverstärkerabschnitten so verteilt sind, daß jeder erste Treibertransistor zwischen benachbarten, ersten Leseverstärkerabschnitten auf dem Substrat angeordnet ist,
• 2. die zweiten Treibertransistoren unter den zweiten Leseverstärkerabschnitten so verteilt sind, daß jeder zweite Treibertransistor zwischen benachbarten, zweiten Leseverstärkerabschnitten auf dem Substrat angeordnet ist, und
• 3. die Leistungszuführungseinrichtungen eine Vielzahl von ersten, parallelen Quellenpotentialleitungen (36a, 36b) umfassen, die sich quer zu der Anordnung von ersten Leseverstärkerabschnitten erstrecken, sowie eine Vielzahl von zweiten, parallelen Quellenpotentialleitungen (38a, 38b), die sich quer zu der Anordnung von zweiten Leseverstärkerabschnitten erstrecken.

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß sich die ersten Quellenpotentialleitungen (36a, 36b) im wesentlichen parallel zu den Datenübertragungsleitungen (BL) erstrecken, so daß jede erste Quellenpotentialleitung (36a, 36b) in einem bestimmten Substratoberflächengebiet (A1) verläuft, das zwischen benachbarten (12a, 12b) Zellengruppen (12) definiert ist.

3. Halbleiterspeichervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die zweiten Quellenpotentialleitungen (38a, 38b) im wesentlichen parallel zu den Datenübertragungsleitungen (BL) verlaufen, so daß jede zweite Quellenpotentialleitung in einem bestimmten Substratoberflächengebiet (A1) zusammen mit einer entsprechenden der ersten Quellenpotentialleitungen (36a, 36b) verläuft.

4. Halbleiterspeichervorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß wenigstens eine der ersten Quellenpotentialleitungen (36a, 36b) und die entsprechende der zweiten Quellenpotentialleitungen (38a, 38b), welche sich zusammen in dem bestimmten Substratoberflächengebiet (A1) erstrecken, teilweise bogenförmig ausgebildet sind.

5. Halbleiterspeichervorrichtung nach Anspruch 4, gekennzeichnet durch
eine erste Treiberleitung (24), welche sich im wesentlichen parallel zu der Anordnung von ersten Leseverstärkerabschnitten (16a-16c) erstreckt, um die ersten Treibereinrichtungen (20) mit den ersten Leseverstärkerabschnitten (16) elektrisch zu verbinden, und
eine zweite Treiberleitung (26), welche sich im wesentlichen parallel zu der Anordnung von zweiten Leseverstärkerabschnitten (18a-18c) erstreckt, um die zweiten Treibereinrichtungen (22) mit den zweiten Leseverstärkerabschnitten (18) elektrisch zu verbinden.

6. Halbleiterspeichervorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die ersten und zweiten Quellenpotentialleitungen (36a-36b, 38a-38b) auf einem ersten Niveau oberhalb des Substrats angeordnet sind, und die ersten und zweiten Treiberleitungen (24, 26) auf einem zweiten Niveau oberhalb des Substrats angeordnet sind.

7. Halbleiterspeichervorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß sich die ersten und zweiten Treiberleitungen (24, 26) gerade erstrecken.