KR920017113A - 다이나믹형 반도체 기억장치 - Google Patents

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KR920017113A
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다이사부로 다카시마
유키히토 오오와키
겐지 츠치다
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아오이 죠이치
가부시키가이샤 도시바
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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
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  • Dram (AREA)

Abstract

내용 없음

Description

다이나믹형 반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 따른 DRAM의 주요부분의 구성을 나타낸 레이아웃도, 제6도는 본 발명의 제2실시예에 따른 DRAM의 주요 부분의 구성을 나타낸 레이아웃도, 제7도는 본 발명의 제3실시예에 따른 DRAM을 등가회로적으로 나타낸 도면.

Claims (5)

  1. 다이나믹형 메모리셀이 매트릭스로 배열된 셀어레이(1)와, 상기 셀어레이(1)의 한쪽 방향에 배설되어 메모리셀과의 데이터전송을 행하는 복수쌍의 비트선, 상기 셀어레이(1)의 상기 비트선과 교차하는 방향으로 배설되어 메모리셀을 구동시키는 복수개의 워드선(WL), 상기 각 워드선(WL)을 따라 배설됨과 더불어, 상기 셀어레이(1)의 소정 블럭마다에 형성된 워드선 스냅영역(2)에서 워드선에 접속되는 제1금속배선(22), 상기 각 비트선쌍애 설치된 PMOS 센스앰프(4) 및 NMOS 센스앰프 (3), 상기 PMOS 센스앰프(4) 영역과 상기 워드선 스냅영역(2)의 교차부에 배치된 PMOS 센스앰프 구동용 NMOS 트랜지스터(6), 상기 NMOS센스엠프(3) 영역과 상기 워드선 스냅영역(2)의 교차부에 배치된 NMOS 센스앰프 구동용 NMOS 트랜지스터 (5) 및, 상기 제1금속배선(22)과 교차하는 방향으로 설치된 제2금속배선으로 구성되어 상기 PMOS 트랜지스터(6)의 소오스 및 NMOS 트랜지스터(5)의 소오스에 각각 접속되는 소오스 전원선(7,8)을 구비한 것을 특징으로 하는 다이나믹형 반도체 기억장치.
  2. 제1항에 있어서, 상기 PMOS 센스앰프 구동용 PMOS 트랜지스터(6)와 상기 NMOS 센스앰프 구동용 NMOS 트랜지스터(5)가 복수의 워드선 스냅영역(2)에 전체에 배치되고, 각 워드선 스냅영역(2)에 2개의 소오스 전원선(7,8)이 설치되어 있는 것을 특징으로 하는 다이나믹형 반도체 기억장치.
  3. 제2항에 있어서, 상기 NMOS 트랜지스터(5)의 소오스 전원선(7)과 PMOS 트랜지스터(6)의 소오스 전원선(8)이 각가의 접속부(9,10)를 서로 피하여 굴절된 형태의 배선으로서 배설되어 있는 것을 특징으로 하는 다이나믹형 반도체 기억장치.
  4. 제2항에 있어서, 상기 NMOS 트랜지스터(5)와 PMOS 트랜지스터(6)가 워드선 스냅영역(2)내에서 서로 워드선 방향으로 엇갈리는 상태로 배치되고, 각각의 소오스 전원선(7,8)이 일직선형태로 배설되어 잇는 것을 특징으로 하는 다이나믹형 반도체 기억장치.
  5. 제1항에 있어서, 상기 PMOS 센스앰프 구동용 PMOS 트랜지스터(6)와 상기 NMOS 센스앰프 구동용 NMOS 트랜지스터(5)가 복수의 워드선 스냅영역(2)에 하나씩 교대로 배치되고, 각 워드선 스냅영역(2)에는 1개의 소오스 전원이 배설되어 있는 것을 특징으로 하는 다이나믹형 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920001118A 1991-02-01 1992-01-27 다이나믹형 반도체기억장치 KR960001462B1 (ko)

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JPH04247389A (ja) 1992-09-03
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