KR960001462B1 - 다이나믹형 반도체기억장치 - Google Patents

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KR960001462B1 KR1019920001118A KR920001118A KR960001462B1 KR 960001462 B1 KR960001462 B1 KR 960001462B1 KR 1019920001118 A KR1019920001118 A KR 1019920001118A KR 920001118 A KR920001118 A KR 920001118A KR 960001462 B1 KR960001462 B1 KR 960001462B1
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다이사부로 다카시마
유키히토 오오와키
겐지 츠치다
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

다이나믹형 반도체기억장치
제1도는 본 발명의 실시예에 따른 DRAM의 주요부분의 구성을 나타낸 레이아웃도.
제2도는 제1실시예에 따른 DRAM의 주요부분의 구성을 등가회로적으로 나타낸 도면.
제3도는 제1실시예에 따른 DRAM에서 더욱 중요한 부분의 구성을 나타낸 레이아웃도.
제4도는 제1실시예의 워드선 스냅영역의 단면도.
제5도는 제1실시예의 열선택선의 패턴을 나타낸 도면.
제6도는 본 발명의 제2실시예에 따른 DRAM의 주요부분의 구성을 나타낸 레이아웃도.
제7도는 본 발명의 제3실시예에 따른 DRAM을 등가회로적으로 나타낸 도면.
제8도는 본 발명의 제4실시예에 따른 DRAM의 레이아웃도.
제9도는 종래의 DRAM의 센스앰프부의 구성을 나타낸 도면이다.
* 도면의 주요부분에 대한 부호의 설명
MC : 메모리셀 BL, /BL : 비트선쌍
WL : 워드선 1 : 셀어레이
2 : 워드선 스냅영역 3 : NMOS센스앰프
4 : PMOS센스앰프 구동용 NMOS 트랜지스터
5 : NMOS센스엠프 구동용 NMOS 트랜지스터
6 : PMOS센스앰프 구동용 PMOS 트랜지스터
7, 8 : 소오스 전원선(제2 Al배선) 9, 10 : 접속부
21 : 다결정실리콘 배선(게이트 전극) 22 : 제1 Al배선
23 : 접속부
[산업상의 이용분야]
본 발명은 센스앰프 구동용 트랜지스터를 분산 배치하여 고속화를 도모한 다이나믹형 반도체 기억장치(DRAM)에 관한 것이다.
[종래의 기술 및 그 문제점]
제9도는 종래 DRAM의 비트선 센스앰프부의 구성을 나타낸 것으로, 1개의 트랜지스터 및 1개의 캐패시터로 구성된 주지의 메모리셀(MC)이 매트릭스형태로 배열되어 셀어레이를 구성하고 있고, 이 셀어레이에는 복수개의 워드선(WL)과 복수쌍의 비트선(BL, /BL)이 설치되어 있다. 또, 메모리셀(MC)의 데이터가 비트선쌍(BL, /BL)으로 독출되면 이것이 NMOS트랜지스터로 구성된 플립플롭인 NMOS센스앰프(NSA)에 의해 증폭되게 된다. 그리고, 비트선쌍(BL, /BL)에는 독출된 데이터의 "H"레벨측을 전원전위까지 증폭시키기 위하여 PMOS트랜지스터를 사용한 플립플롭으로 구성된 PMOS센스앰프가 설치되지만 도면에서는 생략하였다. 또, NMOS센스앰프(NSA)의 공통 소오스 노드에 연결된 센스앰프 구동선(/SAN)은 기본적으로는 1개의 구동용 NMOS 트랜지스터(Qn)에 접속되어 있다.
그런데, 이 회로에 있어서는 데이터 독출시, 센스앰프 구동용 NMOS트랜지스터(Qn)의 게이트에 구동신호(SEN)가 입력되고, 이에 의해 각 NMOS센스앰프(NSA)가 활성화되게 되는 바, 이때 모든 비트선쌍(BL, /BL)으로부터의 전류가 NMOS센스앰프(NSA)를 통하여 센스앰프 구동선(/SAN)으로 흐르게된다. 따라서, 대용량 DRAM에 있어서는 센스앰프 구동선(/SAN)의 배선저항(R)에 의해 구동용 NMOS 트랜지스터(Qn)로부터 멀어짐에 따라 각 센스앰프의 공통 소오스의 노드의 전위가 부상(浮上)되게 되는데, 이것은 센스앰프의 동작지연의 가장 큰 원인으로 된다.
이와 같은 문제를 해결하기 위해 본 발명자등은 NMOS센스앰프 구동용 NMOS트랜지스터를 워드선 스냅영역에 분산시켜 배치하는 방식을 제안한 바 있다(1990년 전자정보통신학회 추계전국대회 p5-306 참조). 즉, 여기서 워드선 스냅영역이라 하는 것은 다결정실리콘으로 이루어진 워드선의 저항을 낮추기 위하여 워드선에 중첩되어 설치된 Al배선을 워드선에 접속시킨 영역으로, 이 워드선 스냅영역은 워드선방향으로 복수의 블럭으로 나뉘어진 셀 어레이의 각 블럭사이에 설치되게 된다. 그리고, 이 워드선 스냅영역과 NMOS센스앰프 영역이 교차하는 부분에 센스앰프 구동용 NMOS트랜지스터를 분산 배치하고, 이 NMOS트랜지스터에 직접 접속되는 소오스 전원선으로서 제2Al배선을 비트선 방향으로 배설하게 되는 바, 이에 따라 다수의 NMOS센스앰프의 전류를 분산시킬 수 있게 됨으로써, 종래와 달리 1개의 NMOS트랜지스터로 구동했을 때의 NMOS센스앰프의 공통 소오스 노드의 부상을 억제할 수 있게 된다.
그런데, DRAM의 고속화를 위해서는 상기한 바와 같은 NMOS센스앰프구동용 트랜지스터를 분산시키는 것만으로는 불충분하게 된다. 즉, NMOS센스앰프의 고속화는 DRAM의 RAS 억세스시간을 단축시키는 데에는 유효하나, 사이클시간을 단축시키기 위해서는 재저장(restore)시간을 결정하는 PMOS센스앰프를 고속화할 필요가 있는 바, 이것은 PMOS센스앰프가 독출데이터의 "H"레벨쪽을 증폭시키는 작용을 하기 때문이다.
이상 설명한 바와 같이 NMOS센스앰프 구동용 NMOS트랜지스터만을 분산 배치하는 방식으로는 DRAM의 고속화를 도모하기에 불충분하다는 문제가 있었다.
[발명의 목적]
본 발명은 상기 점을 감안하여 발명한 것으로, 다이나믹형 반도체기억장치(DRAM)의 고속화를 도모함에 그 목적이 있다.
[발명의 구성]
상기 목적을 실현하기 위한 본 발명에 따른 DRAM은, 다이나믹형 메모리 셀(MC)이 매트릭스 형상으로 배설된 셀어레이(1)와, 이 셀어레이(1)의 한쪽에 배설되어 메모리셀(MC)과의 사이에서 데이터의 교환을 수행하는 복수쌍의 비트선(BL), 상기 셀어레이(1)의 상기 비트선(BL)과 교차하는 방향으로 배설되어 메모리셀을 구동시키는 복수개의 워드선(WL), 이 워드선(WL) 상에 형성되면서 이 워드선(WL)과 동일 방향에 배설되는 복수개의 제1금속배선(22), 상기 셀어레이(1)를 상기 워드선(WL)방향으로 복수로 분할해서 배설한 셀어레이블럭, 이 셀어레이블럭과 상기 워드선(WL)방향에 인접하는 다른 셀어레이블럭과의 사이에서 연장되면서 상기 워드선(WL)과 상기 제1금속배선(22)을 접속하는 접속부(23)를 배설하여 이루어진 워드스냅영역(2), 상기 각 비트선쌍에 접속되고, 상기 셀어레이블럭의 비트선(BL) 방향의 단에 배치되는 복수의 PMOS 센스앰프(4) 및 복수의 NMOS센스앰프(3), 상기 복수의 PMOS센스앰프(4)가 워드선방향으로 배치되는 영역과 상기 워드선스냅 영역(2)의 비트선방향의 연장하는 영역이 서로 교차하는 영역에 적어도 일부가 배설된 상기 PMOS센스앰프(4)를 구동시키는 PMOS트랜지스터(6) 및, 상기 복수의 NMOS센스앰프(3)가 워드선방향으로 배치되는 영역과 상기 워드선 스냅영역(2)의 비트선방향의 연장하는 영역이 서로 교차하는 영역에 적어도 일부가 배설된 상기 NMOS센스앰프(3)를 구동시키는 NMOS트랜지스터(5)를 구비하여 구성된 것을 특징으로 한다.
[작용]
상기와 같이 구성된 본 발명은, PMOS센스앰프 및 NMOS센스앰프와 함께 구동용 트랜지스터를 분산 배치함으로써 DRAM을 한층 더 고속화할 수 있게 한다. 즉, NMOS센스앰프의 구동용 NMOS트랜지스터를 분산 배치함으로써 RAS 억세스시간을 단축할 수 있게 되고, 또 PMOS센스앰프의 구동용 PMOS트랜지스터를 분산 배치함으로써 사이클시간을 단축할 수 있게 된다.
[실시예]
이하, 실시도면을 참조하여 본 발명에 따른 1실시예를 상세히 설명한다. 제1도는 제1실시예에 따른 DRAM의 주요부의 구성을 나타낸 레이아웃도이고, 제2도는 그 주요부를 등가회로적으로 나타낸 것이며, 제3도는 그 주요부의 구체적인 레이아웃을 나타낸 것이다.
도면에서, 1개의 트랜지스터 및 1개의 캐패시터로 이루어진 다이나믹형 메모리셀(MC)이 반도체기판상에 매트릭스형태로 배열되어 셀어레이(1)를 구성하고 있고, 이 셀어레이(1)에는 메모리셀(MC)을 구동하는 워드선(WL)과, 메모리셀(MC)과 데이터를 주고받는 비트선쌍(BL, /BL)이 교차하여 배설되어 있다. 또한, 셀어레이(1)는 제1도에 나타낸 바와 같이 워드선(WL) 방향으로 복수개의 블럭으로 분할되어 있는 바, 이들 셀어레이 블럭의 사이가 워드선 스냅영역(2)이다. 즉, 워드선(WL)은 제3도에 나타낸 바와 같이 셀트랜지스터의 게이트전극으로 되는 다결정실리콘 배선(21)이 그대로 연속적으로 배설된 것이고, 이것에 겹치도록 제1 Al배선(22)이 배설되어 있으며, 워드선 스냅영역(2)에 이들 제1 Al배선(22)과 다결정 실리콘 배선(21)의 접속부(23)가 형성되어 있다.
본 실시예에서는 셀어레이(1)의 비트선방향의 한쪽 끝부분에 NMOS센스앰프(3)와 PMOS센스앰프(4)가 인접하여 배치되어 있는 바, 이 NMOS센스앰프는 잘 알려진 바와 같이 2개의 NMOS트랜지스터의 드레인 및 게이트가 교차 접속되어 구성된 플립플롭이고, PMOS센스앰프도 이와 같이 구성된 플립플롭이다. 또한, NMOS센스앰프의 공통 소오스 노드에 접속되는 NMOS센스앰프 구동용 NMOS트랜지스터(5)는 구동선(/SAN)의 양단에 배치됨과 더불어 NMOS센스앰프(3)와 워드선 스냅영역(2)의 각 교차부에는 각각 분산되어 배치되어 있고, 이와 마찬가지로 PMOS센스앰프 구동용 PMOS트랜지스터(6)도 구동선(SAP)의 양단에 배치됨과 더불어 PMOS센스앰프(4)와 워드선 스냅영역(2)의 각 교차부에 분산되어 배치되어 있다. 그리고, 워드선 스냅영역(2)에 배치된 NMOS트랜지스터(5)의 소오스에 직접 접속되게(접속부; 9) 소오스 전원선(7; 접지선)이 비트선(BL)과 같은 방향으로 배치되고, 이와 마찬가지로 워드선 스냅영역(2)에 배치된 PMOS트랜지스터(6)의 소오스에 직접 접속되게(접속부; 10) 소오스 전원선(8; Vcc선)이 비트선(BL)과 같은 방향으로 배치되어 있다. 또한 상술한 바와 같이 워드선(WL)의 저항을 낮추기 위해서 제1 Al배선(2)이 배설되어 있는 것과 마찬가지로, 이들 소오스 전원선(7, 8)으로는 제2 Al배선이 사용된다.
각 센스앰프의 공통 소오스 노드에 연결된 센스앰프 구동선(/SAN, SAP)으로는 제3도에 나타낸 바와 같이 제1 Al배선(25, 26)이 사용되는 바, 이들은 각각 NMOS트랜지스터(5) 및 PMOS 트랜지스터(6)의 드레인에 접속되어 있다. 또, NMOS트랜지스터(5) 및 PMOS트랜지스터(6)의 게이트에 각각 접속되는 제어선(SEN, /SBP)도 각각 제1 Al배선(27, 28)으로 구성되어 있다.
제4도는 제3도의 A-A선에 따른 단면도로, 반도체기판(31)상에 배열형성된 셀어레이 블럭(1)사이에 워드선 스냅영역(2)이 형성되어 있고, 상술한 바와 같이 워드선을 구성하는 다결정실리콘 배선(21)에 대신하여 제1 Al배선(22)이 접속되어 있다. 또, 이 제1 Al배선(22)상에 층간절연막을 매개로 하여 제2 Al배선으로 이루어진 소오스 전원선(7, 8)이 설치되어 있다.
본 실시예에서는 제1 Al배선(22, 25∼28)이 제1층 금속배선이고, 소오스 전원선(7, 8)이 제2층 금속배선으로 되어 있지만, 이들 배선층의 상하관계는 역으로 할 수도 있다.
그리고, 본 실시예에서는 좁은 워드선 스냅영역(2)에 NMOS트랜지스터(5)와 PMOS트랜지스터(6)가 일직선상으로 나란히 배치되어 있는 바, 이에 따라 NMOS트랜지스터(5)와 PMOS트랜지스터(6)에 각각 접속되는 소오스 전원선(7, 8)은 각각의 접속부(9, 10)를 서로 피하기 위해서 제1도 내지 제3도에 나타낸 바와 같이 굴절된 배선으로 형성되어 있다. 따라서, 이들 소오스 전원선(7, 8)과 같은 제2 Al배선을 사용하는 열선택선(CSL)도 소오스 전원선(7, 8)의 굴절에 대응하여 굴절된 배선으로 할 필요가 있는 바, 그 모양을 제5도에 나타낸다.
본 실시예에 따르면, 데이터 독출시의 비트선 전류가 분산 배치된 NMOS센스앰프 구동용 NMOS트랜지스터(5)를 통하여 각각에 대응하여 설치된 소오스 전원선(7)으로 흐르게 되므로 NMOS센스앰프(3)의 구동선(/SAN)의 저항에 의한 전위강하의 영향이 줄어들게 된다. 따라서, NMOS센스앰프(3)의 고속동작이 가능해지게 된다. 그리고, 이와 마찬가지로 PMOS센스앰프(4)에 흐르는 전류도 분산 배치된 PMOS센스앰프 구동용 PMOS트랜지스터(6)에 대응하여 각각 설치된 소오스 전원선(8)으로 흐르게되기 때문에 PMOS센스앰프(6)의 동작이 고속화되어 재저장시간의 단축을 도모할 수 있게 된다. 따라서, 이상 설명한 바에 의해 억세스시간 및 사이클시간이 단축된 DRAM이 얻어지게 된다.
한편, 상기 실시예에서는 워드선 스냅영역에 배치되는 PMOS센스앰프 구동용 PMOS트랜지스터(6)와 NMOS센스앰프 구동용 NMOS트랜지스터(5)가 일직선상으로 나란하게 배치되기 때문에 그들의 소오스 전원선(7, 8)은 서로의 접속부(9, 10)를 피하기 위해 굴절된 배선으로 형성하게 되는데, 이에 대하여 제6도에 나타낸 바와 같이 PMOS트랜지스터(5)를 워드선방향으로 서로 엇갈린 형태로 배치하면, 이것들에 접속하는 소오스 전원선(7, 8)을 굴절시키지 않고 도시한 바와 같이 일직선 형상으로 배설할 수 있게 된다. 단, 이 경우에 PMOS트랜지스터(6)와 NMOS 트랜지스터(5)가 서로 엇갈린 위치에 배치됨에 따라 PMOS센스앰프(4)와 NMOS센스앰프(3)도 서로 엇갈리게 된다.
제7도는 본 발명의 제3실시예에 따른 DRAM주요부의 구성을 등가회로적으로 나타낸 것으로, 앞의 실시예와 동일한 부분에는 동일한 참조부호를 붙이고, 그에 관한 설명은 생략한다.
본 실시에와 셀어레이(1)의 중앙부에 PMOS센스앰프(4)가 배치되고, 양단부에 NMOS센스앰프(3)가 배치된 경우이다. 또 여기에서는 하나의 비트선쌍의 비트선사이에 이웃하는 비트선쌍의 비트선 1개가 삽입되도록 비트선쌍이 배치되어 있다. 그리고, 본 실시예에서도 앞의 실시예와 마찬가지로 워드선 스냅영역(2)의 NMOS센스앰프(3) 및 PMOS센스앰프(4)와의 교차부에 각각 NMOS센스앰프 구동용 NMOS트랜지스터(5) 및 PMOS센스앰프 구동용 PMOS트랜지스터(이가 분산 배치되고, 이들 NMOS트랜지스터(5) 및 PMOS트랜지스터(6)의 소오스 전원선(7, 8) 이 제2 Al배선에 의해 각 워드선 스냅영역(2)에 배설되게 된다.
제8도는 본 발명의 제4실시예에 따른 DRAM으로서, 상기 실시예에서는 각 워드선 스냅영역(2)에 NMOS센스앰프 구동용 NMOS트랜지스터(5) 및 PMOS센스앰프 구동용 PMOS트랜지스터(6)를 함께 배치함에 의해 각 워드선 스냅영역(2)에 2개의 소오스 전원선(7, 8)이 배설된 데 반해, 본 실시예에서는 복수의 워드선 스냅영역(2)에 NMOS센스앰프 구동용 NMOS트랜지스터(5) 또는 PMOS센스앰프 구동용 PMOS트랜지스터(6)중 어느 하나가 교대로 배치됨에 따라 각 워드선 스냅영역(2)에는 1개의 소오스 전원선(7, 8)이 배설되게 된다.
따라서, 본 실시예의 경우에는 앞의 실시예에 비해 센스앰프전류의 분산 정도는 약간 낮아지지만, NMOS센스앰프 및 PMOS센스앰프의 전류를 함께 분산시킴에 의해 DRAM의 고속화가 도모되게 된다.
본 발명은 상기 실시예에 국한되지 않고 그 취지를 벗어나지 않는 범위에서 여러 가지로 변형하여 실시할 수 있다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 따르면, 워드선 스냅영역에 NMOS센스앰프 구동용 NMOS 트랜지스터와 함께 PMOS센스앰프 구동용 PMOS트랜지스터를 분산 배치하고, 각각의 소오스에 접속되는 소오스 전원선을 비트선과 같은 방향으로 배설함으로써 DRAM의 고속화를 도모할 수 있게 된다.

Claims (15)

  1. 다이나믹형 메모리셀(MC)이 매트릭스형상으로 배설된 셀어레이(1)와, 이 셀어레이(1)의 한쪽에 배설되어 메모리셀(MC)과의 사이에서 데이터의 교환을 수행하는 복수쌍의 비트선(BL), 상기 셀어레이(1)의 상기 비트선(BL)과 교차하는 방향으로 배설되어 메모리셀을 구동시키는 복수개의 워드선(WL), 이 워드선(WL)상에 형성되면서 이 워드(WL)와 동일 방향에 배설되는 복수개의 제1금속배선(22), 상기 셀어레이(1)를 상기 워드선(WL) 방향으로 복수로 분할해서 배설한 셀어레이블럭, 이 셀어레이블럭과 상기 워드선(WL) 방향에 인접하는 다른 셀어레이블럭과의 사이에서 연장되면서 상기 워드선(WL)과 상기 제1금속배선(22)을 접속하는 접속부(23)를 배설하여 이루어진 워드선스냅영역(2), 상기 각 비트선쌍에 접속되고, 상기 셀어레이블럭의 비트선(BL) 방향의 단에 배치되는 복수의 PMOS센스앰프(4) 및 복수의 NMOS센스앰프(3), 상기 복수의 PMOS센스앰프(4)가 워드선방향으로 배치되는 영역과 상기 워드선스냅영역(2)의 비트선방향의 연장하는 영역이 서로 교차하는 영역에 적어도 일부가 배설된 상기 PMOS센스앰프(4)를 구동시키는 PMOS트랜지스터(6) 및, 상기 복수의 NMOS센스앰프(3)가 워드선방향으로 배치되는 영역과 상기 워드선스냅영역(2)의 비트선방향의 연장하는 영역이 서로 교차하는 영역에 적어도 일부가 배설된 상기 NMOS센스앰프(3)를 구동시키는 NMOS트랜지스터(5)를 구비하여 구성된 것을 특징으로 하는 다이나믹형 반도체기억장치.
  2. 제1항에 있어서, 워드선(WL)방향으로 복수의 상기 NMOS센스앰프(3)중 또는 인접한 부분에 병렬로 제1금속배선을 배설하고, 상기 워드선스냅영역(2)에 배설한 제2금속배선의 제1소오스전원선(7)을 상기 복수의 NMOS센스앰프(3)가 배치되는 영역(3)과 상기 워드선스냅영역(2)을 서로 연장하여 서로 교차하는 영역에서 접속하며, 워드선(WL) 방향으로 복수의 상기 PMOS센스앰프(4)중 또는 인접한 부분에 병렬로 다시 제1금속배선을 배설하고, 상기 워드선스냅영역(2)에 배설한 제2금속배선의 제2소오스전원선을 상기 복수의 PMOS센스앰프(4)가 배치되는 영역(4)과 상기 워드선스냅영역(2)을 서로 연장하여 서로 교차하는 영역에서 접속하는 것을 특징으로 하는 다이나믹형 반도체기억장치.
  3. 제1항에 있어서, 상기 PMOS센스앰프(4)를 구동시키는 PMOS트랜지스터(6)의 소오스단자와 상기 비트선(BL)방향으로 배치되는 제2금속배선을 접속하고, 이 제2금속배선을 제2소오스전원선(8)으로 하며, 상기 NMOS센스앰프(3)를 구동시키는 NMOS트랜지스터(5)의 소오스단자와 상기 비트선 방향으로 배치되는 제2금속선을 접속하고, 이 제2금속배선을 제1소오스전원선(7)으로 하는 것을 특징으로 하는 다이나믹형 반도체기억장치.
  4. 제3항에 있어서, 워드선(BL)방향으로 복수의 상기 NMOS센스앰프(3) 중 또는 인접한 부분에 병렬로 제1금속배선을 배설하고, 상기 워드선스냅영역(2)에 배설한 제2금속배선의 제1소오스전원선(7)을 상기 복수의 NMOS센스앰프(3)가 배치되는 영역(3)과 상기 워드선스냅영역(2)을 서로 연장하여 서로 교차하는 영역에서 접속하며, 워드선(WL) 방향으로 복수의 상기 PMOS센스앰프(4) 중 또는 인접한 부분에 병렬로 다시 제1금속배선을 배설하고, 상기 워드선스냅영역(2)에 배설한 제2금속배선의 제2소오스전원선을 상기 복수의 PMOS센스앰프(4)가 배치되는 영역(4)과 상기 워드선스냅영역(2)을 서로 연장하여 서로 교차하는 영역에서 접속하는 것을 특징으로 하는 다이나믹형 반도체기억장치.
  5. 제3항에 있어서, 상기 제1소오스전원선(7)과 상기 제2소오스전원선(8)이 교대로 복수의 상기 워드선스냅영역(2)마다 배치되어 있는 것을 특징으로 하는 다이나믹형 반도체기억장치.
  6. 제5항에 있어서, 워드선(WL) 방향으로 복수의 상기 NMOS센스앰프(3)중 또는 인접한 부분에 병렬로 제1금속배선을 배설하고, 상기 워드선스냅영역(2)에 배설한 제2금속배선의 제1소오스전원(7)을 상기 복수의 NMOS센스앰프(3)가 배치되는 영역(3)과 상기 워드선스냅영역(2)을 서로 연장하여 서로 교차하는 영역에서 접속하며, 워드선(WL) 방향으로 복수의 상기 PMOS센스앰프(4) 중 또는 인접한 부분에 병렬로 다시 제1금속배선을 배설하고, 상기 워드선스냅영역(2)에 배설한 제2금속배선의 제2소오스전원선을 상기 복수의 PMOS센스앰프(4)가 배치되는 영역(4)과 상기 워드선스냅영역(2)을 서로 연장하여 서로 교차하는 영역에서 접속하는 것을 특징으로 하는 다이나믹형 반도체기억장치.
  7. 제3항에 있어서, 상기 제1소오스전원선(7) 및 상기 제2소오스전원선(8)이 1개의 상기 워드선스냅영역(2)내에 배치되어 있는 것을 특징으로 하는 다이나믹형 반도체기억장치.
  8. 제7항에 있어서, 제1소오스전원선(7)은 상기 PMOS센스앰프(4)를 구동시키는 PMOS트랜지스터(6)의 콘택크(10)를 피해 절곡되어 배선으로서 배설되고, 상기 제2소오스전원선(8)은 상기 NMOS센스앰프(3)를 구동시키는 NMOS트랜지스터(5)의 콘택트(9)를 피해 절곡되어 배선으로서 배설되어 있는 것을 특징으로 하는 다이나믹형 반도체기억장치.
  9. 제1항에 있어서, 상기 복수의 PMOS센스앰프(4)가 워드선방향으로 배치되는 영역과 상기 워드선스냅영역(2)의 비트선방향의 연장되는 영역이 서로 교차하는 영역 전체에 배설된 상기 PMOS센스앰프(4)를 구동시키는 PMOS트랜지스터(6)와, 상기 복수의 NMOS센스앰프(3)가 워드선방향으로 배치되는 영역과 상기 워드선스냅영역(2)의 비트선방향의 연장되는 영역이 서로 교차하는 영역 전체에 배설된 상기 NMOS센스앰프(3)를 구동시키는 NMOS트랜지스터(3)를 구비한 것을 특징으로 하는 다이나믹형 반도체기억장치.
  10. 제9항에 있어서, 워드선(WL) 방향으로 복수의 상기 NMOS센스앰프(3) 중 또는 인접한 부분에 병렬로 제1금속배선을 배설하고, 상기 워드선스냅영역(2)에 배설한 제2금속배선의 제1소오스전원선(7)을 상기 복수의 NMOS센스앰프(3)가 배치되는 영역(3)과 상기 워드선스냅영역(2)을 서로 연장하여 서로 교차하는 영역에서 접속하며, 워드선(WL) 방향으로 복수의 상기 PMOS센스앰프(4) 중 또는 인접한 부분에 병렬로 다시 제1금속배선을 배설하고, 상기 워드선스냅영역(2)에 배설한 제2금속배선의 제2소오스전원선을 상기 복수의 PMOS센스앰프(4)가 배치되는 영역(4)과 상기 워드선스냅영역(2)을 서로 연장하여 서로 교차하는 영역에서 접속하는 것을 특징으로 하는 다이나믹형 반도체기억장치.
  11. 상기 복수의 PMOS센스앰프(4)가 워드선방향으로 배치되는 영역과, 상기 워드선스냅영역(2)의 비트선방향의 연장되는 영역이 서로 교차하는 하나의 영역마다 상기 PMOS센스앰프(4)를 구동시키는 PMOS트랜지스터를 2개 배치하고, 이들의 게이트전극은 서로 접속되며, 소오스단자는 동일한 확산층으로 접속되어 있는 것을 특징으로 하는 다이나믹형 반도체기억장치.
  12. 상기 복수의 NMOS센스앰프(3)가 워드선방향으로 배치되는 영역과, 상기 워드선스냅영역(2)의 비트선방향의 연장되는 영역이 서로 교차하는 하나의 영역마다 상기 NMOS센스앰프(3)를 구동시키는 NMOS트랜지스터를 2개 배치하고, 이들의 게이트전극은 서로 접속되며, 소오스단자는 동일한 확산층으로 접속되어 있는 것을 특징으로 하는 다이나믹형 반도체기억장치.
  13. 제1항에 있어서, 상기 복수의 PMOS센스앰프(4) 및 NMOS센스앰프(3)가 배치되는 센스앰프영역과 상기 워드선스냅영역(2)의 비트선방향이 연장되는 서로 교차하는 영역에 상기 PMOS센스앰프(4)를 구동시키는 PMOS트랜지스터 및 상기 PMOS센스앰프(3)를 구동시키는 NMOS트랜지스터의 양쪽을 배치하는 것을 특징으로 하는 다이나믹형 반도체기억장치.
  14. 제13항에 있어서, 워드선(WL) 방향으로 복수의 상기 NMOS센스앰프(3) 중 또는 인접한 부분에 병렬로 제1금속배선을 배설하고, 상기 워드선스냅영역(2)에 배설한 제2금속배선의 제1소오스전원선(7)을 상기 복수의 NMOS센스앰프(3)가 배치되는 영역(3)과 상기 워드선스냅영역(2)을 서로 연장하여 서로 교차하는 영역에서 접속하며, 워드선(WL) 방향으로 복수의 상기 PMOS센스앰프(4) 중 또는 인접한 부분에 병렬로 다시 제1금속배선을 배설하고, 상기 워드선스냅영역(2)에 배설한 제2금속배선의 제2소오스전원선을 상기 복수의 PMOS센스앰프(4)가 배치되는 영역(4)과 상기 워드선스냅영역(2)을 서로 연장하여 서로 교차하는 영역에서 접속하는 것을 특징으로 하는 다이나믹형 반도체기억장치.
  15. 상기 복수의 PMOS센스앰프가 워드선방향으로 배설되는 영역(4)과 상기 워드선스냅영역(2)의 비트선방향의 연장되는 영역이 서로 교차하는 영역이 워드선방향으로 복수 존재하고, 이 영역에서 하나걸러 상기 PMOS센스앰프를 구동시키는 PMOS트랜지스터가 배설되며, 상기 복수의 NMOS센스앰프가 워드선방향으로 배설되는 영역(3)과 상기 워드선스냅영역(2)의 비트선방향의 연장되는 영역이 서로 교차하는 영역이 워드선방향으로 복수존재하고, 이 영역에서 하나 걸러 상기 NMOS센스앰프를 구동시키는 NMOS트랜지스터가 배설되는 것을 특징으로 하는 다이나믹형 반도체기억장치.
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