JP3612276B2 - ダイナミック型半導体記憶装置 - Google Patents
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【０００１】
【発明の属する技術分野】
本発明は、センスアンプ駆動用トランジスタを分散配置して高速化を図ったダイナミック型半導体記憶装置（ＤＲＡＭ）に関する。
【０００２】
【従来の技術】
図９は、従来のＤＲＡＭのビット線センスアンプ部の構成を示す。１トランジスタ／キャパシタ構成の周知のメモリセルＭＣがマトリクス配列されてセルアレイが構成されている。セルアレイには、複数本のワード線ＷＬと複数対のビット線ＢＬ，／ＢＬが配設されている。メモリセルＭＣのデータがビット線対ＢＬ，／ＢＬに読み出されると、これがＮＭＯＳトランジスタにより構成されたフリップフロップであるＮＭＯＳセンスアンプＮＳＡにより増幅される。ビット線対ＢＬ，／ＢＬには、読み出されたデータの“Ｈ”レベル側を電源電位まで増幅するため、ＰＭＯＳトランジスタを用いたフリップフロップからなるＰＭＯＳセンスアンプが設けられるが、図ではこれは省略してある。ＮＭＯＳセンスアンプＮＳＡの共通ソース・ノードに繋がるセンスアンプ駆動線／ＳＡＮは、基本的には一つの駆動用ＮＭＯＳトランジスタＱｎ に接続されている。
【０００３】
データ読出し時、センスアンプ駆動用ＮＭＯＳトランジスタＱｎ のゲートに駆動信号ＳＥＮが入り、これにより、各ＮＭＯＳセンスアンプＮＳＡが活性化される。このときすべてのビット線対ＢＬ，／ＢＬからの電流がＮＭＯＳセンスアンプＮＳＡを通ってセンスアンプ駆動線／ＳＡＮに流れる。従って、大容量ＤＲＡＭにおいては、センスアンプ駆動線／ＳＡＮの配線抵抗Ｒによって、駆動用ＮＭＯＳトランジスタＱｎ から離れるにつれて各センスアンプの共通ソース・ノードの電位が浮き上がる。これは、センスアンプ動作の遅延の大きな原因となる。
【０００４】
この問題を解決するため、本発明者等は、ＮＭＯＳセンスアンプ駆動用のＮＭＯＳトランジスタを、ワード線スナップ領域に分散配置する方式を提案している（１９９０年電子情報通信学会 秋季全国大会 ｐ５−３０６参照）。ワード線スナップ領域とは、多結晶シリコンからなるワード線の低抵抗化のために、ワード線に重ねて配設されたＡｌ配線をワード線にコンタクトさせる領域である。このワード線スナップ領域は、セルアレイをワード線方向に複数ブロックに分けて、その各ブロックの間に設けられる。このワード線スナップ領域とＮＭＯＳセンスアンプ領域の交差部にセンスアンプ駆動用ＮＭＯＳトランジスタを分散配置して、このＮＭＯＳトランジスタに直接コンタクトするソース電源線として第２のＡｌ配線をビット線方向に配設する。これにより、多数のＮＭＯＳセンスアンプの電流を分散させることができ、従来のように一つのＮＭＯＳトランジスタで駆動したときのＮＭＯＳセンスアンプの共通ソース・ノードの浮き上がりを抑制することができる。
【０００５】
しかしながら、ＤＲＡＭの高速化のためには、上述のようなＮＭＯＳセンスアンプ駆動用トランジスタの分散のみでは不十分である。ＮＭＯＳセンスアンプの高速化は、ＤＲＡＭのＲＡＳアクセスタイムの短縮に有効であるが、サイクルタイムを短縮するにはリストア時間を決定するＰＭＯＳセンスアンプの高速化が必要である。ＰＭＯＳセンスアンプが読出しデータの“Ｈ”レベル側を増幅する働きをするからである。
【０００６】
【発明が解決しようとする課題】
以上のように、ＮＭＯＳセンスアンプ駆動用のＮＭＯＳトランジスタのみを分散配置する方式では、ＤＲＡＭの高速化は不十分であるという問題があった。
【０００７】
【課題を解決するための手段】
本発明に係るＤＲＡＭは、ワード線スナップ領域とＮＭＯＳセンスアンプ領域の交差部にＮＭＯＳセンスアンプ駆動用のＮＭＯＳトランジスタが分散配置されるとともに、ワード線スナップ領域とＰＭＯＳセンスアンプ領域の交差部にＰＭＯＳセンスアンプ駆動用のＰＭＯＳトランジスタが分散配置される。これら分散配置されたＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのそれぞれのソースにコンタクトするソース電源線は、ワード線およびこれを補強する第１の金属配線とは交差する方向に配設された第２の金属配線により構成される。
【０００８】
本発明によれば、ＰＭＯＳセンスアンプ，ＮＭＯＳセンスアンプともに駆動用のトランジスタを分散配置することにより、ＤＲＡＭの一層の高速化が図られる。即ち、ＮＭＯＳセンスアンプの駆動用ＮＭＯＳトランジスタを分散配置することによって、ＲＡＳアクセスタイムの短縮が可能であり、さらにＰＭＯＳセンスアンプの駆動用ＰＭＯＳトランジスタを分散配置することによってサイクルタイムの短縮が図られる。
【０００９】
【発明の実施の形態】
以下、本発明の実施例を説明する。
【００１０】
図１は、一実施例のＤＲＡＭの要部構成を示すレイアウトであり、図２はその要部を等価回路的に示したもの、さらに図３はその要部の具体的なレイアウトを示したものである。
【００１１】
１トランジスタ／１キャパシタからなるダイナミック型メモリセルＭＣが半導体基板上にマトリクス配列されてセルアレイ１が構成されている。セルアレイ１には、メモリセルＭＣを駆動するワード線ＷＬと、メモリセルＭＣとデータの授受を行うビット線対ＢＬ，／ＢＬが交差して配設されている。セルアレイ１は、図１に示すようにワード線ＷＬ方向に複数のブロックに分割されている。これらセルアレイ・ブロック間がワード線スナップ領域２である。即ち、ワード線ＷＬは、図３に示すようにセル・トランジスタのゲート電極となる多結晶シリコン配線２１がそのまま連続的に配設されたものであり、これに重ねて第１のＡｌ配線２２が配設され、ワード線スナップ領域２に、これら第１のＡｌ配線２２と多結晶シリコン配線２１のコンタクト部２３を配置している。
【００１２】
この実施例では、セルアレイ１のビット線方向の一方の端部にＮＭＯＳセンスアンプ３とＰＭＯＳセンスアンプ４が隣接して配置されている。ＮＭＯＳセンスアンプは周知のように２個のＮＭＯＳトランジスタのドレイン・ゲートを交差接続して構成されたフリップフロップである。ＰＭＯＳセンスアンプも同様のフリップフロップである。ＮＭＯＳセンスアンプの共通ソース・ノードに接続されるセンスアンプ駆動用のＮＭＯＳトランジスタ５は、駆動線／ＳＡＮの両端に配置される他、ＮＭＯＳセンスアンプ３とワード線スナップ領域２の各交差部にそれぞれ分散されて配置されている。同様に、ＰＭＯＳセンスアンプ駆動用のＰＭＯＳトランジスタ６も、駆動線ＳＡＰの両端に配置される他、ＰＭＯＳセンスアンプ４とワード線スナップ領域２の各交差部に分散されて配置されている。そして、ワード線スナップ領域２に配置されたＮＭＯＳトランジスタ５のソースに直接コンタクトして（コンタクト部９）、ソース電源線７（接地線）がビット線ＢＬと同じ方向に配設され、同様にワード線スナップ領域２に配置されたＰＭＯＳトランジスタ６のソースに直接コンタクトして（コンタクト部１０）、ソース電源線８（Ｖｃｃ線）がビット線ＢＬと同じ方向に配設されている。前述のようにワード線ＷＬを低抵抗化するために第１のＡｌ配線２２が配設されているから、これらのソース電源線７，８には第２のＡｌ配線が用いられる。
【００１３】
各センスアンプの共通ソース・ノードにつながるセンスアンプ駆動線／ＳＡＮ，ＳＡＰには、図３に示すように第１のＡｌ配線２５，２６が用いられ、これらがそれぞれＮＭＯＳトランジスタ５，ＰＭＯＳトランジスタ６のドレインにコンタクトしている。ＮＭＯＳトランジスタ５およびＰＭＯＳトランジスタ６のゲートにそれぞれ接続される制御線ＳＥＮ，／ＳＥＰも、それぞれ第１のＡｌ配線２７，２８により構成されている。
【００１４】
図４は、図３のＡ−Ａ′断面図である。半導体基板３１上に配列形成されたセルアレイ・ブロック１の間にワード線スナップ領域２が設けられており、ここで前述のようにワード線を構成する多結晶シリコン配線２１に対して第１のＡｌ配線２２がコンタクトしている。この第１のＡｌ配線２２上に更に層間絶縁膜を介して第２のＡｌ配線によるソース電源線７，８が配設されている。
【００１５】
この実施例では、第１のＡｌ配線２２，２５〜２８が第１層金属配線、ソース電源線７，８が第２層金属配線であるが、これらの配線層の上下関係は逆にすることもできる。
【００１６】
この実施例では、狭いワード線スナップ領域２にＮＭＯＳトランジスタ５とＰＭＯＳトランジスタ６が一直線上に並んで配置される。したがってそれぞれに接続されるソース電源線７，８は、それぞれのコンタクト部９，１０を互いに避けるために、図に示すように折れ曲がり配線としている。したがってこれらソース電源線７，８と同じ第２のＡｌ配線を用いるカラム選択線ＣＳＬについても、ソース電源線７，８の折れ曲がりに対応して折れ曲がり配線とすることが必要になる。その様子を図５に示す。
【００１７】
この実施例によれば、データ読出し時のビット線電流が、分散配置されたＮＭＯＳセンスアンプ駆動用のＮＭＯＳトランジスタ５を通して、それぞれに対して配設されたソース電源線７に流れるから、ＮＭＯＳセンスアンプ３の駆動線／ＳＡＮの抵抗による電位降下の影響が低減される。したがってＮＭＯＳセンスアンプ３の高速動作が可能になる。同様にＰＭＯＳセンスアンプ４に流れる電流も分散配置されたセンスアンプ駆動用ＰＭＯＳトランジスタ６に対してそれぞれ配設されたソース電源線８に流れるため、ＰＭＯＳセンスアンプ６の動作が高速化され、リストア時間の短縮が図られる。以上により、アクセスタイムおよびサイクルタイムが短縮されたＤＲＡＭが得られる。
【００１８】
上記実施例では、ワード線スナップ領域に配置されるＰＭＯＳセンスアンプ駆動用ＰＭＯＳトランジスタ６とＮＭＯＳセンスアンプ駆動用ＮＭＯＳトランジスタ５は、一直線上に並べて配置され、したがってそれらのソース電源線は互いにコンタクト部を避けるべく、折れ曲がり配線とした。
【００１９】
これに対して、図６に示すように、ＰＭＯＳトランジスタ６とＮＭＯＳトランジスタ５をワード線方向に互いにずれた状態で配置すれば、これらにコンタクトするソース電源線８，７を折り曲げることなく、図示のように一直線状に配設することができる。ただしこの場合、ＰＭＯＳトランジスタ６とＮＭＯＳトランジスタ５のずれに対応して、ＰＭＯＳセンスアンプ４とＮＭＯＳセンスアンプ３の間にもずれが生じることになる。
【００２０】
図７は本発明の別の実施例のＤＲＡＭの要部構成を等価回路的に示したものである。先の実施例と対応する部分には、先の実施例と同一符号を付して詳細な説明は省略する。この実施例は、セルアレイ１の中央部にＰＭＯＳセンスアンプ４が配置され、両端部にＮＭＯＳセンスアンプ３が配置される場合である。またビット線対は、一つの対の間に隣の対の一本が挿入された配置としている。この実施例においても、ワード線スナップ領域２のＮＭＯＳセンスアンプ３およびＰＭＯＳセンスアンプ４との交差部にそれぞれ、ＮＭＯＳセンスアンプ駆動用ＮＭＯＳトランジスタ５、ＰＭＯＳセンスアンプ駆動用ＰＭＯＳトランジスタ６が分散配置され、これらＮＭＯＳトランジスタ５，ＰＭＯＳトランジスタ６のソース電源線７，８が第２のＡｌ配線によって、各ワード線スナップ領域に配設される。
【００２１】
図８は本発明の更に別の実施例のＤＲＡＭである。上記実施例では、各ワード線スナップ領域２にＮＭＯＳセンスアンプ駆動用トランジスタ５，ＰＭＯＳセンスアンプ駆動用トランジスタ６を共に配置し、したがって各ワード線スナップ領域２に２本のソース電源線７，８を配設した。これに対してこの実施例では、複数のワード線スナップ領域２に、ＮＭＯＳセンスアンプ駆動用ＮＭＯＳトランジスタ５またはＰＭＯＳセンスアンプ駆動用ＰＭＯＳトランジスタ６のいずれか一方が、交互に配置されている。したがって各ワード線スナップ領域２には、１本のソース電源線７または８が配設されている。
【００２２】
この実施例の場合、先の実施例に比べると、センスアンプ電流の分散の度合いは若干低くなるが、ＮＭＯＳセンスアンプ，ＰＭＯＳセンスアンプの電流を共に分散させていることにより、従来に比べてＤＲＡＭの高速化が図られる。
【００２３】
本発明は上記実施例に限られるものではなく、その趣旨を逸脱しない範囲で種々変形して実施することができる。
【００２４】
【発明の効果】
以上述べたように本発明によれば、ワード線スナップ領域にＮＭＯＳセンスアンプ駆動用トランジスタと共に、ＰＭＯＳセンスアンプ駆動用トランジスタを分散配置し、それぞれのソースにコンタクトするソース電源線をビット線と同じ方向に配設することによって、ＤＲＡＭの高速化を図ることができる。
【図面の簡単な説明】
【図１】本発明の一実施例のＤＲＡＭの要部構成を示すレイアウト図。
【図２】同実施例の要部構成を等価回路的に示す図。
【図３】同実施例のさらに要部の構成を示すレイアウト図。
【図４】同実施例のワード線スナップ領域の断面図。
【図５】同実施例のカラム選択線のパターンを示す図。
【図６】本発明の別の実施例のＤＲＡＭの要部構成を示すレイアウト図。
【図７】本発明のさらに他の実施例のＤＲＡＭを等価回路的に示す図。
【図８】本発明のさらに他の実施例のＤＲＡＭのレイアウト図。
【図９】従来のＤＲＡＭにセンスアンプ部の構成を示す図。
【符号の説明】
ＭＣ…メモリセル、ＢＬ，／ＢＬ…ビット線対、ＷＬ…ワード線、１…セルアレイ、２…ワード線スナップ領域、３…ＮＭＯＳセンスアンプ、４…ＰＭＯＳセンスアンプ、５…ＮＭＯＳセンスアンプ駆動用ＮＭＯＳトランジスタ、６…ＰＭＯＳセンスアンプ駆動用ＰＭＯＳトランジスタ、７，８…ソース電源線（第２のＡｌ配線）、９，１０…コンタクト部、２１…多結晶シリコン配線（ゲート電極）、２２…第１のＡｌ配線、２３…コンタクト部。
【発明の属する技術分野】
本発明は、センスアンプ駆動用トランジスタを分散配置して高速化を図ったダイナミック型半導体記憶装置（ＤＲＡＭ）に関する。
【０００２】
【従来の技術】
図９は、従来のＤＲＡＭのビット線センスアンプ部の構成を示す。１トランジスタ／キャパシタ構成の周知のメモリセルＭＣがマトリクス配列されてセルアレイが構成されている。セルアレイには、複数本のワード線ＷＬと複数対のビット線ＢＬ，／ＢＬが配設されている。メモリセルＭＣのデータがビット線対ＢＬ，／ＢＬに読み出されると、これがＮＭＯＳトランジスタにより構成されたフリップフロップであるＮＭＯＳセンスアンプＮＳＡにより増幅される。ビット線対ＢＬ，／ＢＬには、読み出されたデータの“Ｈ”レベル側を電源電位まで増幅するため、ＰＭＯＳトランジスタを用いたフリップフロップからなるＰＭＯＳセンスアンプが設けられるが、図ではこれは省略してある。ＮＭＯＳセンスアンプＮＳＡの共通ソース・ノードに繋がるセンスアンプ駆動線／ＳＡＮは、基本的には一つの駆動用ＮＭＯＳトランジスタＱｎ に接続されている。
【０００３】
データ読出し時、センスアンプ駆動用ＮＭＯＳトランジスタＱｎ のゲートに駆動信号ＳＥＮが入り、これにより、各ＮＭＯＳセンスアンプＮＳＡが活性化される。このときすべてのビット線対ＢＬ，／ＢＬからの電流がＮＭＯＳセンスアンプＮＳＡを通ってセンスアンプ駆動線／ＳＡＮに流れる。従って、大容量ＤＲＡＭにおいては、センスアンプ駆動線／ＳＡＮの配線抵抗Ｒによって、駆動用ＮＭＯＳトランジスタＱｎ から離れるにつれて各センスアンプの共通ソース・ノードの電位が浮き上がる。これは、センスアンプ動作の遅延の大きな原因となる。
【０００４】
この問題を解決するため、本発明者等は、ＮＭＯＳセンスアンプ駆動用のＮＭＯＳトランジスタを、ワード線スナップ領域に分散配置する方式を提案している（１９９０年電子情報通信学会 秋季全国大会 ｐ５−３０６参照）。ワード線スナップ領域とは、多結晶シリコンからなるワード線の低抵抗化のために、ワード線に重ねて配設されたＡｌ配線をワード線にコンタクトさせる領域である。このワード線スナップ領域は、セルアレイをワード線方向に複数ブロックに分けて、その各ブロックの間に設けられる。このワード線スナップ領域とＮＭＯＳセンスアンプ領域の交差部にセンスアンプ駆動用ＮＭＯＳトランジスタを分散配置して、このＮＭＯＳトランジスタに直接コンタクトするソース電源線として第２のＡｌ配線をビット線方向に配設する。これにより、多数のＮＭＯＳセンスアンプの電流を分散させることができ、従来のように一つのＮＭＯＳトランジスタで駆動したときのＮＭＯＳセンスアンプの共通ソース・ノードの浮き上がりを抑制することができる。
【０００５】
しかしながら、ＤＲＡＭの高速化のためには、上述のようなＮＭＯＳセンスアンプ駆動用トランジスタの分散のみでは不十分である。ＮＭＯＳセンスアンプの高速化は、ＤＲＡＭのＲＡＳアクセスタイムの短縮に有効であるが、サイクルタイムを短縮するにはリストア時間を決定するＰＭＯＳセンスアンプの高速化が必要である。ＰＭＯＳセンスアンプが読出しデータの“Ｈ”レベル側を増幅する働きをするからである。
【０００６】
【発明が解決しようとする課題】
以上のように、ＮＭＯＳセンスアンプ駆動用のＮＭＯＳトランジスタのみを分散配置する方式では、ＤＲＡＭの高速化は不十分であるという問題があった。
【０００７】
【課題を解決するための手段】
本発明に係るＤＲＡＭは、ワード線スナップ領域とＮＭＯＳセンスアンプ領域の交差部にＮＭＯＳセンスアンプ駆動用のＮＭＯＳトランジスタが分散配置されるとともに、ワード線スナップ領域とＰＭＯＳセンスアンプ領域の交差部にＰＭＯＳセンスアンプ駆動用のＰＭＯＳトランジスタが分散配置される。これら分散配置されたＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのそれぞれのソースにコンタクトするソース電源線は、ワード線およびこれを補強する第１の金属配線とは交差する方向に配設された第２の金属配線により構成される。
【０００８】
本発明によれば、ＰＭＯＳセンスアンプ，ＮＭＯＳセンスアンプともに駆動用のトランジスタを分散配置することにより、ＤＲＡＭの一層の高速化が図られる。即ち、ＮＭＯＳセンスアンプの駆動用ＮＭＯＳトランジスタを分散配置することによって、ＲＡＳアクセスタイムの短縮が可能であり、さらにＰＭＯＳセンスアンプの駆動用ＰＭＯＳトランジスタを分散配置することによってサイクルタイムの短縮が図られる。
【０００９】
【発明の実施の形態】
以下、本発明の実施例を説明する。
【００１０】
図１は、一実施例のＤＲＡＭの要部構成を示すレイアウトであり、図２はその要部を等価回路的に示したもの、さらに図３はその要部の具体的なレイアウトを示したものである。
【００１１】
１トランジスタ／１キャパシタからなるダイナミック型メモリセルＭＣが半導体基板上にマトリクス配列されてセルアレイ１が構成されている。セルアレイ１には、メモリセルＭＣを駆動するワード線ＷＬと、メモリセルＭＣとデータの授受を行うビット線対ＢＬ，／ＢＬが交差して配設されている。セルアレイ１は、図１に示すようにワード線ＷＬ方向に複数のブロックに分割されている。これらセルアレイ・ブロック間がワード線スナップ領域２である。即ち、ワード線ＷＬは、図３に示すようにセル・トランジスタのゲート電極となる多結晶シリコン配線２１がそのまま連続的に配設されたものであり、これに重ねて第１のＡｌ配線２２が配設され、ワード線スナップ領域２に、これら第１のＡｌ配線２２と多結晶シリコン配線２１のコンタクト部２３を配置している。
【００１２】
この実施例では、セルアレイ１のビット線方向の一方の端部にＮＭＯＳセンスアンプ３とＰＭＯＳセンスアンプ４が隣接して配置されている。ＮＭＯＳセンスアンプは周知のように２個のＮＭＯＳトランジスタのドレイン・ゲートを交差接続して構成されたフリップフロップである。ＰＭＯＳセンスアンプも同様のフリップフロップである。ＮＭＯＳセンスアンプの共通ソース・ノードに接続されるセンスアンプ駆動用のＮＭＯＳトランジスタ５は、駆動線／ＳＡＮの両端に配置される他、ＮＭＯＳセンスアンプ３とワード線スナップ領域２の各交差部にそれぞれ分散されて配置されている。同様に、ＰＭＯＳセンスアンプ駆動用のＰＭＯＳトランジスタ６も、駆動線ＳＡＰの両端に配置される他、ＰＭＯＳセンスアンプ４とワード線スナップ領域２の各交差部に分散されて配置されている。そして、ワード線スナップ領域２に配置されたＮＭＯＳトランジスタ５のソースに直接コンタクトして（コンタクト部９）、ソース電源線７（接地線）がビット線ＢＬと同じ方向に配設され、同様にワード線スナップ領域２に配置されたＰＭＯＳトランジスタ６のソースに直接コンタクトして（コンタクト部１０）、ソース電源線８（Ｖｃｃ線）がビット線ＢＬと同じ方向に配設されている。前述のようにワード線ＷＬを低抵抗化するために第１のＡｌ配線２２が配設されているから、これらのソース電源線７，８には第２のＡｌ配線が用いられる。
【００１３】
各センスアンプの共通ソース・ノードにつながるセンスアンプ駆動線／ＳＡＮ，ＳＡＰには、図３に示すように第１のＡｌ配線２５，２６が用いられ、これらがそれぞれＮＭＯＳトランジスタ５，ＰＭＯＳトランジスタ６のドレインにコンタクトしている。ＮＭＯＳトランジスタ５およびＰＭＯＳトランジスタ６のゲートにそれぞれ接続される制御線ＳＥＮ，／ＳＥＰも、それぞれ第１のＡｌ配線２７，２８により構成されている。
【００１４】
図４は、図３のＡ−Ａ′断面図である。半導体基板３１上に配列形成されたセルアレイ・ブロック１の間にワード線スナップ領域２が設けられており、ここで前述のようにワード線を構成する多結晶シリコン配線２１に対して第１のＡｌ配線２２がコンタクトしている。この第１のＡｌ配線２２上に更に層間絶縁膜を介して第２のＡｌ配線によるソース電源線７，８が配設されている。
【００１５】
この実施例では、第１のＡｌ配線２２，２５〜２８が第１層金属配線、ソース電源線７，８が第２層金属配線であるが、これらの配線層の上下関係は逆にすることもできる。
【００１６】
この実施例では、狭いワード線スナップ領域２にＮＭＯＳトランジスタ５とＰＭＯＳトランジスタ６が一直線上に並んで配置される。したがってそれぞれに接続されるソース電源線７，８は、それぞれのコンタクト部９，１０を互いに避けるために、図に示すように折れ曲がり配線としている。したがってこれらソース電源線７，８と同じ第２のＡｌ配線を用いるカラム選択線ＣＳＬについても、ソース電源線７，８の折れ曲がりに対応して折れ曲がり配線とすることが必要になる。その様子を図５に示す。
【００１７】
この実施例によれば、データ読出し時のビット線電流が、分散配置されたＮＭＯＳセンスアンプ駆動用のＮＭＯＳトランジスタ５を通して、それぞれに対して配設されたソース電源線７に流れるから、ＮＭＯＳセンスアンプ３の駆動線／ＳＡＮの抵抗による電位降下の影響が低減される。したがってＮＭＯＳセンスアンプ３の高速動作が可能になる。同様にＰＭＯＳセンスアンプ４に流れる電流も分散配置されたセンスアンプ駆動用ＰＭＯＳトランジスタ６に対してそれぞれ配設されたソース電源線８に流れるため、ＰＭＯＳセンスアンプ６の動作が高速化され、リストア時間の短縮が図られる。以上により、アクセスタイムおよびサイクルタイムが短縮されたＤＲＡＭが得られる。
【００１８】
上記実施例では、ワード線スナップ領域に配置されるＰＭＯＳセンスアンプ駆動用ＰＭＯＳトランジスタ６とＮＭＯＳセンスアンプ駆動用ＮＭＯＳトランジスタ５は、一直線上に並べて配置され、したがってそれらのソース電源線は互いにコンタクト部を避けるべく、折れ曲がり配線とした。
【００１９】
これに対して、図６に示すように、ＰＭＯＳトランジスタ６とＮＭＯＳトランジスタ５をワード線方向に互いにずれた状態で配置すれば、これらにコンタクトするソース電源線８，７を折り曲げることなく、図示のように一直線状に配設することができる。ただしこの場合、ＰＭＯＳトランジスタ６とＮＭＯＳトランジスタ５のずれに対応して、ＰＭＯＳセンスアンプ４とＮＭＯＳセンスアンプ３の間にもずれが生じることになる。
【００２０】
図７は本発明の別の実施例のＤＲＡＭの要部構成を等価回路的に示したものである。先の実施例と対応する部分には、先の実施例と同一符号を付して詳細な説明は省略する。この実施例は、セルアレイ１の中央部にＰＭＯＳセンスアンプ４が配置され、両端部にＮＭＯＳセンスアンプ３が配置される場合である。またビット線対は、一つの対の間に隣の対の一本が挿入された配置としている。この実施例においても、ワード線スナップ領域２のＮＭＯＳセンスアンプ３およびＰＭＯＳセンスアンプ４との交差部にそれぞれ、ＮＭＯＳセンスアンプ駆動用ＮＭＯＳトランジスタ５、ＰＭＯＳセンスアンプ駆動用ＰＭＯＳトランジスタ６が分散配置され、これらＮＭＯＳトランジスタ５，ＰＭＯＳトランジスタ６のソース電源線７，８が第２のＡｌ配線によって、各ワード線スナップ領域に配設される。
【００２１】
図８は本発明の更に別の実施例のＤＲＡＭである。上記実施例では、各ワード線スナップ領域２にＮＭＯＳセンスアンプ駆動用トランジスタ５，ＰＭＯＳセンスアンプ駆動用トランジスタ６を共に配置し、したがって各ワード線スナップ領域２に２本のソース電源線７，８を配設した。これに対してこの実施例では、複数のワード線スナップ領域２に、ＮＭＯＳセンスアンプ駆動用ＮＭＯＳトランジスタ５またはＰＭＯＳセンスアンプ駆動用ＰＭＯＳトランジスタ６のいずれか一方が、交互に配置されている。したがって各ワード線スナップ領域２には、１本のソース電源線７または８が配設されている。
【００２２】
この実施例の場合、先の実施例に比べると、センスアンプ電流の分散の度合いは若干低くなるが、ＮＭＯＳセンスアンプ，ＰＭＯＳセンスアンプの電流を共に分散させていることにより、従来に比べてＤＲＡＭの高速化が図られる。
【００２３】
本発明は上記実施例に限られるものではなく、その趣旨を逸脱しない範囲で種々変形して実施することができる。
【００２４】
【発明の効果】
以上述べたように本発明によれば、ワード線スナップ領域にＮＭＯＳセンスアンプ駆動用トランジスタと共に、ＰＭＯＳセンスアンプ駆動用トランジスタを分散配置し、それぞれのソースにコンタクトするソース電源線をビット線と同じ方向に配設することによって、ＤＲＡＭの高速化を図ることができる。
【図面の簡単な説明】
【図１】本発明の一実施例のＤＲＡＭの要部構成を示すレイアウト図。
【図２】同実施例の要部構成を等価回路的に示す図。
【図３】同実施例のさらに要部の構成を示すレイアウト図。
【図４】同実施例のワード線スナップ領域の断面図。
【図５】同実施例のカラム選択線のパターンを示す図。
【図６】本発明の別の実施例のＤＲＡＭの要部構成を示すレイアウト図。
【図７】本発明のさらに他の実施例のＤＲＡＭを等価回路的に示す図。
【図８】本発明のさらに他の実施例のＤＲＡＭのレイアウト図。
【図９】従来のＤＲＡＭにセンスアンプ部の構成を示す図。
【符号の説明】
ＭＣ…メモリセル、ＢＬ，／ＢＬ…ビット線対、ＷＬ…ワード線、１…セルアレイ、２…ワード線スナップ領域、３…ＮＭＯＳセンスアンプ、４…ＰＭＯＳセンスアンプ、５…ＮＭＯＳセンスアンプ駆動用ＮＭＯＳトランジスタ、６…ＰＭＯＳセンスアンプ駆動用ＰＭＯＳトランジスタ、７，８…ソース電源線（第２のＡｌ配線）、９，１０…コンタクト部、２１…多結晶シリコン配線（ゲート電極）、２２…第１のＡｌ配線、２３…コンタクト部。
Claims (3)
- ダイナミック型メモリセルがマトリックス状に配設されたセルアレイと、このセルアレイの一方に配設されてメモリセルとの間でデータの授受を行う複数対のビット線と、前記セルアレイの前記ビット線と交差する方向に配設されてメモリセルを駆動する複数本のワード線と、前記ワード線上に形成され、且つ前記ワード線と同一方向に配設される複数本の第１の金属配線と、前記セルアレイを前記ワード線方向に複数に分割して配設したセルアレイブロックと、前記セルアレイブロックと前記ワード線方向に隣接する他のセルアレイブロックとの間に延在してなり、且つ前記ワード線と前記第１の金属配線とを接続する接続部を配設してなるワード線スナップ領域と、前記各ビット線対に接続され、前記セルアレイブロックのビット線方向の端に配置される複数のＰＭＯＳセンスアンプ及び複数のＮＭＯＳセンスアンプと、前記複数のＰＭＯＳセンスアンプがワード線方向に配置される領域と前記ワード線スナップ領域のビット線方向に延在する領域とが互いに交差する領域に配設された前記ＰＭＯＳセンスアンプを駆動するＰＭＯＳトランジスタと、前記複数のＮＭＯＳセンスアンプがワード線方向に配置される領域と前記ワード線スナップ領域のビット線方向の延在する領域とが互いに交差する領域に配設された前記ＮＭＯＳセンスアンプを駆動するＮＭＯＳトランジスタと、を具備してなり、前記ＰＭＯＳセンスアンプを駆動するＰＭＯＳトランジスタのソース端子と前記ビット線方向に配置される第２の金属配線Ｂとを接続し、この第２の金属配線Ｂを第２のソース電源線とし、前記ＮＭＯＳセンスアンプを駆動するＮＭＯＳトランジスタのソース端子と前記ビット線方向に配置される第２の金属配線Ａとを接続し、この第２の金属配線Ａを第１のソース電源線とするものであって、前記第１のソース電源線及び前記第２のソース電源線が１つの前記ワード線スナップ領域内に配置されてなり、第１のソース電源線は、前記ＰＭＯＳセンスアンプを駆動するＰＭＯＳトランジスタのコンタクトを避けて折り曲がり配線として配設され、前記第２のソース電源線は、前記ＮＭＯＳセンスアンプを駆動するＮＭＯＳトランジスタのコンタクトを避けて折り曲がり配線として配設されていることを特徴とするダイナミック型半導体記憶装置。
- ダイナミック型メモリセルがマトリックス状に配設されたセルアレイと、このセルアレイの一方に配設されてメモリセルとの間でデータの授受を行う複数対のビット線と、前記セルアレイの前記ビット線と交差する方向に配設されてメモリセルを駆動する複数本のワード線と、前記ワード線上に形成され、且つ前記ワード線と同一方向に配設される複数本の第１の金属配線と、前記セルアレイを前記ワード線方向に複数に分割して配設したセルアレイブロックと、前記セルアレイブロックと前記ワード線方向に隣接する他のセルアレイブロックとの間に延在してなり、且つ前記ワード線と前記第１の金属配線とを接続する接続部を配設してなるワード線スナップ領域と、前記各ビット線対に接続され、前記セルアレイブロックのビット線方向の端に配置される複数のＰＭＯＳセンスアンプ及び複数のＮＭＯＳセンスアンプと、前記複数のＰＭＯＳセンスアンプがワード線方向に配置される領域と前記ワード線スナップ領域のビット線方向に延在する領域とが互いに交差する領域に配設された前記ＰＭＯＳセンスアンプを駆動するＰＭＯＳトランジスタと、前記複数のＮＭＯＳセンスアンプがワード線方向に配置される領域と前記ワード線スナップ領域のビット線方向の延在する領域とが互いに交差する領域に配設された前記ＮＭＯＳセンスアンプを駆動するＮＭＯＳトランジスタと、を具備してなり、前記ＰＭＯＳセンスアンプを駆動するＰＭＯＳトランジスタのソース端子と前記ビット線方向に配置される第２の金属配線Ｂとを接続し、この第２の金属配線Ｂを第２のソース電源線とし、前記ＮＭＯＳセンスアンプを駆動するＮＭＯＳトランジスタのソース端子と前記ビット線方向に配置される第２の金属配線Ａとを接続し、この第２の金属配線Ａを第１のソース電源線とするものであって、前記第１のソース電源線及び前記第２のソース電源線が１つの前記ワード線スナップ領域内に配置されており、前記複数のＰＭＯＳセンスアンプがワード線方向に配置される領域と前記ワード線スナップ領域のビット線方向の延在する領域とが互いに交差する１つの領域毎に、前記ＰＭＯＳトランジスタを２つ配置し、２つの前記ＰＭＯＳトランジスタのゲートが互いに接続され、２つの前記ＰＭＯＳトランジスタのソース端子が同一の拡散層で接続されることにより、２つの前記ＰＭＯＳトランジスタが並列に接続されるようにすることを特徴とするダイナミック型半導体記憶装置。
- ダイナミック型メモリセルがマトリックス状に配設されたセルアレイと、このセルアレイの一方に配設されてメモリセルとの間でデータの授受を行う複数対のビット線と、前記セルアレイの前記ビット線と交差する方向に配設されてメモリセルを駆動する複数本のワード線と、前記ワード線上に形成され、且つ前記ワード線と同一方向に配設される複数本の第１の金属配線と、前記セルアレイを前記ワード線方向に複数に分割して配設したセルアレイブロックと、前記セルアレイブロックと前記ワード線方向に隣接する他のセルアレイブロックとの間に延在してなり、且つ前記ワード線と前記第１の金属配線とを接続する接続部を配設してなるワード線スナップ領域と、前記各ビット線対に接続され、前記セルアレイブロックのビット線方向の端に配置される複数のＰＭＯＳセンスアンプ及び複数のＮＭＯＳセンスアンプと、前記複数のＰＭＯＳセンスアンプがワード線方向に配置される領域と前記ワード線スナップ領域のビット線方向に延在する領域とが互いに交差する領域に配設された前記ＰＭＯＳセンスアンプを駆動するＰＭＯＳトランジスタと、前記複数のＮＭＯＳセンスアンプがワード線方向に配置される領域と前記ワード線スナップ領域のビット線方向の延在する領域とが互いに交差する領域に配設された前記ＮＭＯＳセンスアンプを駆動するＮＭＯＳトランジスタと、を具備してなり、前記ＰＭＯＳセンスアンプを駆動するＰＭＯＳトランジスタのソース端子と前記ビット線方向に配置される第２の金属配線Ｂとを接続し、この第２の金属配線Ｂを第２のソース電源線とし、前記ＮＭＯＳセンスアンプを駆動するＮＭＯＳトランジスタのソース端子と前記ビット線方向に配置される第２の金属配線Ａとを接続し、この第２の金属配線Ａを第１のソース電源線とするものであって、前記第１のソース電源線及び前記第２のソース電源線が１つの前記ワード線スナップ領域内に配置されており、前記複数のＮＭＯＳセンスアンプがワード線方向に配置される領域と前記ワード線スナップ領域のビット線方向の延在する領域とが互いに交差する１つの領域毎に、前記ＮＭＯＳトランジスタを２つ配置し、２つの前記ＮＭＯＳトランジスタのゲートが互いに接続され、２つの前記ＮＭＯＳトランジスタのソース端子が同一の拡散層で接続されることにより、２つの前記ＮＭＯＳトランジスタが並列に接続されるようにすることを特徴とするダイナミック型半導体記憶装置。
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