JP2001244438A - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
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Abstract
(57)【要約】
【目的】ＤＲＡＭの高速化を図ることを目的とする。
【構成】ワード線スナップ領域２とＮＭＯＳセンスアン
プ３領域の交差部にＮＭＯＳセンスアンプ駆動用ＮＭＯ
Ｓトランジスタ５を分散配置すると共に、ワード線スナ
ップ領域２とＰＭＯＳセンスアンプ４領域の交差部にＰ
ＭＯＳセンスアンプ駆動用ＰＭＯＳトランジスタ６を分
散配置する。これら駆動用のＮＭＯＳトランジスタ５，
ＰＭＯＳトランジスタ６のソースにコンタクトするソー
ス電源線７，８を、ビット線と同じ方向に配設すること
より、アクセスタイムのみならず、サイクルタイムを短
縮する。
プ３領域の交差部にＮＭＯＳセンスアンプ駆動用ＮＭＯ
Ｓトランジスタ５を分散配置すると共に、ワード線スナ
ップ領域２とＰＭＯＳセンスアンプ４領域の交差部にＰ
ＭＯＳセンスアンプ駆動用ＰＭＯＳトランジスタ６を分
散配置する。これら駆動用のＮＭＯＳトランジスタ５，
ＰＭＯＳトランジスタ６のソースにコンタクトするソー
ス電源線７，８を、ビット線と同じ方向に配設すること
より、アクセスタイムのみならず、サイクルタイムを短
縮する。
Description
【０００１】
【発明の属する技術分野】本発明は、センスアンプ駆動
用トランジスタを分散配置して高速化を図ったダイナミ
ック型半導体記憶装置（ＤＲＡＭ）に関する。
用トランジスタを分散配置して高速化を図ったダイナミ
ック型半導体記憶装置（ＤＲＡＭ）に関する。
【０００２】
【従来の技術】図９は、従来のＤＲＡＭのビット線セン
スアンプ部の構成を示す。１トランジスタ／キャパシタ
構成の周知のメモリセルＭＣがマトリクス配列されてセ
ルアレイが構成されている。セルアレイには、複数本の
ワード線ＷＬと複数対のビット線ＢＬ，／ＢＬが配設さ
れている。メモリセルＭＣのデータがビット線対ＢＬ，
／ＢＬに読み出されると、これがＮＭＯＳトランジスタ
により構成されたフリップフロップであるＮＭＯＳセン
スアンプＮＳＡにより増幅される。ビット線対ＢＬ，／
ＢＬには、読み出されたデータの“Ｈ”レベル側を電源
電位まで増幅するため、ＰＭＯＳトランジスタを用いた
フリップフロップからなるＰＭＯＳセンスアンプが設け
られるが、図ではこれは省略してある。ＮＭＯＳセンス
アンプＮＳＡの共通ソース・ノードに繋がるセンスアン
プ駆動線／ＳＡＮは、基本的には一つの駆動用ＮＭＯＳ
トランジスタＱn に接続されている。
スアンプ部の構成を示す。１トランジスタ／キャパシタ
構成の周知のメモリセルＭＣがマトリクス配列されてセ
ルアレイが構成されている。セルアレイには、複数本の
ワード線ＷＬと複数対のビット線ＢＬ，／ＢＬが配設さ
れている。メモリセルＭＣのデータがビット線対ＢＬ，
／ＢＬに読み出されると、これがＮＭＯＳトランジスタ
により構成されたフリップフロップであるＮＭＯＳセン
スアンプＮＳＡにより増幅される。ビット線対ＢＬ，／
ＢＬには、読み出されたデータの“Ｈ”レベル側を電源
電位まで増幅するため、ＰＭＯＳトランジスタを用いた
フリップフロップからなるＰＭＯＳセンスアンプが設け
られるが、図ではこれは省略してある。ＮＭＯＳセンス
アンプＮＳＡの共通ソース・ノードに繋がるセンスアン
プ駆動線／ＳＡＮは、基本的には一つの駆動用ＮＭＯＳ
トランジスタＱn に接続されている。
【０００３】データ読出し時、センスアンプ駆動用ＮＭ
ＯＳトランジスタＱn のゲートに駆動信号ＳＥＮが入
り、これにより、各ＮＭＯＳセンスアンプＮＳＡが活性
化される。このときすべてのビット線対ＢＬ，／ＢＬか
らの電流がＮＭＯＳセンスアンプＮＳＡを通ってセンス
アンプ駆動線／ＳＡＮに流れる。従って、大容量ＤＲＡ
Ｍにおいては、センスアンプ駆動線／ＳＡＮの配線抵抗
Ｒによって、駆動用ＮＭＯＳトランジスタＱn から離れ
るにつれて各センスアンプの共通ソース・ノードの電位
が浮き上がる。これは、センスアンプ動作の遅延の大き
な原因となる。
ＯＳトランジスタＱn のゲートに駆動信号ＳＥＮが入
り、これにより、各ＮＭＯＳセンスアンプＮＳＡが活性
化される。このときすべてのビット線対ＢＬ，／ＢＬか
らの電流がＮＭＯＳセンスアンプＮＳＡを通ってセンス
アンプ駆動線／ＳＡＮに流れる。従って、大容量ＤＲＡ
Ｍにおいては、センスアンプ駆動線／ＳＡＮの配線抵抗
Ｒによって、駆動用ＮＭＯＳトランジスタＱn から離れ
るにつれて各センスアンプの共通ソース・ノードの電位
が浮き上がる。これは、センスアンプ動作の遅延の大き
な原因となる。
【０００４】この問題を解決するため、本発明者等は、
ＮＭＯＳセンスアンプ駆動用のＮＭＯＳトランジスタ
を、ワード線スナップ領域に分散配置する方式を提案し
ている（1990年電子情報通信学会 秋季全国大会 p5-3
06参照）。ワード線スナップ領域とは、多結晶シリコン
からなるワード線の低抵抗化のために、ワード線に重ね
て配設されたＡｌ配線をワード線にコンタクトさせる領
域である。このワード線スナップ領域は、セルアレイを
ワード線方向に複数ブロックに分けて、その各ブロック
の間に設けられる。このワード線スナップ領域とＮＭＯ
Ｓセンスアンプ領域の交差部にセンスアンプ駆動用ＮＭ
ＯＳトランジスタを分散配置して、このＮＭＯＳトラン
ジスタに直接コンタクトするソース電源線として第２の
Ａｌ配線をビット線方向に配設する。これにより、多数
のＮＭＯＳセンスアンプの電流を分散させることがで
き、従来のように一つのＮＭＯＳトランジスタで駆動し
たときのＮＭＯＳセンスアンプの共通ソース・ノードの
浮き上がりを抑制することができる。
ＮＭＯＳセンスアンプ駆動用のＮＭＯＳトランジスタ
を、ワード線スナップ領域に分散配置する方式を提案し
ている（1990年電子情報通信学会 秋季全国大会 p5-3
06参照）。ワード線スナップ領域とは、多結晶シリコン
からなるワード線の低抵抗化のために、ワード線に重ね
て配設されたＡｌ配線をワード線にコンタクトさせる領
域である。このワード線スナップ領域は、セルアレイを
ワード線方向に複数ブロックに分けて、その各ブロック
の間に設けられる。このワード線スナップ領域とＮＭＯ
Ｓセンスアンプ領域の交差部にセンスアンプ駆動用ＮＭ
ＯＳトランジスタを分散配置して、このＮＭＯＳトラン
ジスタに直接コンタクトするソース電源線として第２の
Ａｌ配線をビット線方向に配設する。これにより、多数
のＮＭＯＳセンスアンプの電流を分散させることがで
き、従来のように一つのＮＭＯＳトランジスタで駆動し
たときのＮＭＯＳセンスアンプの共通ソース・ノードの
浮き上がりを抑制することができる。
【０００５】しかしながら、ＤＲＡＭの高速化のために
は、上述のようなＮＭＯＳセンスアンプ駆動用トランジ
スタの分散のみでは不十分である。ＮＭＯＳセンスアン
プの高速化は、ＤＲＡＭのＲＡＳアクセスタイムの短縮
に有効であるが、サイクルタイムを短縮するにはリスト
ア時間を決定するＰＭＯＳセンスアンプの高速化が必要
である。ＰＭＯＳセンスアンプが読出しデータの“Ｈ”
レベル側を増幅する働きをするからである。
は、上述のようなＮＭＯＳセンスアンプ駆動用トランジ
スタの分散のみでは不十分である。ＮＭＯＳセンスアン
プの高速化は、ＤＲＡＭのＲＡＳアクセスタイムの短縮
に有効であるが、サイクルタイムを短縮するにはリスト
ア時間を決定するＰＭＯＳセンスアンプの高速化が必要
である。ＰＭＯＳセンスアンプが読出しデータの“Ｈ”
レベル側を増幅する働きをするからである。
【０００６】
【発明が解決しようとする課題】以上のように、ＮＭＯ
Ｓセンスアンプ駆動用のＮＭＯＳトランジスタのみを分
散配置する方式では、ＤＲＡＭの高速化は不十分である
という問題があった。
Ｓセンスアンプ駆動用のＮＭＯＳトランジスタのみを分
散配置する方式では、ＤＲＡＭの高速化は不十分である
という問題があった。
【０００７】
【課題を解決するための手段】本発明に係るＤＲＡＭ
は、ワード線スナップ領域とＮＭＯＳセンスアンプ領域
の交差部にＮＭＯＳセンスアンプ駆動用のＮＭＯＳトラ
ンジスタが分散配置されるとともに、ワード線スナップ
領域とＰＭＯＳセンスアンプ領域の交差部にＰＭＯＳセ
ンスアンプ駆動用のＰＭＯＳトランジスタが分散配置さ
れる。これら分散配置されたＮＭＯＳトランジスタおよ
びＰＭＯＳトランジスタのそれぞれのソースにコンタク
トするソース電源線は、ワード線およびこれを補強する
第１の金属配線とは交差する方向に配設された第２の金
属配線により構成される。
は、ワード線スナップ領域とＮＭＯＳセンスアンプ領域
の交差部にＮＭＯＳセンスアンプ駆動用のＮＭＯＳトラ
ンジスタが分散配置されるとともに、ワード線スナップ
領域とＰＭＯＳセンスアンプ領域の交差部にＰＭＯＳセ
ンスアンプ駆動用のＰＭＯＳトランジスタが分散配置さ
れる。これら分散配置されたＮＭＯＳトランジスタおよ
びＰＭＯＳトランジスタのそれぞれのソースにコンタク
トするソース電源線は、ワード線およびこれを補強する
第１の金属配線とは交差する方向に配設された第２の金
属配線により構成される。
【０００８】本発明によれば、ＰＭＯＳセンスアンプ，
ＮＭＯＳセンスアンプともに駆動用のトランジスタを分
散配置することにより、ＤＲＡＭの一層の高速化が図ら
れる。即ち、ＮＭＯＳセンスアンプの駆動用ＮＭＯＳト
ランジスタを分散配置することによって、ＲＡＳアクセ
スタイムの短縮が可能であり、さらにＰＭＯＳセンスア
ンプの駆動用ＰＭＯＳトランジスタを分散配置すること
によってサイクルタイムの短縮が図られる。
ＮＭＯＳセンスアンプともに駆動用のトランジスタを分
散配置することにより、ＤＲＡＭの一層の高速化が図ら
れる。即ち、ＮＭＯＳセンスアンプの駆動用ＮＭＯＳト
ランジスタを分散配置することによって、ＲＡＳアクセ
スタイムの短縮が可能であり、さらにＰＭＯＳセンスア
ンプの駆動用ＰＭＯＳトランジスタを分散配置すること
によってサイクルタイムの短縮が図られる。
【０００９】
【発明の実施の形態】以下、本発明の実施例を説明す
る。
る。
【００１０】図１は、一実施例のＤＲＡＭの要部構成を
示すレイアウトであり、図２はその要部を等価回路的に
示したもの、さらに図３はその要部の具体的なレイアウ
トを示したものである。
示すレイアウトであり、図２はその要部を等価回路的に
示したもの、さらに図３はその要部の具体的なレイアウ
トを示したものである。
【００１１】１トランジスタ／１キャパシタからなるダ
イナミック型メモリセルＭＣが半導体基板上にマトリク
ス配列されてセルアレイ１が構成されている。セルアレ
イ１には、メモリセルＭＣを駆動するワード線ＷＬと、
メモリセルＭＣとデータの授受を行うビット線対ＢＬ，
／ＢＬが交差して配設されている。セルアレイ１は、図
１に示すようにワード線ＷＬ方向に複数のブロックに分
割されている。これらセルアレイ・ブロック間がワード
線スナップ領域２である。即ち、ワード線ＷＬは、図３
に示すようにセル・トランジスタのゲート電極となる多
結晶シリコン配線２１がそのまま連続的に配設されたも
のであり、これに重ねて第１のＡｌ配線２２が配設さ
れ、ワード線スナップ領域２に、これら第１のＡｌ配線
２２と多結晶シリコン配線２１のコンタクト部２３を配
置している。
イナミック型メモリセルＭＣが半導体基板上にマトリク
ス配列されてセルアレイ１が構成されている。セルアレ
イ１には、メモリセルＭＣを駆動するワード線ＷＬと、
メモリセルＭＣとデータの授受を行うビット線対ＢＬ，
／ＢＬが交差して配設されている。セルアレイ１は、図
１に示すようにワード線ＷＬ方向に複数のブロックに分
割されている。これらセルアレイ・ブロック間がワード
線スナップ領域２である。即ち、ワード線ＷＬは、図３
に示すようにセル・トランジスタのゲート電極となる多
結晶シリコン配線２１がそのまま連続的に配設されたも
のであり、これに重ねて第１のＡｌ配線２２が配設さ
れ、ワード線スナップ領域２に、これら第１のＡｌ配線
２２と多結晶シリコン配線２１のコンタクト部２３を配
置している。
【００１２】この実施例では、セルアレイ１のビット線
方向の一方の端部にＮＭＯＳセンスアンプ３とＰＭＯＳ
センスアンプ４が隣接して配置されている。ＮＭＯＳセ
ンスアンプは周知のように２個のＮＭＯＳトランジスタ
のドレイン・ゲートを交差接続して構成されたフリップ
フロップである。ＰＭＯＳセンスアンプも同様のフリッ
プフロップである。ＮＭＯＳセンスアンプの共通ソース
・ノードに接続されるセンスアンプ駆動用のＮＭＯＳト
ランジスタ５は、駆動線／ＳＡＮの両端に配置される
他、ＮＭＯＳセンスアンプ３とワード線スナップ領域２
の各交差部にそれぞれ分散されて配置されている。同様
に、ＰＭＯＳセンスアンプ駆動用のＰＭＯＳトランジス
タ６も、駆動線ＳＡＰの両端に配置される他、ＰＭＯＳ
センスアンプ４とワード線スナップ領域２の各交差部に
分散されて配置されている。そして、ワード線スナップ
領域２に配置されたＮＭＯＳトランジスタ５のソースに
直接コンタクトして（コンタクト部９）、ソース電源線
７（接地線）がビット線ＢＬと同じ方向に配設され、同
様にワード線スナップ領域２に配置されたＰＭＯＳトラ
ンジスタ６のソースに直接コンタクトして（コンタクト
部１０）、ソース電源線８（Ｖcc線）がビット線ＢＬと
同じ方向に配設されている。前述のようにワード線ＷＬ
を低抵抗化するために第１のＡｌ配線２２が配設されて
いるから、これらのソース電源線７，８には第２のＡｌ
配線が用いられる。
方向の一方の端部にＮＭＯＳセンスアンプ３とＰＭＯＳ
センスアンプ４が隣接して配置されている。ＮＭＯＳセ
ンスアンプは周知のように２個のＮＭＯＳトランジスタ
のドレイン・ゲートを交差接続して構成されたフリップ
フロップである。ＰＭＯＳセンスアンプも同様のフリッ
プフロップである。ＮＭＯＳセンスアンプの共通ソース
・ノードに接続されるセンスアンプ駆動用のＮＭＯＳト
ランジスタ５は、駆動線／ＳＡＮの両端に配置される
他、ＮＭＯＳセンスアンプ３とワード線スナップ領域２
の各交差部にそれぞれ分散されて配置されている。同様
に、ＰＭＯＳセンスアンプ駆動用のＰＭＯＳトランジス
タ６も、駆動線ＳＡＰの両端に配置される他、ＰＭＯＳ
センスアンプ４とワード線スナップ領域２の各交差部に
分散されて配置されている。そして、ワード線スナップ
領域２に配置されたＮＭＯＳトランジスタ５のソースに
直接コンタクトして（コンタクト部９）、ソース電源線
７（接地線）がビット線ＢＬと同じ方向に配設され、同
様にワード線スナップ領域２に配置されたＰＭＯＳトラ
ンジスタ６のソースに直接コンタクトして（コンタクト
部１０）、ソース電源線８（Ｖcc線）がビット線ＢＬと
同じ方向に配設されている。前述のようにワード線ＷＬ
を低抵抗化するために第１のＡｌ配線２２が配設されて
いるから、これらのソース電源線７，８には第２のＡｌ
配線が用いられる。
【００１３】各センスアンプの共通ソース・ノードにつ
ながるセンスアンプ駆動線／ＳＡＮ，ＳＡＰには、図３
に示すように第１のＡｌ配線２５，２６が用いられ、こ
れらがそれぞれＮＭＯＳトランジスタ５，ＰＭＯＳトラ
ンジスタ６のドレインにコンタクトしている。ＮＭＯＳ
トランジスタ５およびＰＭＯＳトランジスタ６のゲート
にそれぞれ接続される制御線ＳＥＮ，／ＳＥＰも、それ
ぞれ第１のＡｌ配線２７，２８により構成されている。
ながるセンスアンプ駆動線／ＳＡＮ，ＳＡＰには、図３
に示すように第１のＡｌ配線２５，２６が用いられ、こ
れらがそれぞれＮＭＯＳトランジスタ５，ＰＭＯＳトラ
ンジスタ６のドレインにコンタクトしている。ＮＭＯＳ
トランジスタ５およびＰＭＯＳトランジスタ６のゲート
にそれぞれ接続される制御線ＳＥＮ，／ＳＥＰも、それ
ぞれ第１のＡｌ配線２７，２８により構成されている。
【００１４】図４は、図３のＡ−Ａ′断面図である。半
導体基板３１上に配列形成されたセルアレイ・ブロック
１の間にワード線スナップ領域２が設けられており、こ
こで前述のようにワード線を構成する多結晶シリコン配
線２１に対して第１のＡｌ配線２２がコンタクトしてい
る。この第１のＡｌ配線２２上に更に層間絶縁膜を介し
て第２のＡｌ配線によるソース電源線７，８が配設され
ている。
導体基板３１上に配列形成されたセルアレイ・ブロック
１の間にワード線スナップ領域２が設けられており、こ
こで前述のようにワード線を構成する多結晶シリコン配
線２１に対して第１のＡｌ配線２２がコンタクトしてい
る。この第１のＡｌ配線２２上に更に層間絶縁膜を介し
て第２のＡｌ配線によるソース電源線７，８が配設され
ている。
【００１５】この実施例では、第１のＡｌ配線２２，２
５〜２８が第１層金属配線、ソース電源線７，８が第２
層金属配線であるが、これらの配線層の上下関係は逆に
することもできる。
５〜２８が第１層金属配線、ソース電源線７，８が第２
層金属配線であるが、これらの配線層の上下関係は逆に
することもできる。
【００１６】この実施例では、狭いワード線スナップ領
域２にＮＭＯＳトランジスタ５とＰＭＯＳトランジスタ
６が一直線上に並んで配置される。したがってそれぞれ
に接続されるソース電源線７，８は、それぞれのコンタ
クト部９，１０を互いに避けるために、図に示すように
折れ曲がり配線としている。したがってこれらソース電
源線７，８と同じ第２のＡｌ配線を用いるカラム選択線
ＣＳＬについても、ソース電源線７，８の折れ曲がりに
対応して折れ曲がり配線とすることが必要になる。その
様子を図５に示す。
域２にＮＭＯＳトランジスタ５とＰＭＯＳトランジスタ
６が一直線上に並んで配置される。したがってそれぞれ
に接続されるソース電源線７，８は、それぞれのコンタ
クト部９，１０を互いに避けるために、図に示すように
折れ曲がり配線としている。したがってこれらソース電
源線７，８と同じ第２のＡｌ配線を用いるカラム選択線
ＣＳＬについても、ソース電源線７，８の折れ曲がりに
対応して折れ曲がり配線とすることが必要になる。その
様子を図５に示す。
【００１７】この実施例によれば、データ読出し時のビ
ット線電流が、分散配置されたＮＭＯＳセンスアンプ駆
動用のＮＭＯＳトランジスタ５を通して、それぞれに対
して配設されたソース電源線７に流れるから、ＮＭＯＳ
センスアンプ３の駆動線／ＳＡＮの抵抗による電位降下
の影響が低減される。したがってＮＭＯＳセンスアンプ
３の高速動作が可能になる。同様にＰＭＯＳセンスアン
プ４に流れる電流も分散配置されたセンスアンプ駆動用
ＰＭＯＳトランジスタ６に対してそれぞれ配設されたソ
ース電源線８に流れるため、ＰＭＯＳセンスアンプ６の
動作が高速化され、リストア時間の短縮が図られる。以
上により、アクセスタイムおよびサイクルタイムが短縮
されたＤＲＡＭが得られる。
ット線電流が、分散配置されたＮＭＯＳセンスアンプ駆
動用のＮＭＯＳトランジスタ５を通して、それぞれに対
して配設されたソース電源線７に流れるから、ＮＭＯＳ
センスアンプ３の駆動線／ＳＡＮの抵抗による電位降下
の影響が低減される。したがってＮＭＯＳセンスアンプ
３の高速動作が可能になる。同様にＰＭＯＳセンスアン
プ４に流れる電流も分散配置されたセンスアンプ駆動用
ＰＭＯＳトランジスタ６に対してそれぞれ配設されたソ
ース電源線８に流れるため、ＰＭＯＳセンスアンプ６の
動作が高速化され、リストア時間の短縮が図られる。以
上により、アクセスタイムおよびサイクルタイムが短縮
されたＤＲＡＭが得られる。
【００１８】上記実施例では、ワード線スナップ領域に
配置されるＰＭＯＳセンスアンプ駆動用ＰＭＯＳトラン
ジスタ６とＮＭＯＳセンスアンプ駆動用ＮＭＯＳトラン
ジスタ５は、一直線上に並べて配置され、したがってそ
れらのソース電源線は互いにコンタクト部を避けるべ
く、折れ曲がり配線とした。
配置されるＰＭＯＳセンスアンプ駆動用ＰＭＯＳトラン
ジスタ６とＮＭＯＳセンスアンプ駆動用ＮＭＯＳトラン
ジスタ５は、一直線上に並べて配置され、したがってそ
れらのソース電源線は互いにコンタクト部を避けるべ
く、折れ曲がり配線とした。
【００１９】これに対して、図６に示すように、ＰＭＯ
Ｓトランジスタ６とＮＭＯＳトランジスタ５をワード線
方向に互いにずれた状態で配置すれば、これらにコンタ
クトするソース電源線８，７を折り曲げることなく、図
示のように一直線状に配設することができる。ただしこ
の場合、ＰＭＯＳトランジスタ６とＮＭＯＳトランジス
タ５のずれに対応して、ＰＭＯＳセンスアンプ４とＮＭ
ＯＳセンスアンプ３の間にもずれが生じることになる。
Ｓトランジスタ６とＮＭＯＳトランジスタ５をワード線
方向に互いにずれた状態で配置すれば、これらにコンタ
クトするソース電源線８，７を折り曲げることなく、図
示のように一直線状に配設することができる。ただしこ
の場合、ＰＭＯＳトランジスタ６とＮＭＯＳトランジス
タ５のずれに対応して、ＰＭＯＳセンスアンプ４とＮＭ
ＯＳセンスアンプ３の間にもずれが生じることになる。
【００２０】図７は本発明の別の実施例のＤＲＡＭの要
部構成を等価回路的に示したものである。先の実施例と
対応する部分には、先の実施例と同一符号を付して詳細
な説明は省略する。この実施例は、セルアレイ１の中央
部にＰＭＯＳセンスアンプ４が配置され、両端部にＮＭ
ＯＳセンスアンプ３が配置される場合である。またビッ
ト線対は、一つの対の間に隣の対の一本が挿入された配
置としている。この実施例においても、ワード線スナッ
プ領域２のＮＭＯＳセンスアンプ３およびＰＭＯＳセン
スアンプ４との交差部にそれぞれ、ＮＭＯＳセンスアン
プ駆動用ＮＭＯＳトランジスタ５、ＰＭＯＳセンスアン
プ駆動用ＰＭＯＳトランジスタ６が分散配置され、これ
らＮＭＯＳトランジスタ５，ＰＭＯＳトランジスタ６の
ソース電源線７，８が第２のＡｌ配線によって、各ワー
ド線スナップ領域に配設される。
部構成を等価回路的に示したものである。先の実施例と
対応する部分には、先の実施例と同一符号を付して詳細
な説明は省略する。この実施例は、セルアレイ１の中央
部にＰＭＯＳセンスアンプ４が配置され、両端部にＮＭ
ＯＳセンスアンプ３が配置される場合である。またビッ
ト線対は、一つの対の間に隣の対の一本が挿入された配
置としている。この実施例においても、ワード線スナッ
プ領域２のＮＭＯＳセンスアンプ３およびＰＭＯＳセン
スアンプ４との交差部にそれぞれ、ＮＭＯＳセンスアン
プ駆動用ＮＭＯＳトランジスタ５、ＰＭＯＳセンスアン
プ駆動用ＰＭＯＳトランジスタ６が分散配置され、これ
らＮＭＯＳトランジスタ５，ＰＭＯＳトランジスタ６の
ソース電源線７，８が第２のＡｌ配線によって、各ワー
ド線スナップ領域に配設される。
【００２１】図８は本発明の更に別の実施例のＤＲＡＭ
である。上記実施例では、各ワード線スナップ領域２に
ＮＭＯＳセンスアンプ駆動用トランジスタ５，ＰＭＯＳ
センスアンプ駆動用トランジスタ６を共に配置し、した
がって各ワード線スナップ領域２に２本のソース電源線
７，８を配設した。これに対してこの実施例では、複数
のワード線スナップ領域２に、ＮＭＯＳセンスアンプ駆
動用ＮＭＯＳトランジスタ５またはＰＭＯＳセンスアン
プ駆動用ＰＭＯＳトランジスタ６のいずれか一方が、交
互に配置されている。したがって各ワード線スナップ領
域２には、１本のソース電源線７または８が配設されて
いる。
である。上記実施例では、各ワード線スナップ領域２に
ＮＭＯＳセンスアンプ駆動用トランジスタ５，ＰＭＯＳ
センスアンプ駆動用トランジスタ６を共に配置し、した
がって各ワード線スナップ領域２に２本のソース電源線
７，８を配設した。これに対してこの実施例では、複数
のワード線スナップ領域２に、ＮＭＯＳセンスアンプ駆
動用ＮＭＯＳトランジスタ５またはＰＭＯＳセンスアン
プ駆動用ＰＭＯＳトランジスタ６のいずれか一方が、交
互に配置されている。したがって各ワード線スナップ領
域２には、１本のソース電源線７または８が配設されて
いる。
【００２２】この実施例の場合、先の実施例に比べる
と、センスアンプ電流の分散の度合いは若干低くなる
が、ＮＭＯＳセンスアンプ，ＰＭＯＳセンスアンプの電
流を共に分散させていることにより、従来に比べてＤＲ
ＡＭの高速化が図られる。
と、センスアンプ電流の分散の度合いは若干低くなる
が、ＮＭＯＳセンスアンプ，ＰＭＯＳセンスアンプの電
流を共に分散させていることにより、従来に比べてＤＲ
ＡＭの高速化が図られる。
【００２３】本発明は上記実施例に限られるものではな
く、その趣旨を逸脱しない範囲で種々変形して実施する
ことができる。
く、その趣旨を逸脱しない範囲で種々変形して実施する
ことができる。
【００２４】
【発明の効果】以上述べたように本発明によれば、ワー
ド線スナップ領域にＮＭＯＳセンスアンプ駆動用トラン
ジスタと共に、ＰＭＯＳセンスアンプ駆動用トランジス
タを分散配置し、それぞれのソースにコンタクトするソ
ース電源線をビット線と同じ方向に配設することによっ
て、ＤＲＡＭの高速化を図ることができる。
ド線スナップ領域にＮＭＯＳセンスアンプ駆動用トラン
ジスタと共に、ＰＭＯＳセンスアンプ駆動用トランジス
タを分散配置し、それぞれのソースにコンタクトするソ
ース電源線をビット線と同じ方向に配設することによっ
て、ＤＲＡＭの高速化を図ることができる。
【図１】本発明の一実施例のＤＲＡＭの要部構成を示す
レイアウト図。
レイアウト図。
【図２】同実施例の要部構成を等価回路的に示す図。
【図３】同実施例のさらに要部の構成を示すレイアウト
図。
図。
【図４】同実施例のワード線スナップ領域の断面図。
【図５】同実施例のカラム選択線のパターンを示す図。
【図６】本発明の別の実施例のＤＲＡＭの要部構成を示
すレイアウト図。
すレイアウト図。
【図７】本発明のさらに他の実施例のＤＲＡＭを等価回
路的に示す図。
路的に示す図。
【図８】本発明のさらに他の実施例のＤＲＡＭのレイア
ウト図。
ウト図。
【図９】従来のＤＲＡＭにセンスアンプ部の構成を示す
図。
図。
ＭＣ…メモリセル、ＢＬ，／ＢＬ…ビット線対、ＷＬ…
ワード線、１…セルアレイ、２…ワード線スナップ領
域、３…ＮＭＯＳセンスアンプ、４…ＰＭＯＳセンスア
ンプ、５…ＮＭＯＳセンスアンプ駆動用ＮＭＯＳトラン
ジスタ、６…ＰＭＯＳセンスアンプ駆動用ＰＭＯＳトラ
ンジスタ、７，８…ソース電源線（第２のＡｌ配線）、
９，１０…コンタクト部、２１…多結晶シリコン配線
（ゲート電極）、２２…第１のＡｌ配線、２３…コンタ
クト部。
ワード線、１…セルアレイ、２…ワード線スナップ領
域、３…ＮＭＯＳセンスアンプ、４…ＰＭＯＳセンスア
ンプ、５…ＮＭＯＳセンスアンプ駆動用ＮＭＯＳトラン
ジスタ、６…ＰＭＯＳセンスアンプ駆動用ＰＭＯＳトラ
ンジスタ、７，８…ソース電源線（第２のＡｌ配線）、
９，１０…コンタクト部、２１…多結晶シリコン配線
（ゲート電極）、２２…第１のＡｌ配線、２３…コンタ
クト部。
Claims (3)
- 【請求項１】 ダイナミック型メモリセルがマトリック
ス状に配設されたセルアレイと、 このセルアレイの一方に配設されてメモリセルとの間で
データの授受を行う複数対のビット線と、 前記セルアレイの前記ビット線と交差する方向に配設さ
れてメモリセルを駆動する複数本のワード線と、 前記ワード線上に形成され、且つ前記ワード線と同一方
向に配設される複数本の第１の金属配線と、 前記セルアレイを前記ワード線方向に複数に分割して配
設したセルアレイブロックと、 前記セルアレイブロックと前記ワード線方向に隣接する
他のセルアレイブロックとの間に延在してなり、且つ前
記ワード線と前記第１の金属配線とを接続する接続部を
配設してなるワード線スナップ領域と、 前記各ビット線対に接続され、前記セルアレイブロック
のビット線方向の端に配置される複数のＰＭＯＳセンス
アンプ及び複数のＮＭＯＳセンスアンプと、 前記複数のＰＭＯＳセンスアンプがワード線方向に配置
される領域と前記ワード線スナップ領域のビット線方向
に延在する領域とが互いに交差する領域に、少なくとも
一部が配設された前記ＰＭＯＳセンスアンプを駆動する
ＰＭＯＳトランジスタと、 前記複数のＮＭＯＳセンスアンプがワード線方向に配置
される領域と前記ワード線スナップ領域のビット線方向
の延在する領域とが互いに交差する領域に、少なくとも
一部が配設された前記ＮＭＯＳセンスアンプを駆動する
ＮＭＯＳトランジスタと、 を具備してなり、 前記ＰＭＯＳセンスアンプを駆動するＰＭＯＳトランジ
スタのソース端子と前記ビット線方向に配置される第２
の金属配線とを接続し、この第２の金属配線を第２のソ
ース電源線とし、前記ＮＭＯＳセンスアンプを駆動する
ＮＭＯＳトランジスタのソース端子と前記ビット線方向
に配置される第２の金属配線とを接続し、この第２の金
属配線を第１のソース電源線とするものであって、 前記第１のソース電源線及び前記第２のソース電源線が
１つの前記ワード線スナップ領域内に配置されてなり、 第１のソース電源線は、前記ＰＭＯＳセンスアンプを駆
動するＰＭＯＳトランジスタのコンタクトを避けて折り
曲がり配線として配設され、前記第２のソース電源線
は、前記ＮＭＯＳセンスアンプを駆動するＮＭＯＳトラ
ンジスタのコンタクトを避けて折り曲がり配線として配
設されていることを特徴とするダイナミック型半導体記
憶装置。 - 【請求項２】 ダイナミック型メモリセルがマトリック
ス状に配設されたセルアレイと、 このセルアレイの一方に配設されてメモリセルとの間で
データの授受を行う複数対のビット線と、 前記セルアレイの前記ビット線と交差する方向に配設さ
れてメモリセルを駆動する複数本のワード線と、 前記ワード線上に形成され、且つ前記ワード線と同一方
向に配設される複数本の第１の金属配線と、 前記セルアレイを前記ワード線方向に複数に分割して配
設したセルアレイブロックと、 前記セルアレイブロックと前記ワード線方向に隣接する
他のセルアレイブロックとの間に延在してなり、且つ前
記ワード線と前記第１の金属配線とを接続する接続部を
配設してなるワード線スナップ領域と、 前記各ビット線対に接続され、前記セルアレイブロック
のビット線方向の端に配置される複数のＰＭＯＳセンス
アンプ及び複数のＮＭＯＳセンスアンプと、 前記複数のＰＭＯＳセンスアンプがワード線方向に配置
される領域と前記ワード線スナップ領域のビット線方向
に延在する領域とが互いに交差する領域に、少なくとも
一部が配設された前記ＰＭＯＳセンスアンプを駆動する
ＰＭＯＳトランジスタと、 前記複数のＮＭＯＳセンスアンプがワード線方向に配置
される領域と前記ワード線スナップ領域のビット線方向
の延在する領域とが互いに交差する領域に、少なくとも
一部が配設された前記ＮＭＯＳセンスアンプを駆動する
ＮＭＯＳトランジスタと、 を具備してなり、 前記ＰＭＯＳセンスアンプを駆動するＰＭＯＳトランジ
スタのソース端子と前記ビット線方向に配置される第２
の金属配線とを接続し、この第２の金属配線を第２のソ
ース電源線とし、前記ＮＭＯＳセンスアンプを駆動する
ＮＭＯＳトランジスタのソース端子と前記ビット線方向
に配置される第２の金属配線とを接続し、この第２の金
属配線を第１のソース電源線とするものであって、 前記第１のソース電源線及び前記第２のソース電源線が
１つの前記ワード線スナップ領域内に配置されており、 前記複数のＰＭＯＳセンスアンプがワード線方向に配置
される領域と前記ワード線スナップ領域のビット線方向
の延在する領域とが互いに交差する１つの領域毎に、チ
ャネルを２つ有する前記ＰＭＯＳトランジスタを配置
し、それらのゲート電極は互いに接続され、ソース端子
は同一の拡散層で接続されていることを特徴とするダイ
ナミック型半導体記憶装置。 - 【請求項３】 ダイナミック型メモリセルがマトリック
ス状に配設されたセルアレイと、 このセルアレイの一方に配設されてメモリセルとの間で
データの授受を行う複数対のビット線と、 前記セルアレイの前記ビット線と交差する方向に配設さ
れてメモリセルを駆動する複数本のワード線と、 前記ワード線上に形成され、且つ前記ワード線と同一方
向に配設される複数本の第１の金属配線と、 前記セルアレイを前記ワード線方向に複数に分割して配
設したセルアレイブロックと、 前記セルアレイブロックと前記ワード線方向に隣接する
他のセルアレイブロックとの間に延在してなり、且つ前
記ワード線と前記第１の金属配線とを接続する接続部を
配設してなるワード線スナップ領域と、 前記各ビット線対に接続され、前記セルアレイブロック
のビット線方向の端に配置される複数のＰＭＯＳセンス
アンプ及び複数のＮＭＯＳセンスアンプと、 前記複数のＰＭＯＳセンスアンプがワード線方向に配置
される領域と前記ワード線スナップ領域のビット線方向
に延在する領域とが互いに交差する領域に、少なくとも
一部が配設された前記ＰＭＯＳセンスアンプを駆動する
ＰＭＯＳトランジスタと、 前記複数のＮＭＯＳセンスアンプがワード線方向に配置
される領域と前記ワード線スナップ領域のビット線方向
の延在する領域とが互いに交差する領域に、少なくとも
一部が配設された前記ＮＭＯＳセンスアンプを駆動する
ＮＭＯＳトランジスタと、 を具備してなり、 前記ＰＭＯＳセンスアンプを駆動するＰＭＯＳトランジ
スタのソース端子と前記ビット線方向に配置される第２
の金属配線とを接続し、この第２の金属配線を第２のソ
ース電源線とし、前記ＮＭＯＳセンスアンプを駆動する
ＮＭＯＳトランジスタのソース端子と前記ビット線方向
に配置される第２の金属配線とを接続し、この第２の金
属配線を第１のソース電源線とするものであって、 前記第１のソース電源線及び前記第２のソース電源線が
１つの前記ワード線スナップ領域内に配置されており、 前記複数のＮＭＯＳセンスアンプがワード線方向に配置
される領域と前記ワード線スナップ領域のビット線方向
の延在する領域とが互いに交差する１つの領域毎に、チ
ャネルを２つ有する前記ＮＭＯＳトランジスタを配置
し、それらのゲート電極は互いに接続され、ソース端子
は同一の拡散層で接続されていることを特徴とするダイ
ナミック型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000393531A JP3612276B2 (ja) | 2000-12-25 | 2000-12-25 | ダイナミック型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000393531A JP3612276B2 (ja) | 2000-12-25 | 2000-12-25 | ダイナミック型半導体記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03246691A Division JP3260393B2 (ja) | 1989-06-13 | 1991-02-01 | ダイナミック型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001244438A true JP2001244438A (ja) | 2001-09-07 |
| JP3612276B2 JP3612276B2 (ja) | 2005-01-19 |
Family
ID=18859317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000393531A Expired - Lifetime JP3612276B2 (ja) | 2000-12-25 | 2000-12-25 | ダイナミック型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3612276B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7639556B2 (en) | 2006-08-22 | 2009-12-29 | Samsung Electronics Co., Ltd. | Bit line sense amplifier of semiconductor memory device having open bit line structure |
| JP2014096191A (ja) * | 2012-11-09 | 2014-05-22 | Renesas Electronics Corp | 半導体記憶装置 |
-
2000
- 2000-12-25 JP JP2000393531A patent/JP3612276B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7639556B2 (en) | 2006-08-22 | 2009-12-29 | Samsung Electronics Co., Ltd. | Bit line sense amplifier of semiconductor memory device having open bit line structure |
| US8050125B2 (en) | 2006-08-22 | 2011-11-01 | Samsung Electronics Co., Ltd. | Bit line sense amplifier of semiconductor memory device having open bit line structure |
| JP2014096191A (ja) * | 2012-11-09 | 2014-05-22 | Renesas Electronics Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3612276B2 (ja) | 2005-01-19 |
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