KR910005307A - 비트라인 접촉영역과 스토레이지 캐패시터 접촉영역을 갖는 반도체 메모리 장치 - Google Patents

비트라인 접촉영역과 스토레이지 캐패시터 접촉영역을 갖는 반도체 메모리 장치 Download PDF

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Description

비트라인 접촉영역과 스토레이지 캐패시터 접촉영역을 갖는 반도체 메모리장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명이 적용될 감지증폭기에 접속된 중첩형 비트라인과 상관하여 스토레이지 캐패시턴스와 트랜스퍼 트렌지스터의 배치를 나타낸 도면.
제8도는 본 발명의 일실시예에 의한 스토레이지 캐패시턴스형 다이나믹 RAM을 나타내는 도면.

Claims (18)

  1. 복수의 워드라인과 상기 복수의 워드 라인에 의해 고차되는 복수의 비트라인과, 워드라인과 비트라인의 교점에 위치되는 복수의 메모리 셀을 포함하며, 상기 각각의 메모리 셀은 정보기억용 캐패시터와 상기 캐패시터로 부터 또는 그내로 정보를 독출 또는 기입하기 위한 트랜스퍼 트랜지스터를 포함하며, 상기 트랜지스터의 게이트는 워드라인에, 소오스는 비트라인 접촉영역을 통해 비트라인에 그리고 드레인은 스토레이지 캐패시터 접촉영역을 통해 캐패시터의 스토레이지 전극에 각각 연결되며, 상기 2인접 메모리 셀에 의해 메모리 셀 쌍이 형성되며 또한 상기 메모리 셀 쌍의 이들 2메모리 셀들은 공통 비트 라인 접촉영역을 가지며, 워드라인번호 "i" 및 "i+1"과 비트라인 번호 "j" 및 "j+4"에 의해 한정된 단위 영역에는 비트라인 접촉영역과 스토레이지 캐패시터 접촉영역이 비트라인 접촉영역의 수와 스토레이지 캐패시터 접촉영역의 수간에 1:2에 비로 제공되어 있는 것이 특징인 비트라인 접촉영역과 스토레이지 캐패시터 접촉영역을 갖는 반도체 메모리장치.
  2. 복수의 워드라인과 상기 복수의 워드라인에 의해 교차되는 복수의 비트라인과, 워드라인과 비트라인의 교점에 위치되는 복수의 메모리 셀을 포함하며, 상기 각각의 메모리 셀은 정보기억용 캐패시터와 상기 캐패시터로 부터 또는 그내로 정보를 독출 또는 기입하기 위한 트랜스퍼 트랜지스터를 포함하며, 상기 트랜지스터의 게이트는 워드라인에 소오스는 비트라인 접촉영역을 통해 비트라인에, 그리고 드레인은 스토레이지 캐패시터 접촉영역을 통해 캐패시터의 스토레이지전극에 각각 연결되며, 상기 2인접 메모리 셀에 의해 메모리 셀쌍이 형성되며 또한 상기 메모리 셀쌍의 이들 2메모리 셀들은 공통 비트라인 접촉영역을 가지며, 인접한 비트라인에 연결되는 상기 메모리 셀 쌍들의 비트라인 접촉영역은 워드라인의 반대쪽위에 위치되며 또한 상기 메모리 셀 쌍들은 동일한 방향으로 배치되는 것이 특징인 비트라인 접촉영역과 스토레이지 캐패시터 접촉영역을 갖는 반도체 메모리 장치.
  3. 복수의 워드라인과 상기 복수의 워드란에 의해 교차되는 복수의 비트라인과, 워드라인과 비트라인의 교점에 위치되는 복수의 메모리 셀을 포함하며, 상기 각각의 메모리 셀은 정보기억용 캐패시터와 상기 캐패시터로 부터 또는 그내로 정보를 독출 또는 기입하기 위한 트랜스퍼 트랜지스터를 포함하며, 상기 트랜지스터의 게이트는 워드라인에 소오스는 비트라인 접촉영역을 통해 비트라인에 그리고 드레인은 스토레이지 캐패시터 접촉 영역을 통해 캐패시터의 스토레이지전극에 각각 연결되며, 상기 2인접 메모리 셀에 의해 메모리 셀쌍이 형성되며 또한 상기 메모리 셀쌍의 이들 2메모리 셀들을 공통 비트라인 접촉영역을 가지며, 인접한 비트라인에 연결되는 상기 메모리 셀 쌍들의 비트라인 접촉영역은 워드라인의 반대쪽위에 위치되며 또한 상기 메모리 셀 쌍들은 비스듬한 방향으로 배치되는 것이 특징인 비트라인 접촉영역과 스토레이지 캐패시터 접촉영역을 갖는 반도체 메모리장치.
  4. 복수의 워드라인과 상기 복수의 워드라인에 의해 교차되는 복수의 비트라인과, 워드라인과 비트라인의 교점에 위치되는 복수의 메모리 셀을 포함하며, 상기 각각의 메모리 셀은 정보기억용 캐패시터와 상기 캐패시터로 부터 또는 그내로 정보를 독출 또는 기입하기 위한 트랜스퍼 트랜지스터를 포함하며, 상기 트랜지스터의 게이트는 워드라인에 소오스는 비트라인 접촉영역을 통해 비트라인에, 그리고 드레인은 스토레이지 캐패시터 접촉영역을 통해 캐패시터의 스토레이지전극에 각각 연결되며, 상기 2인접 메모리 셀에 의해 메모리 셀쌍이 형성되며 또한 상기 메모리 셀쌍의 이들 2메모리 셀들은 공통 비트라인 접촉영역을 가지며, 단위 메모리 셀 어레이는 평행사변형 형태를 갖는 것이 특징인 비트라인 접촉 영역과 스토레이지 캐패시터 접촉영역을 갖는 반도체 메모리 장치.
  5. 제4항에서, 상기 평행사변형의 일측면은 반도체 메모리장치가 배치되는 반도체칩의 일측면과 평행한 것이 특징인 비트라인 접촉영역과 스토레이지 캐패시터 접촉영역을 갖는 반도체 메모리장치.
  6. 제5항에서, 상기 단위메모리 셀 어레이는 2의 정수배인 수의 부분으로 상기 단위 메모리 셀 어레이의 일측면과 평행한 직선에 의해 분할되는 것이 특징인 비트라인 접촉영역과 스토레이지 캐패시터 접촉영역을 갖는 반도체 메모리장치.
  7. 복수의 워드라인과 상기 복수의 워드라인에 의해 교차되는 복수의 비트라인과, 워드라인과 비트라인의 교점에 위치되는 복수의 메모리 셀을 포함하며, 상기 각각의 메모리 셀은 정보기억용 캐패시터와 상기 캐패시터로 부터 또는 그내로 정보를 독출 또는 기입하기 위한 트랜스퍼 트랜지스터를 포함하며, 상기 트랜지스터의 게이트는 워드라인에 소오스는 비트라인 접촉영역을 통해 비트라인에, 그리고 드레인은 스토레이지 캐패시터 접촉영역을 통해 캐패시터의 스토레이지전극에 각각 연결되며, 상기 2인접 메모리 셀에 의해 메모리 셀쌍이 형성되며 또한 상기 메모리 셀쌍의 이들 2메모리 셀들은 공통 비트라인 접촉영역을 가지며, 비트라인에 연결된 메모리 셀 쌍의 비트라인 접촉영역과 상기 비트라인의 일측면에 인접한 비트라인에 연결되는 메모리셀 쌍의 비트라인 접촉영역은 2인접한 워드라인의 반대쪽에 배치되며, 상기 비트라인의 다른 측면에 인접한 비트라인에 연결된 메모리 셀 쌍들의 비트라인 접촉영역은 워드라인의 반대쪽에 배치되며, 1비트라인에 연결되는 메모리 셀 쌍의 분포방향은 상기 비트라인의 한측면에 인접한 비트라인에 연결되는 메모리 셀쌍의 분포방향과 교차하며 또한 상기 비트라인의 다른측면에 인접한 비트라인에 연결되는 메모리 셀 쌍의 분포방향과 평행하며, 그리고 2워드라인이 사이에 위치되는 비트라인 접촉영역을 갖는 비트라인들은 동일한 감지증폭기에 1비트라인쌍으로서 연결되는 것이 특징인 비트라인 접촉영역과 스토레이지 캐패시터 접촉영역을 갖는 반도체 메모리장치.
  8. 제7항에서, 상기 비트라인상에는 스토레이지 캐패시터가 형성되는 것이 특징인 비트라인 접촉영역과 스토레이지 캐패시터 접촉영역을 갖는 반도체 메모리장치.
  9. 제7항에서, 상기 스토레이지 캐패시터상에는 비트라인이 형성되는 것이 특징인 비트라인 접촉영역과 스토레이지 캐패시터 접촉영역을 갖는 반도체 메모리장치.
  10. 제9항에서, 상기 메모리 셀 쌍은 상기 비트라인과 평행한 방향으로 배치되는 것이 특징인 비트라인 접촉영역과 스토레이지캐패시터 접촉영역을 갖는 반도체 메모리장치.
  11. 제9항에서 상기 메모리 셀 쌍은 상기 비트라인에 대하여 비스듬한 방향으로 배치되는 것이 특징인 비트라인 접촉영역과 스토레이지 캐패시터 접촉영역을 갖는 반도체 메모리장치.
  12. 복수의 워드라인과 상기 복수의 워드라인에 의해 교차되는 복수의 비트라인과, 워드라인과 비트라인의 교점에 위치되는 복수의 메모리 셀을 포함하며, 상기 각각의 메모리 셀은 정보기억용 캐패시터와 상기 캐패시터로 부터 또는 그내로 정보를 독출 또는 기입하기 위한 트랜스퍼 트랜지스터를 포함하며, 상기 트랜지스터의 게이트는 워드라인에 소오스는 비트라인 접촉영역을 통해 비트라인에, 그리고 드레인은 스토레이지 캐패시터 접촉영역을 통해 캐패시터의 스토레이지전극에 각각 연결되며, 상기 2인접 메모리 셀에 의해 메모리 셀쌍이 형성되며 또한 상기 메모리 셀쌍의 이들 2메모리 셀들은 공통 비트라인 접촉영역을 가지며, 상기 비트라인상에는 스토레이지 캐패시터가 형성되며, 동일한 감지증폭기에 연결되는 상기 비트라인쌍의 일측면상에는 비트라인 접촉영역이 배치되며, 1비트라인에 연결되는 상기 메모리 셀쌍들은 2워드라인들상에 위치되며, 다음 감지증폭기에 연결되는 비트라인의 비트라인 접촉영역의 위치는 선행감지증폭기에 연결되는 비트라인의 비트라인 접촉영역의 위치에 대해 벗어나 있는 것이 특징인 비트라인 접촉영역과 스토레이지 캐패시터 접촉영역을 갖는 반도체 메모리장치.
  13. 제12항에서, 1 비트라인에 연결되는 메모리셀을 구성하는 2메모리 셀들은 상기 비트라인의 양측면상에 배치되는 것이 특징인 비트라인 접촉영역과 스토레이지 캐패시터 접촉영역을 갖는 반도체 메모리 장치.
  14. 제13항에서, 1 비트라인에 연결되는 메모리셀 쌍은 상기 비트라인에 대해 동일한 비스듬한 방향으로 배치되는 것이 특징인 비트라인 접촉영역과 스토레이지 캐패시터 접촉영역을 갖는 반도체 메모리 장치.
  15. 제13항에서, 1 비트라인에 연결되는 메모리셀 쌍은 제2인접 비트라인에 연결되는 메모리셀 쌍의 분포방향과 교차하는 것이 특징인 비트라인 접촉영역과 스토레이지 캐패시터 접촉영역을 갖는 반도체 메모리 장치.
  16. 제12항에서, 1 비트라인에 연결되는 메모리셀 쌍을 구성하는 2메모리 셀 들은 비트라인의 일측면상에 배치되는 것이 특징인 비트라인 접촉영역과 스토레이지 캐패시터 접촉영역을 갖는 반도체 메모리 장치.
  17. 제16항에서, 1 비트라인에 연결되는 메모리셀 쌍은 그의 중심에 1비트라인 접촉영역을 갖고 T형 또는 V형으로 되어 있는 것이 특징인 비트라인 접촉영역과 스토레이지 캐패시터 접촉영역을 갖는 반도체 메모리 장치.
  18. 제12항에서, 상기 장치는 상기 메모리 셀 쌍들이 1비트라인에 연결되는 제1메모리 셀 어레이 범위와 상기 메모리 셀 쌍들이 상술한 비트라인에 인접한 1비트라인에 연결되는 제2메모리 셀 어레이 범위로 분할되는 것이 특징인 비트라인 접촉영역과 스토레이지 캐패시터 접촉영역을 갖는 반도체 메모리장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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JP1-213426 1989-08-19
JP2070006A JP2974252B2 (ja) 1989-08-19 1990-03-20 半導体記憶装置
JP2-70006 1990-03-20
US08/669,765 US5812444A (en) 1989-08-19 1996-06-25 Semiconductor memory device with bit line contact areas and storage capacitor contact areas

Publications (2)

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Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920007358B1 (ko) * 1990-03-28 1992-08-31 금성일렉트론 주식회사 고집적 메모리 셀 및 코아 어레이 구조
JP2792211B2 (ja) * 1990-07-06 1998-09-03 日本電気株式会社 半導体記憶装置
EP0684649B1 (en) * 1990-07-06 2001-05-30 Fujitsu Limited Dynamic random access memory
JP2787852B2 (ja) * 1991-04-15 1998-08-20 日本電気株式会社 半導体メモリ装置
DE4139719C1 (ko) * 1991-12-02 1993-04-08 Siemens Ag, 8000 Muenchen, De
US6831322B2 (en) 1995-06-05 2004-12-14 Fujitsu Limited Semiconductor memory device and method for fabricating the same
WO1997019468A1 (fr) 1995-11-20 1997-05-29 Hitachi, Ltd. Dispositif de stockage a semi-conducteur, et processus de fabrication de ce dispositif
EP0780901A3 (en) * 1995-12-21 1999-11-10 Texas Instruments Incorporated DRAM cell array layout
US6380026B2 (en) 1997-08-22 2002-04-30 Micron Technology, Inc. Processing methods of forming integrated circuitry memory devices, methods of forming DRAM arrays, and related semiconductor masks
US6025221A (en) * 1997-08-22 2000-02-15 Micron Technology, Inc. Processing methods of forming integrated circuitry memory devices, methods of forming DRAM arrays, and related semiconductor masks
US6167541A (en) * 1998-03-24 2000-12-26 Micron Technology, Inc. Method for detecting or preparing intercell defects in more than one array of a memory device
JP3137185B2 (ja) * 1998-04-09 2001-02-19 日本電気株式会社 半導体記憶装置
TW417290B (en) * 1998-06-26 2001-01-01 Texas Instruments Inc Relaxed layout for storage nodes for dynamic random access memories
DE19903198C1 (de) * 1999-01-27 2000-05-11 Siemens Ag Integrierter Speicher und entsprechendes Betriebsverfahren
JP2000332216A (ja) * 1999-05-18 2000-11-30 Sony Corp 半導体装置及びその製造方法
US6339239B1 (en) * 2000-06-23 2002-01-15 International Business Machines Corporation DRAM cell layout for node capacitance enhancement
JP2003108251A (ja) * 2001-09-28 2003-04-11 Mitsumi Electric Co Ltd ジョイスティック
FR2830365B1 (fr) * 2001-09-28 2004-12-24 St Microelectronics Sa Memoire vive dynamique
US6696339B1 (en) 2002-08-21 2004-02-24 Micron Technology, Inc. Dual-damascene bit line structures for microelectronic devices and methods of fabricating microelectronic devices
JP4415745B2 (ja) * 2004-04-22 2010-02-17 ソニー株式会社 固体メモリ装置
US7746680B2 (en) * 2007-12-27 2010-06-29 Sandisk 3D, Llc Three dimensional hexagonal matrix memory array
US20090225585A1 (en) * 2007-12-27 2009-09-10 Hawkins J Adrian Self-Contained Charge Storage Molecules for Use in Molecular Capacitors
US20090257263A1 (en) * 2008-04-15 2009-10-15 Vns Portfolio Llc Method and Apparatus for Computer Memory
US8907133B2 (en) 2008-07-14 2014-12-09 Esionic Es, Inc. Electrolyte compositions and electrochemical double layer capacitors formed there from
US8927775B2 (en) 2008-07-14 2015-01-06 Esionic Es, Inc. Phosphonium ionic liquids, salts, compositions, methods of making and devices formed there from
US8586798B2 (en) * 2008-07-14 2013-11-19 Esionic Es, Inc. Heat transfer medium, phosphonium ionic liquids, and methods of making
WO2010009083A1 (en) * 2008-07-14 2010-01-21 Zettacore, Inc. Phosphonium ionic liquids, compositions, methods of making and devices formed there from
US9768181B2 (en) * 2014-04-28 2017-09-19 Micron Technology, Inc. Ferroelectric memory and methods of forming the same
US9553048B1 (en) * 2015-09-04 2017-01-24 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method of semiconductor device
CN109830480B (zh) * 2017-11-23 2022-02-18 联华电子股份有限公司 动态随机存取存储器
KR102611116B1 (ko) * 2018-08-16 2023-12-08 에스케이하이닉스 주식회사 반도체 메모리 장치

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4319342A (en) * 1979-12-26 1982-03-09 International Business Machines Corporation One device field effect transistor (FET) AC stable random access memory (RAM) array
JPS57111061A (en) * 1980-12-26 1982-07-10 Fujitsu Ltd Semiconductor memory unit
JPS57186289A (en) * 1981-05-13 1982-11-16 Hitachi Ltd Semiconductor memory
JPS58154256A (ja) * 1982-03-10 1983-09-13 Hitachi Ltd 半導体装置
US4574465A (en) * 1982-04-13 1986-03-11 Texas Instruments Incorporated Differing field oxide thicknesses in dynamic memory device
JPS5922358A (ja) * 1982-07-28 1984-02-04 Toshiba Corp 半導体記憶装置
US4651183A (en) * 1984-06-28 1987-03-17 International Business Machines Corporation High density one device memory cell arrays
JPS6140053A (ja) * 1984-07-31 1986-02-26 Toshiba Corp 半導体装置
JPH0714006B2 (ja) * 1985-05-29 1995-02-15 株式会社東芝 ダイナミツク型メモリ
JPS62158359A (ja) * 1986-01-06 1987-07-14 Toshiba Corp 半導体装置
JPS6367771A (ja) * 1986-09-09 1988-03-26 Mitsubishi Electric Corp 半導体記憶装置
JPH0787219B2 (ja) * 1986-09-09 1995-09-20 三菱電機株式会社 半導体記憶装置
US4959698A (en) * 1986-10-08 1990-09-25 Mitsubishi Denki Kabushiki Kaisha Memory cell of a semiconductor memory device
JPH0815208B2 (ja) * 1987-07-01 1996-02-14 三菱電機株式会社 半導体記憶装置
JPH01130392A (ja) * 1987-11-17 1989-05-23 Mitsubishi Electric Corp ダイナミック型ランダムアクセスメモリ装置
KR910009805B1 (ko) * 1987-11-25 1991-11-30 후지쓰 가부시끼가이샤 다이나믹 랜덤 액세스 메모리 장치와 그의 제조방법
JPH0666434B2 (ja) * 1987-12-28 1994-08-24 株式会社東芝 半導体記憶装置
JP2590171B2 (ja) * 1988-01-08 1997-03-12 株式会社日立製作所 半導体記憶装置
JPH0713858B2 (ja) * 1988-08-30 1995-02-15 三菱電機株式会社 半導体記憶装置
JPH02137364A (ja) * 1988-11-18 1990-05-25 Toshiba Corp 半導体記憶装置
JP2777896B2 (ja) * 1989-01-20 1998-07-23 富士通株式会社 半導体記憶装置
EP0399531B1 (en) * 1989-05-23 1997-12-29 Kabushiki Kaisha Toshiba Semiconductor memory device
JP2508288B2 (ja) * 1989-08-30 1996-06-19 三菱電機株式会社 半導体記憶装置
US5276641A (en) * 1991-12-12 1994-01-04 International Business Machines Corporation Hybrid open folded sense amplifier architecture for a memory device
US5781469A (en) * 1997-01-24 1998-07-14 Atmel Corporation Bitline load and precharge structure for an SRAM memory
US5877976A (en) * 1997-10-28 1999-03-02 International Business Machines Corporation Memory system having a vertical bitline topology and method therefor

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