KR950007120A - 반도체 기억장치 - Google Patents

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Abstract

반도체 기억장치에서, 비트선(15)의 피치가 워드선(4)의 피치보다 크게 형성되고, 스토리지 노드 콘택트(17)가 비트선(15)과 워드선(4)에 의하여 둘러싸인 각 직사각형 영역에 위치한다.
인접하는 스토리지 노드 콘택트(17)의 중심들간의 거리와, 비트선 콘택트(16)와 인접하는 스토리지 노드 콘택트(17)의 중심간의 거리가 모두 워드선(4)의 피치보다 크게 형성된다.
이러한 구성으로 인하여, 단위 메모리셀당 평면 면적이 증가하게 되고, 스토리지 노드(11)와 스토리지 노드 콘택트(17)간의 겹쳐짐의 마진이 크게 되며, 비트선(15)과 스토리지 노드 콘택트(16)간의 방지되어, 수율이 높고 신뢰성이 있는 메모리셀의 구성이 실현된다.

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1A도는 본 발명의 제1실시예에 따른 반도체 기억장치의 평면 레이아웃도이며,
제1B도는 콘택트의 중심점들간의 거리를 나타내는 제1A도의 일부를 나타내는 도,
제2도는 제1A도의 라인 II-II을 따른 단면도.

Claims (14)

  1. 거의 서로 평행하게 배열된 복수의 워드선(4)과, 워드선(4)에 거의 직교하고 거의 서로 평행한 복수의 비트선(15)과, 각각 하나의 트랜지스터와 하나의 커패시터를 가지는 복수의 메모리셀과를 포함하고, 상기 각 메모리셀의 상기 커패시터의 하부전극이 상기 비트선 상방에 벼열되며, 상기 비트선(15)의 피치가 상기 워드선(4)의 피치보다 크게 설정되고, 하나의 비트선 콘택트(16)가 상기 워드선(4)과 상기 비트선(15)에 의하여 둘러싸인 각 직사각형 영역에 배열되며, 상기 인접하는 커패시터의 상기 하부전극의 하부전극 콘택트(17)의 중심들간의 거리와, 상기 비트선 콘택트(16)과 상기 비트선 콘택트에 인접하는 상기 하부전극 콘택트(17)의 중심들간의 거리가 모두 상기 워드선(4)의 피치보다 크게 되도록 형성되는 반도체 기억장치.
  2. 제1항에 있어서, 상기 하부전극 콘택트(17)가 상기 각 비트선 콘택트(16)를 중심으로한 정육각형의 각 정점에 배열되어 있는 반도체 기억장치.
  3. 제1항에 있어서, 상기 커패시터의 상기 하부전극(11)이, 상기 비트선(15)과 상기 워드선(4)에 의하여 둘러싸인 상기 직사각형 영역을 따른 주변을 가지며, 상기 워드선(4)의 연장방향으로는 길고 상기 비트선(15)의 연장 방향으로는 짧은 변을 가지는 직사각형의 평면 형상을 가지는 반도체 기억장치.
  4. 제1항에 있어서, 상기 커패시터의 상기 하부전극 콘택트(17)가, 상기 비트선(15)과 상기 워드선(4)에 의하여 둘러싸인 직사각형 영역의 하나의 단변 가까이 배열되고, 상기 커패시터의 상기 하부전극(11)이, 상기 하부전극 콘택트(17)에 가까운 반이 나머지 반보다 더 넓은 평면 형상을 가지며, 상기 하부전극(11)들이 교대로 역방향으로 배열되어 있는 반도체 기억장치.
  5. 제4항에 있어서, 상기 커패시터의 상기 하부전극(11)의 평면 형상이 거의 정삼각형인 반도체 기억장치.
  6. 제5항에 있어서, 상기 하부전극 콘택트(17)의 중심이 상기 하부전극(11) 각각을 구성하는 상기 정삼각형의 거의 중심에 위치하는 반도체 기억장치.
  7. 제1항에 있어서, 상기 커패시터의 상기 하부전극(11)의 평면형상이 거의 원형인 반도체 기억장치.
  8. 제1항에 있어서, 상기 커패시터의 상기 하부전극(11)이 그 주변에서 실린더형으로 위쪽으로 연장된 측벽을 가지는 반도체 기억장치.
  9. 제8항에 있어서, 상기 커패시터의 상기 하부전극(11)이, 그 주변에서 상기 측벽의 내측에 상기 측벽과 동심상이며 위쪽으로 연장되는 부가적인 측벽을 또한 포함하는 반도체 기억장치.
  10. 거의 서로 평행하게 배열된 복수의 워드선(4)과, 워드선(4)에 거의 직교하고 거의 서로 평행한 복수의 비트선(15)과, 각각 하나의 트랜지스터와 하나의 커패시터를 가지는 복수의 메모리셀과를 포함하고, 상기 각 메모리셀의 상기 커패시터의 하부전극이 상기 비트선 상방에 벼열되며, 상기 비트선(15)의 피치가 상기 워드선(4)의 피치보다 크게 설정되고, 하나의 비트선 콘택트(16)가 상기 워드선(4)과 상기 비트선(15)에 의하여 둘러싸인 각 직사각형 영역에 배열되며, 상기 인접하는 커패시터의 상기 하부전극(11)의 하부전극 콘택트(17)의 중심들간의 거리와, 상기 비트선 콘택트(16)과 상기 비트선 콘택트에 인접하는 상기 하부전극 콘택트(17)의 중심간의 거리가 모두 상기 워드선(4)의 피치보다 크게 되도록 형성되는, 상기 커패시터의 상기 하부전극(11)이, 상기 비트선(15)과 상기 워드선(4)에 의하여 둘러싸인 상기 직사각형 영역을 따른 주변을 가지며 상기 워드선(4)의 연장방향으로 길고, 상기 비트선(15)의 연장방향으로 짧은 변을 가지는 직사각형의 평면 형상을 가지고, 상기 커패시터의 상기 하부전극(11)이 주변에서 실린더형으로 위쪽으로 연장된 측벽을 가지는 반도체 기억장치.
  11. 제10항에 있어서, 상기 커패시터의 상기 하부전극(11)이 그 주변에서 상기 측벽의 내측에 상기 측벽과 등심상으로 위쪽으로 연장되는 부가적인 측벽을 또한 포함하는 반도체 기억장치.
  12. 거의 서로 평행하게 배열된 복수의 워드선(4)과, 워드선(4)에 거의 직교하고 거의 서로 평행한 복수의 비트선(15)과, 각각 하나의 트랜지스터와 하나의 커패시터를 가지는 복수의 메모리셀과를 포함하고, 상기 각 메모리셀의 상기 커패시터의 하부전극이 상기 비트선 상방에 배열되며, 상기 비트선(15)가 피치가 상기 워드선(4)의 피치보다 크게 설정되고, 하나의 비트선 콘택트(16)가 상기 워드선(4)과 상기 비트선(15)에 의하여 둘러싸인 각 직사각형 영역에 배열되며, 상기 인접하는 커패시터의 상기 하부전극(11)의 하부전극 콘택트(17)의 중심들간의 거리와, 상기 비트선 콘택트(16)과 상기 비트선 콘택트에 인접하는 상기 하부전극 콘택트(17)의 중심간의 거리가 모두 상기 워드선(4)의 피치보다 크게 되도록 형성되고, 상기 커패시터의 상기 하부전극 콘택트(17)가 상기 비트선(15)과 상기 워드선(4)에 의하여 둘러싸인 상기 직사각형 영역의 하나의 단변에 배열되고, 상기 커패시터의 상기 하부전극(11)이, 상기 하부전극 콘택트(17)에 가까운 반이 나머지 반보다 더 넓은 평면 형상을 가지며, 인접하는 상기 하부전극(11)이 교대로 역방향으로 위치하며, 상기 커패시터의 상기 하부전극(11)이 I주변에서 실린더형으로 위쪽으로 연장된 측벽을 가지는 반도체 기억장치.
  13. 제12항에 있어서, 상기 커패시터의 상기 하부전극(11)이 평면 형상이 거의 정삼각형인 반도체 기억장치.
  14. 제12항에 있어서, 상기 커패시터의 상기 하부전극(11)이 그 주변에서 상기 측벽의 내측에 상기 측벽과 동심상으로 위쪽으로 연장되어 있는 부가적인 측벽을 또한 포함하는 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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