KR970008613A - 셀선택 트랜지스터가 안정화 임계값을 갖는 dram을 구비한 반도체 집적회로장치 - Google Patents
셀선택 트랜지스터가 안정화 임계값을 갖는 dram을 구비한 반도체 집적회로장치 Download PDFInfo
- Publication number
- KR970008613A KR970008613A KR1019960029924A KR19960029924A KR970008613A KR 970008613 A KR970008613 A KR 970008613A KR 1019960029924 A KR1019960029924 A KR 1019960029924A KR 19960029924 A KR19960029924 A KR 19960029924A KR 970008613 A KR970008613 A KR 970008613A
- Authority
- KR
- South Korea
- Prior art keywords
- line conductors
- bit line
- word line
- semiconductor
- adjacent
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract 41
- 230000006641 stabilisation Effects 0.000 title 1
- 238000011105 stabilization Methods 0.000 title 1
- 239000004020 conductor Substances 0.000 claims abstract 54
- 239000000758 substrate Substances 0.000 claims abstract 6
- 230000015572 biosynthetic process Effects 0.000 claims abstract 3
- 239000003990 capacitor Substances 0.000 claims 3
- 230000006870 function Effects 0.000 claims 1
- 239000011810 insulating material Substances 0.000 claims 1
- 239000000463 material Substances 0.000 claims 1
- 230000003647 oxidation Effects 0.000 claims 1
- 238000007254 oxidation reaction Methods 0.000 claims 1
- 230000000087 stabilizing effect Effects 0.000 claims 1
- 239000012535 impurity Substances 0.000 abstract 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
반도체 집적회로장치에 관한 것으로서, COB구조의 메모리셀을 갖는 DRAM에 있어서 셀 선택용 트랜지스터의 임계값전압의 변동을 방지하기 위해 서로 거의 평행하게 배치된 여러개의 비트선 콘덕터, 서로 거의 평행하게 배치되고 비트선 콘덕터에 대해서 거의 직교하는 여러개의 워드선 쿤덕터 및 각각의 비트선 콘덕터 중 하나와 워드선 콘덕터 중 하나 사이의 교점에 형성된 메모리셀 및 절연재의 패턴의 의해 반도체기판의 주면에 설정된 여러개의 유닛활성영역을 구비하고, 각각의 활성영역은 인접한 2개의 워드선 콘덕터를 가로지르도록 연장되어 한쌍의 메모리셀을 형성하고, 하나의 제1반도체영역과 2개의 제2반도체영역을 포함하며, 제1반도체영역은 인접하는 2개의 워드선 콘덕터 사이에 배치되어 상기 비트선 콘덕터 중 하나와 접속되고, 2개의 제2반도체영역은 인접하는 2개의 워드선 콘덕터 중 상기 제1반도체영역과 다른 것을 각각 가로질러 하나의 비트선 콘덕터와 하나의 비트선 콘덕터에 인접한 다른 비트선 콘덕터 사이에 배치되어, 인접하는 2개의 워드선 콘덕터 아래의 반도체기판의 주면에 있어서 제1반도체영역과 2개의 반도체영역 사이에 채널 형성영역이 마련되며, 각각의 채널형성영역은 비트선 콘덕터에 수직방향으로 측정할 때 제2반도체영역에 접하는 폭이 제1반도체영역에 접하는 채널영역의 폭보다 큰 DRAM(dynamic random access memory)를 마련한다. 이것에 의해, 메모리셀 선택용 MISFET의 게이트전극 아래의 채널영역의 불순물 농도가 균일하게 분포될 수 있으므로, 메모리셀 선택용 MISFET의 임계값전압의 변동을 방지할 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5도는 본 발명에 제1실시예에 따른 DRAM의 메모리셀 패턴의 레이아웃을 도시한 평면도.
Claims (11)
- 서로 거의 평행하게 배치된 여려개의 비트선 콘덕터, 사로 거의 평행하게 배치되고 상기 비트선 콘덕터에 대해서 거의 직교하는 어려개의 워드선 콘덕터 및 각각이 상기 비트선 콘덕터 중 하나와 상기 워드선 콘덕터 중 하나 사이의 교점에 형성된 메모리셀 및 절연재의 패턴의 의해 반도체기판의 주면에 설정된 여려개의 유닛활성영역을 구비하고, 상기 각각의 활성영역은 인접한 2개의 워드선 콘덕터를 가로지르도록 연장되어 한쌍의 메모리셀 을 형성하고, 하나의 제1반도체영역과 2개의 제2반도체영역을 포함하며, 상기 제1반도체영역은 상기 인접하는 2개의 워드선 콘덕터 사이에 배치되어 상기 비트선 콘덕터 중 하나에 접속되고, 상기 2개의 제2반도체영역은 인접하는 2개의 워드선 콘덕터 중 상기 제1반도체영역과 다른 것을 각각 가로질러 상기 하나의 비트선 콘덕터와 상기 하나의 비트선 콘덕터에 인접한 다른 비트선 콘덕터 사이에 배치되어, 상기 인접하는 2개의 워드선 콘덕터 아래의 상기 반도체기판의 상기 주면에 있어서 상기 제1바노체영역과 상기 2개의 반도체영역사이에 채녈형성영역이 마련되며, 상기 각각의 채널형성영역은 상기 비트선 콘덕터에 수직방향으로 측정할 때 상기 제2반도체영역에 접하는 폭이 상기 제1반도체영역에 접하는 상기 채널영역의 폭보다 큰 DRAM(dynamic random access memory).
- 제1항에 있어서, 상기 각각의 메모리셀은 상기 비트선 캐패시터 위에 배치된 정보축적 캐패시터를 갖고, 상기 각각의 제2반도체영역은 상기 제2반도체영역에 콘택트홀을 채우는 도전재와 접촉하며, 상기 도전재는 상기 정보축적 캐패시터의 측적노드전극으로써의 기능을 하는 DRAM.
- 제1항에 있어서, 상기 각각 의 채널형성영역은 상기 반도체기판의 상기 주면의 평면에서 보았을 때 상기 워드선 콘덕터와 거의 평행한 대향하는 제1변과 제2변 및 한쪽 방향으로 대향하는 제3변과 제4변이 가로지르고, 상기 대향하는 제1변 및 제2변에 대응하는 상기 각각의 채널형성영역의 에지는 상기 제1 및 제2반도체영역에 각각 인접하고, 상기 제3변에 대응하는 상기 각각의 채널형성영역의 에지는 상기 제1반도체영역이 접속되는 상기 하나의 비트선 콘더터 아래에 부분적으로 배치되며, 상기 각각의 채널형성영역에 있어서, 상기 비트선 콘덕터의 연장방향과 제4변 사이의 미세한 각도는 상기 비트선 콘덕터의 연장방향과 상기 제3변 사이의 미세한 각도보다 작고, 상기 제1변과 제3변 사이의 내부 각도가 상기 제1변과 제4변 사이의 외부각도보다 작은 DRAM.
- 제3항에 있어서, 상기 제1변과 제3변 사이의 상기 내부각도와 상기 외부각도 중 적어도 하나의 약 60°와 약 90° 사이인 DRAM.
- 제3항에 있어서, 상기 비트선 콘덕터의 연장방향과 상기 제4변 사이의 상기 미세한 각도는 약 30°이하인 DRAM.
- 서로 거의 평행하게 배치된 여러개의 비트선 콘덕터, 서로 거의 평행하게 배치되고 상기 비트선 콘덕터에 거의 수직인 여러개의 워드선 콘덕터, 각각이 상기 비트선 콘덕터 중 하나와 상기 워드선 콘덕터 중 하나 사이의 교점에 형성된 메모리셀 및 분리재의 패턴에 의해 반도체기판의 주면에 여러개의 유닛활성영역이 설정되며, 상기 각각의 유닛활성영역은 인접하는 2개의 워드선 콘덕터를 가로지르도록 연장되고, 하나의 제1반도체영역과 두개의 제2반도체영역을 포함하고, 상기 제1반도체영역은 상기 인접하는 2개의 워드선 콘덕터 사이에 위치하여 상기 비트선 콘덕터 중 하나에 접속되며, 상기 2개의 제2반도체영역은 상기 인접하는 2개의 워드선 콘덕터 중 상기 제1반도체영역과 다른 것을 각각 가로질러서 상기 하나의 비트선 콘덕터와 상기 하나의 비트선 콘덕터에 인접하는 다른 비트선 콘덕터 사이에 배치되어 ,상기 인접하는 2개의 워드선 콘덕터 아래의 상기 반도체기판의 상기 주면에 있어서 상기 제1반도체영역과 상기 2개의 제2반도체영역 사이에 채널형성영역이 마련되며, 상기 제1 및 제2반도체영역 및 상기 인접하는 2개의 워드선 콘덕터는 셀선택용 트랜지스터를 형성하고, 상기 각각의 채널형성영역은 상기 비트선 콘덕터에 수직방향으로 측정할 때 상기 제2반도체영역에 인접한 폭이 상기 제1반도체영역에 인접한 폭보다 커서, 상기 셀선택용 트랜지스터의 임계값전압을 안정화하는 DRAM.
- 제1항에 있어서, 분리재의 상기 패턴은 산화필드의 패턴인 DRAM.
- 특허청구의 범위 제1항에 따른 DRAM을 구비한 반도체장치.
- 특허청구의 범위 제3항에 따른 DRAM을 구비한 반도체장치.
- 특허청구의 범위 제5항에 따른 DRAM을 구비한 반도체장치.
- 특허청구의 범위 제6항에 따른 DRAM을 구비한 반도체장치.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7188707A JPH0936325A (ja) | 1995-07-25 | 1995-07-25 | 半導体集積回路装置 |
JP95-188707 | 1995-07-25 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR970008613A true KR970008613A (ko) | 1997-02-24 |
Family
ID=16228399
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019960029924A KR970008613A (ko) | 1995-07-25 | 1996-07-24 | 셀선택 트랜지스터가 안정화 임계값을 갖는 dram을 구비한 반도체 집적회로장치 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5732009A (ko) |
JP (1) | JPH0936325A (ko) |
KR (1) | KR970008613A (ko) |
TW (1) | TW294839B (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8030697B2 (en) | 2007-09-18 | 2011-10-04 | Samsung Electronics Co., Ltd. | Cell structure of semiconductor device having an active region with a concave portion |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6744091B1 (en) | 1995-01-31 | 2004-06-01 | Fujitsu Limited | Semiconductor storage device with self-aligned opening and method for fabricating the same |
US6291846B1 (en) * | 1996-06-19 | 2001-09-18 | Fujitsu Limited | DRAM semiconductor device including oblique area in active regions and its manufacture |
JP3941133B2 (ja) | 1996-07-18 | 2007-07-04 | 富士通株式会社 | 半導体装置およびその製造方法 |
JP4138035B2 (ja) * | 1996-08-23 | 2008-08-20 | 株式会社東芝 | 半導体装置 |
KR100317434B1 (ko) * | 1998-03-12 | 2001-12-22 | 아끼구사 나오유끼 | 반도체 장치와 그 제조 방법 |
JPH11330418A (ja) | 1998-03-12 | 1999-11-30 | Fujitsu Ltd | 半導体装置とその製造方法 |
JP2001044380A (ja) * | 1999-07-26 | 2001-02-16 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
KR100464405B1 (ko) * | 2001-12-11 | 2005-01-03 | 삼성전자주식회사 | 작은 서브스레시홀드 누설 전류 값을 지니는 셀트랜지스터를 구비하는 dram |
KR100539276B1 (ko) * | 2003-04-02 | 2005-12-27 | 삼성전자주식회사 | 게이트 라인을 포함하는 반도체 장치 및 이의 제조 방법 |
US7122903B2 (en) * | 2003-10-21 | 2006-10-17 | Sharp Kabushiki Kaisha | Contact plug processing and a contact plug |
KR100674935B1 (ko) * | 2005-01-06 | 2007-01-26 | 삼성전자주식회사 | 반도체 소자의 게이트 레이아웃 |
KR101353343B1 (ko) * | 2007-09-18 | 2014-01-17 | 삼성전자주식회사 | 활성 영역 상에서 비트라인 패턴의 일 측부로부터 서로다른 거리들로 각각 이격되는 스토리지 노드들을 가지는반도체 장치들 및 그 형성방법들 |
US10163925B2 (en) | 2016-03-18 | 2018-12-25 | Toshiba Memory Corporation | Integrated circuit device |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2590171B2 (ja) * | 1988-01-08 | 1997-03-12 | 株式会社日立製作所 | 半導体記憶装置 |
JPH0824171B2 (ja) * | 1990-05-02 | 1996-03-06 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
KR950011636B1 (ko) * | 1992-03-04 | 1995-10-07 | 금성일렉트론주식회사 | 개선된 레이아웃을 갖는 다이내믹 랜덤 액세스 메모리와 그것의 메모리셀 배치방법 |
JP3666893B2 (ja) * | 1993-11-19 | 2005-06-29 | 株式会社日立製作所 | 半導体メモリ装置 |
JP3520114B2 (ja) * | 1994-07-11 | 2004-04-19 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
JPH0888335A (ja) * | 1994-09-20 | 1996-04-02 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1995
- 1995-07-25 JP JP7188707A patent/JPH0936325A/ja not_active Withdrawn
- 1995-08-28 TW TW084108951A patent/TW294839B/zh not_active IP Right Cessation
-
1996
- 1996-07-22 US US08/685,006 patent/US5732009A/en not_active Expired - Lifetime
- 1996-07-24 KR KR1019960029924A patent/KR970008613A/ko not_active Application Discontinuation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8030697B2 (en) | 2007-09-18 | 2011-10-04 | Samsung Electronics Co., Ltd. | Cell structure of semiconductor device having an active region with a concave portion |
Also Published As
Publication number | Publication date |
---|---|
TW294839B (en) | 1997-01-01 |
US5732009A (en) | 1998-03-24 |
JPH0936325A (ja) | 1997-02-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5442212A (en) | Semiconductor memory device | |
KR910013555A (ko) | 반도체 기억장치 | |
US4651183A (en) | High density one device memory cell arrays | |
EP0762502B1 (en) | DRAM cell array layout | |
KR910020904A (ko) | 반도체기억장치 및 그 제조 방법 | |
US6137713A (en) | Semiconductor storage device | |
KR970008613A (ko) | 셀선택 트랜지스터가 안정화 임계값을 갖는 dram을 구비한 반도체 집적회로장치 | |
US20090134473A1 (en) | Semiconductor device | |
KR930020668A (ko) | 개선된 레이아웃을 갖는 다이내믹 랜덤 엑세스 메모리와 그것의 메모리셀 배치방법 | |
KR930020690A (ko) | 동적 메모리 셀 | |
KR960026877A (ko) | 5개의 스퀘어를 갖는 폴드된 비트라인 디램(dram) 셀 | |
KR920020729A (ko) | 누설 전류 억제에 효과가 있는 구조를 갖는 메모리 셀을 구비하는 반도체 집적 회로 장치 및 그의 제조 방법 | |
KR910005460A (ko) | 반도체 메모리 장치 | |
KR860000716A (ko) | 다이내믹형 메모리셀과 그 제조방법 | |
US6784468B2 (en) | Ferroelectric memory | |
US10840249B2 (en) | Integrated circuitry constructions | |
KR940012634A (ko) | 반도체 메모리 장치 | |
KR860001483A (ko) | 반도체 기억 장치와 그의 제조 방법 | |
US5698872A (en) | Semiconductor memory wherein metallic interconnection layer is applied with the same potential as word line and is connected to word line in regions other than memory cells | |
KR940004822A (ko) | 반도체 메모리장치 | |
KR910016098A (ko) | 반전방지층을 갖춘 mos형 반도체장치 | |
KR850005172A (ko) | 직렬접속한 misfet와 캐파시터를 가진 반도체 집적회로 장치 | |
US4961095A (en) | Semiconductor memory device with word lines adjacent and non-intersecting with capacitor grooves | |
KR960012495A (ko) | 메모리 셀용 스위칭 트랜지스터 및 캐패시터 | |
KR900015330A (ko) | 메모리 회로 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |