KR930020690A - 동적 메모리 셀 - Google Patents

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Abstract

트랜지스터 및 캐패시터를 형성하는 방법이 한 형태에서 DRAM셀(10)에 제공된다. 셀(10)의 캐패시터는 기판(12)내에 형성된다. 캐패시터는 제1캐패시터 전극(16) 및 제2캐패시터 전극(20)을 갖는다. 유전체 층(18)은 전극간의 캐패시터 유전체로서 형성된다. 제1트랜지스터 전류 전극(36)은 제1캐패시터 전극(16)위에 형성되며 전기적으로 연결된다. 제1트랜지스터 전류 전극(36)위에 겹쳐서 채널영역(38)이 형성된다. 채널 영역위에 겹쳐서 제2트랜지스터 전류 전극(40)이 형성된다. 전도층(30)이 채널영역(38)에 측방으로 인접하여 형성되며 그 전도층은 유전체 층(22 및 28)에 의해 기판(12)으로부터 분리되어 있다. 전도층(30)은 트랜지스터용 게이트 전극으로 작용하며 측벽 유전체(34)는 게이트 유전체로서 작용한다.

Description

등적 메모리 셀
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도 내지 제7도는 본 발명에 따른 동적 랜덤 액세스 메모리(DRAM)셀을 형성하는 방법을 도시한 단면도이다.

Claims (3)

  1. 표면을 갖는 기판(12), 상기의 기판(12)내에 형성되고 노출된 기저층(4)을 갖는 트렌치 캐패시터(16,20), 및 상기 기판(12)의 표면위에 겹쳐 있고 상기의 트렌치 캐패시터(16,20)위에 단단하게 겹쳐있고 제2전류 전극(36)바로위에 단단하게 겹쳐있으며, 제1전류 전극(40)을 갖는 트랜지스터(30,36,40)을 구비하는 동적 메모리셀(10).
  2. 제1항에 있어서, 상기의 트렌치 캐패시터(16,20)는 또한 기판(12)내에 형성되면 트렌치 측벽을 갖는 트렌치 영역, 상기 트렌치 영역내에 형성되고, 트렌치 측벽으로부터 물리적으로 분리되어 있으며, 전도 영역 측벽을 가지고, 기판(12)과 전기적으로 연결된 바닥 부분(bottom potion)을 갖는 전도 영역(14), 트렌치 측벽과 전도 영역 측벽에 측방으로 인접하는 제1캐패시터 전극(16), 제1캐패시터 전극(16)위에 있는 캐패시터 유전체 영역(18), 및 상기의 제1캐패시터 전극(16)위에 겹쳐 있으며, 캐패시터 유전체 영역(18)에 의해 제1캐패시터 전극(16)으로부터 분리되어 있는 제2캐패시터 전극을 구비하는 동적 메모리 셀(10).
  3. 제1항에 있어서, 상기의 트랜지스터(30,36,40)가 기판위에 있으며 트렌치 캐패시터(16,20)의 기저층(14)을 노출하는 개구부(opening)를 갖는 유전체 층(22), 상기의 개구부(opening)내에 형성되어 있고 기저층(14)에 전기적으로 연결되어 있는 제1전류 전극(30), 제1전류 전극(36)과 유전체 층(22)위에 겹쳐 있으며, 유전체 층(22)위에 있는 채널 측벽을 갖는 채널 영역(38), 상기의 채널 영역(38)위에 겹쳐있는 제2전류 전극(40), 채널 측벽(34)에 측방으로 인접하여 형성된 측벽 유전체 층(30), 및 측벽 유전체 층에 측방으로 인접하여 형성된 제어전극을 또한 구비하는 동적 메모리 셀(10).
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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