KR910016098A - 반전방지층을 갖춘 mos형 반도체장치 - Google Patents
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 바람직한 1실시예에 따른 NAND셀 구조를 구성하기 위해서 직렬접속된 메모리셀 트랜지스터(memory ceiis transistor)와 선택트랜지스터(selection transistor)를 포함한 2개의 이웃한 셀블럭의 EPROM의 평판도를 개략적으로 도시한 도면, 제2도는 제1도의 Ⅱ-Ⅱ선에 대한 셀블럭의 단면도.
Claims (7)
- 반도체기판(12)과; 상기 반도체기판(12)상에 형성되며, 그 표면에 제1, 제2소자형 성영역에 규정되는 절연층수단(14); 소스 및 드레인으로 기능하는 제1, 제2반도체층(30,32)과 공통 게이트 전극층(24), 상기 제1, 제2반 도체층(30,32)의 한쪽에서 배선층이 접속되게 만드는 콘택트홀부(42)을 갖추고서 이루어져, 상기 제1, 제2소자 형성영역에 각각 설치되는 제1, 제2금속산화물 반도체 트랜지스터(Qs1); 상기 기판(12)중의 절연층수단(14)의 밑에 설치되어 상기 공통 게이트전극층(24)과 실질적으로 직교하여 반전방지층으로서 기능하도록 상기 제1, 제2트랜지스터(Qs1)의 사이에 위치해서 상기 공통게이트전극층(24)으로 부터 상기 콘택트홀부(42)에 가깝게 돌출· 형성된 고농도 도프층(28)을 구비하여 구성되고; 그중 상기 공통게이트전극층(24)은 상기 고농도 도프층(28)과의 교점영역에 凹부(50)를 갖추고 있음으로써, 상기 고농도 도프층(28)중 콘택트홀부(42)에 대향하는 선단엣지와 상기 공통게이트전그층(24)의 사이드 엣지간의 유효한 돌출거리(A)는 상기 고농도 도프층(28)의 선단엣지와 상기 콘택트홀부(42)간의 대향거리(B)를 미리 요구된 값 이하로 되는 것을 억제하면서 증대되도록 된 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 공통게이트전극층(24)의 폭은 상기 제1, 제2트랜지스터(Qs1)의 채널폭을 결정하는 미리 선택된 제1폭으로 되어 있는 것을 특징으로 하는 반도체장치.
- 제2항에 있어서, 상기 공통게이트전극층(24)은 凹부(50)에서 제1폭 보다 좁은 제1폭을 갖추고 있고, 고농도 도프층(28)의 돌출거리는 상기 제1, 제2폭의 차이만큼 증대되는 것을 특징으로 하는 반도체장치.
- 제3항에 있어서, 상기 제2폭은 제1마이크로미터보다 크지 않은 것을 특징으로 하는 반도체장치.
- 반도체성 기판과; 상기 기판상에 설치된 병렬비트선; 상기 기판상에 상기 비트선과 교차되도록 설치된 병렬워드선; NAND셀구조를 구성하기 위해 부유게이트와 대응되는 워드선에 접속되는 제어게이트를 갖춘 셀트랜지스터의 직렬회로를 구비한 2개의 인접 셀어레이를 포함하고저 상기 비트선 및 워드선의 교점에 설치되어 반도체 장치의 메모리셀로서 기능하는 더블게이트 전계효과트랜지스터; 상기 워드선과 평행하게 늘여져서 공통게이트전극으로서 기능하는 도전층(24)을 구비하고 셀어레이의 각각에 설치되어, 상기 셀어레이를 그 종단에서 기판전위에 접속시키는 스위칭 트랜지스터로 작동하는 전계효과트랜지스터; 공통전극의 사이드측으로 부터 돌출된 선단엣지(52)를 갖추도록 상기 공통게이트전극과 절연적으로 교차하면서 상기 스위칭 트랜지스터간에 설치되어 그들간의 전계간섭을 억제하는 고농도 도프 반도체성 반전방지층(28)을 구비하여 구성되고; 상기 공통게이트전극이 상기 반전방지층과의 교점영역에서 감소된 폭(d2)을 가짐으로써, 상기 반전방지층의 실질적인 돌출거리를 증대 시키도록 된 것을 특징으로 하는 EPROM장치.
- 제5항에 있어서, 상기 공통게이트전극은 상기 반전방지층과의 교점영역의 측단 주의부에 凹부(50)를 갖춘 것을 특징으로 하는 EPROM 장치.
- 제6항에 있어서, 상기 공통게이트전극은 상기 凹부(50)가 반전방지층의 폭보다 좁고 긴 장방형으로 되도록 패터닝되는 것을 특징으로 하는 EPROM장치.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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