KR960032735A - 계층비트선 구조를 가지는 반도체기억장치 - Google Patents

계층비트선 구조를 가지는 반도체기억장치 Download PDF

Info

Publication number
KR960032735A
KR960032735A KR1019960004262A KR19960004262A KR960032735A KR 960032735 A KR960032735 A KR 960032735A KR 1019960004262 A KR1019960004262 A KR 1019960004262A KR 19960004262 A KR19960004262 A KR 19960004262A KR 960032735 A KR960032735 A KR 960032735A
Authority
KR
South Korea
Prior art keywords
bit line
sub
line pairs
sbl11
layer
Prior art date
Application number
KR1019960004262A
Other languages
English (en)
Inventor
타카히로 쯔루타
마사키 쯔쿠데
Original Assignee
기다오까 다까시
미쓰비시 뎅끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 기다오까 다까시, 미쓰비시 뎅끼 가부시끼가이샤 filed Critical 기다오까 다까시
Publication of KR960032735A publication Critical patent/KR960032735A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

이 반도체기억장치는 반도체기판(10)과, 반도체기판상에 형성된 복수의 부비트선쌍(SBL11,/SBL11∼SBL44,/SBL44)과, 복수의 부비트선쌍보다도 상층에 형성된 주비트선쌍(MBL1,/MBL1)과, 복수의 선택트랜지스터와 부비트선쌍과 교차하여 배치된 복수의 워드선과, 복수의 메모리 셀을 구비한다. 각 선택트랜지스터는 1개의 부비트선에 대응하여 설치되어, 대응하는 부비트선과 접속된 한편 소스/드레인 영역(24)을 가진다.
선택트랜지스터의 다른편 소스/드레인 영역(22)의 상층에, 메모리 셀의 스트레이지 노드(34)와 동일층의 중간층(32,44,48,52,56)이 형성된다.
중간층은 그의 아래에 콘택트홀(30)을 통하여 선택트랜지스터의 다른편 소스/드레인 영역(22)과 접속된다. 중간층은 더 그 위에 형성된 더 1개의 콘택트홀 (36)을 통하여 주비트선과 접속된다.

Description

계층비트선 구조를 가지는 반도체기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예 1에 의한 계층비트선 구조를 가지는 DRAM의 전체구성을 표시하는 블록도.

Claims (16)

  1. 반도체기판(10)과, 상기 반도체기판상에 형성된 복수의 부비트선쌍(SBL11,/SBL11∼SBL14,/SBL14)과, 상기 복수의 부비트선쌍에 따라 상기 복수의 부비트선상의 층보다도 상층에 형성되는 주비트선쌍(MBL1,/MBL1)과, 각각이 상기 복수의 부비트선쌍의 한편 및 다른편 부비트선중 1개에 대응하여 설치되어, 대응하는 부비트선과 상기 주비트선쌍의 한편 및 다른편 주비트선중 1개의 사이에 접속되는 복수의 스위치부(Qa11∼Qa14,Qb11∼Qb14,32)와, 상기 반도체 기판상에 상기 복수의 부비트선쌍과 교차하여 형성되는 복수의 워드선(WL1∼WL64)과, 상기 복수의 부비트선쌍과 상기 복수의 워드선과의 교점에 대응하여 설치되어, 각각이 대응하는 부비트선쌍의 한편 및 다른편 부비트선중 1개와 대응하는 워드선과에 접속되는 복수의 메모리셀(MC)과, 상기 복수의 스위치부의 각각은, 상기 반도체기판에 형성되어 대응항는 부비트선과 접속된 한편 소스/드레인영역을 가지는 선택트랜지스터(Qa11∼Qa14,Qb11∼Qb14)와, 상기 선택트랜지스터의 다른편 소스/드레인 영역 및 대응하는 주비트선에 접속되어, 상기 복수의 부비트선쌍의 층과 상기 주비트선쌍의 층과의 사이에 형성되는 중간층(32,44,48,52,56)을 포함하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 복수의 메모리 셀의 각각은 상기 중간층과 동일한 층에 형성된 스트레이지 노드 전극(34)을 가지는 스택드 커패시터를 포함하는 반도체 기억장치.
  3. 제2항에 있어서, 상기 중간층은 상기 스트레이지 노드 전극의 형상과 거의 동일한 형상을 가지는 반도체기억장치.
  4. 제1항에 있어서, 상기 주비트선쌍은 트위스트되는 반도체 기억장치.
  5. 제1항에 있어서, 상기 주비트선쌍은 상기 복수의 스위치부중 어느 것의 상방에서 트위스트되는 반도체 기억장치.
  6. 반도체기판(10)과, 상기 반도체기판상에 일직선상으로 형성되는 복수의 부비트선쌍(SBL11,/SBL11∼SBL14,/SBL14)과, 상기 한편의 부비트선의 연장선상에 배치되어, 상기 한편 부비트선의 대향하는 일단에서 떨어져 위치붙임된 일단을 가지는 한편 부비트선(SBL11∼SBL14) 및 다른편 부비트선(/SBL11∼/SBL14)과, 상기 복수의 부비트선쌍에 따라 상기 복수의 부비트선쌍의 층보다도 상층에 형성되는 주비트선쌍(MBL1,/MBL1)과, 각각이 상기 복수의 부비트선쌍의 한편 및 다른편 부비트선중 1개에 대응하여 설치되어, 대응하는 부비트선과 상기 주비트선쌍의 한편 및 다른편 주비트선쌍중 1개의 사이에 접속되는 복수의 스위치부(Qa11∼Qa14,Qb11∼Qb14,32)와, 상기 복수의 부비트선쌍의 한편 및 다른편 부비트선과 상기 복수의 워드선의 교점에 대응하여 설치되어, 각각이 대응하는 부비트선 및 대응하는 워드선에 접속되는 복수의 메모리셀(MC)과, 상기 복수의 스위치부의 각각은, 상기 반도체기판에 형성되어 대응항는 부비트선과 접속된 한편 소스/드레인영역을 가지는 선택트랜지스터(Qa11∼Qa14,Qb11∼Qb14)와, 상기 선택트랜지스터의 다른편 소스/드레인 영역 및 대응하는 주비트선에 접속되어, 상기 복수의 부비트선쌍의 층과 상기 주비트선쌍의 층과의 사이에 형성되는 중간층(32,44,48,52,56)을 포함하는 반도체 기억장치.
  7. 제6항에 있어서, 상기 복수의 메모리셀의 각각은 상기 중간층과 동일층으로 형성된 스트레이지 노드전극(34)을 가지는 스택드 커패시터를 포함하는 반도체 기억장치.
  8. 제7항에 있어서, 상기 중간층은 상기 스트레이지 노드전극의 형상과 거의 동일한 형상을 가지는 반도체 기억장치.
  9. 반도체기판(10)과, 상기 반도체기판상에 형성되는 복수의 부비트선쌍(SBL11,/SBL11∼SBL14,/SBL14)과, 상기 복수의 부비트선쌍에 따라 상기 복수의 부비트선상의 층보다도 상층에 형성되는 주비트선쌍(MBL1,/MBL1)과, 각각이 상기 복수의 부비트선쌍의 한편 및 다른편 부비트선중 1개에 대응하여 설치되어, 상기 반도체기판에 형성되어 대응하는 부비트선과 접속된 한편 소스/드레인 영역을 가지는 복수의 선택트랜지스터(Qa11∼Qa14,Qb11∼Qb14)와, 상기 반도체 기판상에 상기 복수의 부비트선쌍과 교차하여 형성되는 복수의 워드선(WL1∼WL64)과, 상기 복수의 부비트선쌍과 상기 복수의 워드선과의 교점에 대응하여 워드선과에 접속되는 복수의 메모리셀(MC)과, 상기 주비트선쌍은 상기 복수의 선택트랜지스터중 어느 것의 상방에서 트위스트되어, 상기주비트선쌍의 한편 및/또는 다른편 주비트선은 그의 트위스트 된곳에 그의 양측부와 각각 접속되어, 그의 양측부의 층과 상기 복수의 부비트선쌍의 사이의 층에 형성된 결합부(44,48,52,56)를 포함하는 반도체 기억장치.
  10. 제9항에 있어서, 상기 복수의 메모리 셀의 각각은 상기 결합부의 층과 동일한 층에 형성된 스트레이지 노드전극(34)을 가지는 스택드 커패시터를 포함하는 반도체 기억장치.
  11. 제10항에 있어서, 상기 복수의 메모리 셀의 각각은 상기 결합부의 층과 동일한 층에 형성된 스트레이지 노드 전극(34)을 가지는 스택드 커패시터를 포함하는 반도체 기억장치.
  12. 반도체기판(10)과, 상기 반도체기판상에 일직선상으로 형성되는 복수의 부비트선쌍(SBL11,/SBL11∼SBL14,/SBL14)과, 상기 한편의 부비트선의 연장선상에 배치되어, 상기 한편 부비트선의 대향하는 일단에서 떨어져 위치붙임된 일단을 가지는 한편 부비트선(SBL11∼SBL14) 및 다른편 부비트선(/SBL11∼/SBL14)과, 상기 반도체기판상에 상기 복수의 부비트선쌍에 따라 형성되어, 상기 복수의 부비트선쌍의 어느 것의 한편 및 다른편 부비트선의 일단의 사이에서 트위스트되는 주비트선쌍(MBL1,/MBL1)과, 각각이 상기 복수의 부비트선쌍의 한편 및 다른편 부비트선중 1개에 대응하여 설치되어, 대응하는 부비트선의 다른단과 상기 주비트선쌍의 한편 및 다른편 주비트선중 1개의 사이에 접속되는 복수의 선택트랜지스터(Qa11∼Qa14,Qb11∼Qb14)와, 상기 반도체기판상에 상기 복수의 부비트선쌍의 한편 및 다른편 부비트선과 교차하여 형성되는 복수의 워드선(WL1∼WL64)과,상기 복수의 부비트선쌍의 한편 및 다른편 부비트선과 상기 복수의 워드선의 교점에 대응하여 설치되어, 각각이 대응하는 부비트선 및 대응하는 워드선에 접속되는 복수의 메모리셀(MC)와 포함하는 반도체 기억장치.
  13. 제12항에 있어서, 상기 주비트선쌍은 상기 복수의 부비트선쌍의 층보다도 상층에 형성되어, 상기 복수의 메모리 셀의 각각은 상기 주비트선쌍의 상기 복수의 부비트선쌍의 층과의 사이의 층에 형성된 스트레이지 노드전극(34)을 가지는 스택트 커패시터를 포함하고, 상기 주비트선쌍의 한편/또는 다른편 주비트선쌍은 그의 트위스트된 곳에 그의 양측부와 각각 접속되어, 상기 스트레이지 노드전극의 층과 동일한 층에 형성된 결합부(52,56)를 포함하는 반도체 기억장치.
  14. 제13항에 있어서, 상기 결합부는 상기 스트레이지 노드전극의 형상과 거의 동일 형상을 가지는 반도체 기억장치.
  15. 제12항에 있어서, 상기 주비트선쌍의 한편 및/또는 다른편 주비트선은 그의 트위스트된 곳에 그의 양측부와 각각 접속되어, 그의 양측부의 층보다도 상층에 형성된 결합부(62)를 포함하는 반도체 기억장치.
  16. 주비트선과, 상기 주비트선의 층보다도 하층에 형성된 부비트선과, 상기 부비트선과 교차하여 배치된 워드선과, 상기 부비트선 및 상기 워드선에 접속된 메모리 셀과, 스택드 커패시터를 가지는 상기 주비트선과 상기 부비트선의 사이에 접속된 선택트랜지스터를 구비한 계층 비트선 구조를 가지는 다이내믹 랜덤 액세스 메모리장치에 있어서, 이하의 개량점을 포함한 상기 스택드 커패시터의 스트레이지 노드전극(34)의 층과 동일 한 층에 형성되어, 상기 주비트선 및 상기 선택트랜지스터의 소스/드레인 영역과, 콘택트하는 중간층(32,44,48,52,56)을 포함하는 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960004262A 1995-02-22 1996-02-21 계층비트선 구조를 가지는 반도체기억장치 KR960032735A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP03391895A JP3364549B2 (ja) 1995-02-22 1995-02-22 半導体記憶装置
JP95-033918 1995-02-22

Publications (1)

Publication Number Publication Date
KR960032735A true KR960032735A (ko) 1996-09-17

Family

ID=12399908

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960004262A KR960032735A (ko) 1995-02-22 1996-02-21 계층비트선 구조를 가지는 반도체기억장치

Country Status (4)

Country Link
US (1) US5815428A (ko)
JP (1) JP3364549B2 (ko)
KR (1) KR960032735A (ko)
CN (1) CN1082250C (ko)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5864181A (en) 1993-09-15 1999-01-26 Micron Technology, Inc. Bi-level digit line architecture for high density DRAMs
US6043562A (en) 1996-01-26 2000-03-28 Micron Technology, Inc. Digit line architecture for dynamic memory
DE69700241T2 (de) * 1996-03-01 1999-11-04 Mitsubishi Electric Corp Halbleiterspeichergerät, um Fehlfunktion durch Zeilenauswahlleitungsunterbrechung zu vermeiden
US6069815A (en) * 1997-12-18 2000-05-30 Siemens Aktiengesellschaft Semiconductor memory having hierarchical bit line and/or word line architecture
JPH11265995A (ja) * 1998-03-17 1999-09-28 Mitsubishi Electric Corp 半導体記憶装置
DE19948571A1 (de) 1999-10-08 2001-04-19 Infineon Technologies Ag Speicheranordnung
JP2001143483A (ja) * 1999-11-16 2001-05-25 Nec Corp 半導体記憶装置
US6515906B2 (en) * 2000-12-28 2003-02-04 Intel Corporation Method and apparatus for matched-reference sensing architecture for non-volatile memories
JP4818519B2 (ja) * 2001-02-06 2011-11-16 ルネサスエレクトロニクス株式会社 磁気記憶装置
US6456521B1 (en) * 2001-03-21 2002-09-24 International Business Machines Corporation Hierarchical bitline DRAM architecture system
JP2003338175A (ja) * 2002-05-20 2003-11-28 Mitsubishi Electric Corp 半導体回路装置
JP2005191345A (ja) * 2003-12-26 2005-07-14 Nec Electronics Corp 半導体装置及びその製造方法
KR100568544B1 (ko) * 2004-09-20 2006-04-07 삼성전자주식회사 계층적 비트 라인 구조를 가지는 반도체 메모리 장치 및반도체 메모리 장치의 동작 방법
JP2006128471A (ja) * 2004-10-29 2006-05-18 Toshiba Corp 半導体メモリ
KR100621774B1 (ko) * 2005-04-08 2006-09-15 삼성전자주식회사 반도체 메모리 장치에서의 레이아웃구조 및 그에 따른레이아웃 방법
JP2007058957A (ja) 2005-08-23 2007-03-08 Toshiba Corp 半導体記憶装置
JP5063912B2 (ja) * 2006-03-31 2012-10-31 パナソニック株式会社 半導体記憶装置
US7688612B2 (en) * 2007-04-13 2010-03-30 Aplus Flash Technology, Inc. Bit line structure for a multilevel, dual-sided nonvolatile memory cell array
US7742324B2 (en) 2008-02-19 2010-06-22 Micron Technology, Inc. Systems and devices including local data lines and methods of using, making, and operating the same
US8717797B2 (en) * 2009-09-01 2014-05-06 Rambus Inc. Semiconductor memory device with hierarchical bitlines
KR20120136535A (ko) * 2011-06-09 2012-12-20 에스케이하이닉스 주식회사 반도체 메모리 장치
US8699255B2 (en) * 2012-04-01 2014-04-15 Nanya Technology Corp. Memory array with hierarchical bit line structure
US11710698B2 (en) 2020-09-24 2023-07-25 Advanced Micro Devices, Inc. Dual-track bitline scheme for 6T SRAM cells
US11437316B2 (en) * 2020-09-24 2022-09-06 Advanced Micro Devices, Inc. Folded cell layout for 6T SRAM cell
CN113224060B (zh) * 2021-05-07 2023-06-30 福建省晋华集成电路有限公司 半导体存储装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07114792A (ja) * 1993-10-19 1995-05-02 Mitsubishi Electric Corp 半導体記憶装置
WO1994018703A1 (en) * 1993-02-01 1994-08-18 National Semiconductor Corporation Ultra-high-density alternate metal virtual ground rom
JP3626510B2 (ja) * 1993-04-13 2005-03-09 株式会社ルネサステクノロジ 半導体記憶装置

Also Published As

Publication number Publication date
CN1141508A (zh) 1997-01-29
US5815428A (en) 1998-09-29
CN1082250C (zh) 2002-04-03
JPH08236714A (ja) 1996-09-13
JP3364549B2 (ja) 2003-01-08

Similar Documents

Publication Publication Date Title
KR960032735A (ko) 계층비트선 구조를 가지는 반도체기억장치
US4651183A (en) High density one device memory cell arrays
US4700328A (en) High speed and high efficiency layout for dram circuits
KR910005307A (ko) 비트라인 접촉영역과 스토레이지 캐패시터 접촉영역을 갖는 반도체 메모리 장치
KR920020515A (ko) 반도체 판독전용메모리
US5528542A (en) Sense amplifier
KR900010787A (ko) 반도체 메모리 장치
KR930017189A (ko) 반도체롬
KR940006268A (ko) 반도체 기억장치
KR940022851A (ko) 반도체 장치
KR890002886A (ko) 반도체 기억장치
US7525829B2 (en) Semiconductor storage device
KR19990063189A (ko) 계층적 비트 라인 및/또는 워드 라인 구조의 반도체 메모리
KR940008099A (ko) 적층 캐패시터 셀을 갖는 반도체 메모리
KR930002289B1 (ko) 반도체 기억장치
KR960002349A (ko) 반도체 메모리 디바이스
KR100292170B1 (ko) 반도체기억장치
KR970017618A (ko) 반도체 메모리 장치
KR920008772A (ko) 판독전용 메모리
US6046950A (en) Sense amplifier block layout for use in a dynamic random access memory
JP2000133784A (ja) 強誘電体メモリ装置
KR880011804A (ko) 반도체 집적회로 장치
US5255231A (en) Architecture of realizing balance of bit line sense amplifier in DRAM cell array
JP4238502B2 (ja) 強誘電体メモリ
JP3781969B2 (ja) 基板コンタクトおよびポリシリコンブリッジセルを備えた半導体読み出し専用メモリデバイス

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B601 Maintenance of original decision after re-examination before a trial
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 19990506

Effective date: 20000229