KR960032735A - 계층비트선 구조를 가지는 반도체기억장치 - Google Patents
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Abstract
이 반도체기억장치는 반도체기판(10)과, 반도체기판상에 형성된 복수의 부비트선쌍(SBL11,/SBL11∼SBL44,/SBL44)과, 복수의 부비트선쌍보다도 상층에 형성된 주비트선쌍(MBL1,/MBL1)과, 복수의 선택트랜지스터와 부비트선쌍과 교차하여 배치된 복수의 워드선과, 복수의 메모리 셀을 구비한다. 각 선택트랜지스터는 1개의 부비트선에 대응하여 설치되어, 대응하는 부비트선과 접속된 한편 소스/드레인 영역(24)을 가진다.
선택트랜지스터의 다른편 소스/드레인 영역(22)의 상층에, 메모리 셀의 스트레이지 노드(34)와 동일층의 중간층(32,44,48,52,56)이 형성된다.
중간층은 그의 아래에 콘택트홀(30)을 통하여 선택트랜지스터의 다른편 소스/드레인 영역(22)과 접속된다. 중간층은 더 그 위에 형성된 더 1개의 콘택트홀 (36)을 통하여 주비트선과 접속된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예 1에 의한 계층비트선 구조를 가지는 DRAM의 전체구성을 표시하는 블록도.
Claims (16)
- 반도체기판(10)과, 상기 반도체기판상에 형성된 복수의 부비트선쌍(SBL11,/SBL11∼SBL14,/SBL14)과, 상기 복수의 부비트선쌍에 따라 상기 복수의 부비트선상의 층보다도 상층에 형성되는 주비트선쌍(MBL1,/MBL1)과, 각각이 상기 복수의 부비트선쌍의 한편 및 다른편 부비트선중 1개에 대응하여 설치되어, 대응하는 부비트선과 상기 주비트선쌍의 한편 및 다른편 주비트선중 1개의 사이에 접속되는 복수의 스위치부(Qa11∼Qa14,Qb11∼Qb14,32)와, 상기 반도체 기판상에 상기 복수의 부비트선쌍과 교차하여 형성되는 복수의 워드선(WL1∼WL64)과, 상기 복수의 부비트선쌍과 상기 복수의 워드선과의 교점에 대응하여 설치되어, 각각이 대응하는 부비트선쌍의 한편 및 다른편 부비트선중 1개와 대응하는 워드선과에 접속되는 복수의 메모리셀(MC)과, 상기 복수의 스위치부의 각각은, 상기 반도체기판에 형성되어 대응항는 부비트선과 접속된 한편 소스/드레인영역을 가지는 선택트랜지스터(Qa11∼Qa14,Qb11∼Qb14)와, 상기 선택트랜지스터의 다른편 소스/드레인 영역 및 대응하는 주비트선에 접속되어, 상기 복수의 부비트선쌍의 층과 상기 주비트선쌍의 층과의 사이에 형성되는 중간층(32,44,48,52,56)을 포함하는 반도체 기억장치.
- 제1항에 있어서, 상기 복수의 메모리 셀의 각각은 상기 중간층과 동일한 층에 형성된 스트레이지 노드 전극(34)을 가지는 스택드 커패시터를 포함하는 반도체 기억장치.
- 제2항에 있어서, 상기 중간층은 상기 스트레이지 노드 전극의 형상과 거의 동일한 형상을 가지는 반도체기억장치.
- 제1항에 있어서, 상기 주비트선쌍은 트위스트되는 반도체 기억장치.
- 제1항에 있어서, 상기 주비트선쌍은 상기 복수의 스위치부중 어느 것의 상방에서 트위스트되는 반도체 기억장치.
- 반도체기판(10)과, 상기 반도체기판상에 일직선상으로 형성되는 복수의 부비트선쌍(SBL11,/SBL11∼SBL14,/SBL14)과, 상기 한편의 부비트선의 연장선상에 배치되어, 상기 한편 부비트선의 대향하는 일단에서 떨어져 위치붙임된 일단을 가지는 한편 부비트선(SBL11∼SBL14) 및 다른편 부비트선(/SBL11∼/SBL14)과, 상기 복수의 부비트선쌍에 따라 상기 복수의 부비트선쌍의 층보다도 상층에 형성되는 주비트선쌍(MBL1,/MBL1)과, 각각이 상기 복수의 부비트선쌍의 한편 및 다른편 부비트선중 1개에 대응하여 설치되어, 대응하는 부비트선과 상기 주비트선쌍의 한편 및 다른편 주비트선쌍중 1개의 사이에 접속되는 복수의 스위치부(Qa11∼Qa14,Qb11∼Qb14,32)와, 상기 복수의 부비트선쌍의 한편 및 다른편 부비트선과 상기 복수의 워드선의 교점에 대응하여 설치되어, 각각이 대응하는 부비트선 및 대응하는 워드선에 접속되는 복수의 메모리셀(MC)과, 상기 복수의 스위치부의 각각은, 상기 반도체기판에 형성되어 대응항는 부비트선과 접속된 한편 소스/드레인영역을 가지는 선택트랜지스터(Qa11∼Qa14,Qb11∼Qb14)와, 상기 선택트랜지스터의 다른편 소스/드레인 영역 및 대응하는 주비트선에 접속되어, 상기 복수의 부비트선쌍의 층과 상기 주비트선쌍의 층과의 사이에 형성되는 중간층(32,44,48,52,56)을 포함하는 반도체 기억장치.
- 제6항에 있어서, 상기 복수의 메모리셀의 각각은 상기 중간층과 동일층으로 형성된 스트레이지 노드전극(34)을 가지는 스택드 커패시터를 포함하는 반도체 기억장치.
- 제7항에 있어서, 상기 중간층은 상기 스트레이지 노드전극의 형상과 거의 동일한 형상을 가지는 반도체 기억장치.
- 반도체기판(10)과, 상기 반도체기판상에 형성되는 복수의 부비트선쌍(SBL11,/SBL11∼SBL14,/SBL14)과, 상기 복수의 부비트선쌍에 따라 상기 복수의 부비트선상의 층보다도 상층에 형성되는 주비트선쌍(MBL1,/MBL1)과, 각각이 상기 복수의 부비트선쌍의 한편 및 다른편 부비트선중 1개에 대응하여 설치되어, 상기 반도체기판에 형성되어 대응하는 부비트선과 접속된 한편 소스/드레인 영역을 가지는 복수의 선택트랜지스터(Qa11∼Qa14,Qb11∼Qb14)와, 상기 반도체 기판상에 상기 복수의 부비트선쌍과 교차하여 형성되는 복수의 워드선(WL1∼WL64)과, 상기 복수의 부비트선쌍과 상기 복수의 워드선과의 교점에 대응하여 워드선과에 접속되는 복수의 메모리셀(MC)과, 상기 주비트선쌍은 상기 복수의 선택트랜지스터중 어느 것의 상방에서 트위스트되어, 상기주비트선쌍의 한편 및/또는 다른편 주비트선은 그의 트위스트 된곳에 그의 양측부와 각각 접속되어, 그의 양측부의 층과 상기 복수의 부비트선쌍의 사이의 층에 형성된 결합부(44,48,52,56)를 포함하는 반도체 기억장치.
- 제9항에 있어서, 상기 복수의 메모리 셀의 각각은 상기 결합부의 층과 동일한 층에 형성된 스트레이지 노드전극(34)을 가지는 스택드 커패시터를 포함하는 반도체 기억장치.
- 제10항에 있어서, 상기 복수의 메모리 셀의 각각은 상기 결합부의 층과 동일한 층에 형성된 스트레이지 노드 전극(34)을 가지는 스택드 커패시터를 포함하는 반도체 기억장치.
- 반도체기판(10)과, 상기 반도체기판상에 일직선상으로 형성되는 복수의 부비트선쌍(SBL11,/SBL11∼SBL14,/SBL14)과, 상기 한편의 부비트선의 연장선상에 배치되어, 상기 한편 부비트선의 대향하는 일단에서 떨어져 위치붙임된 일단을 가지는 한편 부비트선(SBL11∼SBL14) 및 다른편 부비트선(/SBL11∼/SBL14)과, 상기 반도체기판상에 상기 복수의 부비트선쌍에 따라 형성되어, 상기 복수의 부비트선쌍의 어느 것의 한편 및 다른편 부비트선의 일단의 사이에서 트위스트되는 주비트선쌍(MBL1,/MBL1)과, 각각이 상기 복수의 부비트선쌍의 한편 및 다른편 부비트선중 1개에 대응하여 설치되어, 대응하는 부비트선의 다른단과 상기 주비트선쌍의 한편 및 다른편 주비트선중 1개의 사이에 접속되는 복수의 선택트랜지스터(Qa11∼Qa14,Qb11∼Qb14)와, 상기 반도체기판상에 상기 복수의 부비트선쌍의 한편 및 다른편 부비트선과 교차하여 형성되는 복수의 워드선(WL1∼WL64)과,상기 복수의 부비트선쌍의 한편 및 다른편 부비트선과 상기 복수의 워드선의 교점에 대응하여 설치되어, 각각이 대응하는 부비트선 및 대응하는 워드선에 접속되는 복수의 메모리셀(MC)와 포함하는 반도체 기억장치.
- 제12항에 있어서, 상기 주비트선쌍은 상기 복수의 부비트선쌍의 층보다도 상층에 형성되어, 상기 복수의 메모리 셀의 각각은 상기 주비트선쌍의 상기 복수의 부비트선쌍의 층과의 사이의 층에 형성된 스트레이지 노드전극(34)을 가지는 스택트 커패시터를 포함하고, 상기 주비트선쌍의 한편/또는 다른편 주비트선쌍은 그의 트위스트된 곳에 그의 양측부와 각각 접속되어, 상기 스트레이지 노드전극의 층과 동일한 층에 형성된 결합부(52,56)를 포함하는 반도체 기억장치.
- 제13항에 있어서, 상기 결합부는 상기 스트레이지 노드전극의 형상과 거의 동일 형상을 가지는 반도체 기억장치.
- 제12항에 있어서, 상기 주비트선쌍의 한편 및/또는 다른편 주비트선은 그의 트위스트된 곳에 그의 양측부와 각각 접속되어, 그의 양측부의 층보다도 상층에 형성된 결합부(62)를 포함하는 반도체 기억장치.
- 주비트선과, 상기 주비트선의 층보다도 하층에 형성된 부비트선과, 상기 부비트선과 교차하여 배치된 워드선과, 상기 부비트선 및 상기 워드선에 접속된 메모리 셀과, 스택드 커패시터를 가지는 상기 주비트선과 상기 부비트선의 사이에 접속된 선택트랜지스터를 구비한 계층 비트선 구조를 가지는 다이내믹 랜덤 액세스 메모리장치에 있어서, 이하의 개량점을 포함한 상기 스택드 커패시터의 스트레이지 노드전극(34)의 층과 동일 한 층에 형성되어, 상기 주비트선 및 상기 선택트랜지스터의 소스/드레인 영역과, 콘택트하는 중간층(32,44,48,52,56)을 포함하는 반도체 기억장치.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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