CN1082250C - 具有分级位线结构的半导体存储器件 - Google Patents

具有分级位线结构的半导体存储器件 Download PDF

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Abstract

一种半导体存储器包含半导体衬底(10)、许多子位线对(、SBL11-SBL44、SBL44)、在子位线对之上的层上形成的主位线对(MBL1、MBL1)许多选择晶体管、与子位线对交叉的许多字线和许多存储单元。每个选择晶体管相应于一条子位线并具有与其连接的源/漏区(24)。在选择晶体管另一源/漏区(22)之上并与存储单元的存储节点(34)同层形成过渡层(32、44、48、52、56)。过渡层通过其下面的接触孔道(30)与选择晶体管的另一源/漏区连接。过渡层进一步通过在其上面的另一条接触孔道(36)与该主位线连接。

Description

具有分级位线结构的半导体存储器件
本申请涉及1994.4.17提交的共同未决申请，序号08/226485，与本发明共同转让。
本发明的涉及一种半导体存储器件，尤其是涉及一种改进的具有分级(分隔的)位线结构的动态随机存取存储器(DRAM)。
传统的，建议DRAM具有被称为分级位线的结构是为了在小的蕊片面积内实现大的存储容量。例如在日本专利公开No.6349267中已披露在具有分级位线结构的DRAM内，相应于一个主位线对提供许多子位线时，并且通过二个选择晶体管使每个子位线对分别与该主位线对连接。该主位线对是在子位线对层上方的层内形成。
在具有分级位线结构的DRAM中，主位线对必须与选择晶体管的源/漏区连接。然而，由于接触孔道的侧表面紧靠选择晶体管的栅极所以形成直接从主位线延伸到选择晶体管的源/漏区的接触孔道是困难的。
一般说来，在做像存储节点或像子位线这样的下面层和硅衬底之间的接触时，因为能够使用自对准接触技术所以容易形成小的接触孔道。相反地，在做从像主位线这样的上面层直接与硅衬底接触时，由于不能采用这种技术，所以形成小的接触孔道是不可能的。因为在接触孔道和选择晶体管的栅极之间没有足够的间距所以形成直接从主位线到达选择晶体管的源/漏区的接触孔道是很难做到。
此外，由于选择晶体管互相间按规定的间隔形成，所以存储节点排列的周期性易受扰动。当存储节点排列的周期性被干扰时，在存储节点上寄生了不同量值的电容以使存储器电容不一致。为了解决这种问题，在存储单元和选择晶体管之间形成与存储单元具有同样形状的伪单元。然而，如果形成这样的伪单元，将增加芯片的面积。
更进一步，因为由于寄生电容使主位线对与邻近的主位线对耦合，所以存在这样一个问题，当主位线对中的一条主位线的电位中发生从L(逻辑低)电平向H(逻辑高)电平转换时，在邻近的主位线对中的一条主位线上就产生干扰。
基于上述，本发明的目的是减小具有分级位线结构的半导体存储器件的蕊片面积。
本发明的另一个目的是提供一种在具有级位线结构的半导体存储器件中主位线与选择晶体管的源/漏区连接的简易技术。
本发明的再一个目的是减小在具有分级位线结构的半导体存储器中的主位线对上引起的干扰。
根据本发明的一种情况，半导体存储器件包含半导体衬底，许多子位线对、主位线对、许多开关部分、许多字线和许多存储单元。许多子位线对是在半导体衬底上形成。主位线对是在许多子位线对的层上面的层内沿着许多子位线对形成。对应于许多子位线对的一条和另一条子位线其中之一条子线提供许多开关部分中的每个开关部分。许多开关部分各一地连接在相应的子位线与主位线对的一条和另一条主位线其中之一条主位线之间。在半导衬底上形成与许多子位线相交的许多字线。相应于许多子位线对和许多字线的交点形成许多存储单元。许多存储单元中的每一个存储单元与相应的子位对的一条和另一条子位线其中之一条子位线及相应的字线连接。许多开关部分中每一个开关部分包含一个选择晶体管和一层过渡层。选择晶体管有一个源/漏区。这个源/漏区是在半导体衬底上形成并与相应的子位线连接。过渡层与选择晶管的另一源/漏区和相应的主位线连接并在许多子位线对的层和主位线对的层之间形成。
因此，由于在这样的半导体存储器件中选择晶体管的源/漏区通过过渡层与主位线连接所以使连接工艺更容易完成。
根据本发明的另一种方面，半导体存储器件包含半导体衬底，许多子位线对、一个主位线对、许多选择晶体管、许多字线和许多存储单元。在半导体衬底上形成许多子位线对。主位线对是在许多子位线对层上面的层内沿许多子位线对形成。相应于许多子位线对的一条和另一条子位线其中之一条子位线提供许多选择晶体管中的每个选择晶体管。许多选择晶体管中每个选择晶体管有一个源/漏区。这样的一个源/漏区是在半导体衬底上形成并与相应的子位线连接。许多字线在半导体衬底上形成，并与许多子位线对相交。对应于许多子位线对和许多字线的交点形成许多存储单元。许多存储单元各自与对应的子位线对的一条和另一条子位线其中之一条子位线及对应的字线连接。主位线对在许多选择晶体管中的一个选择晶体管的上方成绞织形。主位线对中的一条和/或另一条主位线包含在其成绞织形部位上的耦合部分。耦合部分分别与二个主位线侧面部分连接，并在二个主位线侧面部分的层和许多子位线对层之间的层上形成。
因此，由于主位线对在这种半导体存储器件内的一个选择晶体管上方成绞织形，所以消除了由邻近主位线对引起的干扰。
根据本发明的又一种情况，半导体存储器件包含半导体衬底、许多子位线对、主位线对，许多选择晶体管、许多字线和许多存储单元。许多子位线对在半导体衬底上的成直线。许多子位线对中的每一个子位线对包含一条和另一条子位线。另一条子位线是沿着一条子位线延伸排列并具有一个被安置在远离相对的一条子位线的末端处的未端。主位线对是沿着在半导体的衬底上的子位线对形成并在许多子位线对的一个子位线对中的一条子位线的末端和另一条子位线的末端之间成绞织形。对应于许多子位线对的一条和另一条子位线其中之一条子位线提供许多选择晶体管中的每一个选择晶体管。许多选择晶体管中的每一个选择晶体管与相应的子位线的另一末端及主位线对的一条主位线和另一条主位线其中之一条主位线连接。许多字线是在半导体衬底上形成，与许多子位线对中的一条和另一条子位线相交。相应于许多子位线对中的一条和另一条子位线与许多子位线的交点形成许多存储单元。许多存储单元中每一个存储单元与相应的子位线和相应的字线连接。
因此，由于在这种半导体存储器件中主位线对在一条子位线和另一条子位线之间成交织(twisted)形所以能消除由邻近另一主位对引起的干扰。
根据下面结合附图所作的本发明的详细描述，本发明的上述和其他的目的、特点、情况和优点将变得更明显。
图1是表示根据本发明实施例1的具有分级位线结构的DRAM的总结构的方框图。
图2是表示图1中存储单元阵列的部分结构的电路图。
图3是表示图2中区域A所示部分的具体结构的布局图。
图4是沿图3中线X-X的横截剖视图。
图5是表示本发明实施例2的具有分级位线结构的DRAM的部分结构的电路图。
图6是表示图5中区域B所示部分的具体结构的布局图。
图7是沿图6中线Y-Y的横截剖视图。
图8是表示根据本发明实施例3的具有分级位线结构的DRAM的部分结构的布局图。
图9是表示根据本发明实施例4的具有分级位线结构的DRAM的部分结构的电路图。
图10是表示如在图9中区域C所示部分的具体结构的布局图。
图11是沿图10中线Z-Z的横截剖视图。
图12是表示根据本发明实施例5的具有分级位线结构的DRAM的部分结构的布局图。
图13是表示根据发明实施例6的具有分级位线结构的DRAM的部分结构的横截剖视图。
现参照附图详细地描述与本发明实施例相应的半导体存储器件。相同的标记字母表示图中相同的或对应的部分。
[实施例1]
图1是表示根据本发明实施例1的DRAM总体结构的方框图。
参阅图1，这种DRAM包含一个存储单元阵列11，其中许多存储单元被安置在行和列的矩阵中、用于选择存储单元阵列11的一行的行译码器12、用于选择存储单元阵列11的一列的列译码器13、用于放大来自存储单元阵列11的数据的一个读出放大器序列15和用于输入和输出由列译码器13选择的列数据的输入/输出电路14。
这种DRAM另外包含一个用于把外部地址信号A1到A12输送到行译码器12作行地址信号以及输送到列译码器13作列地址信号的行和列地址缓冲器16，一个用于把外部输入数据DQ1到DQ4输送到输入/输出电路14的输入缓冲器17、一个用于把来自输入/输出电路14的数据向外输送作输出数据DQ1到DQ4的输出缓冲器18和用作为响应行地址选通信号 RAS和列地址选通信号 CAS而产生各种控制信号的时钟发生器19。所有这些部件是在硅衬底10上形成。
图2是表示图1中存储单元阵列11中的四列的电路图。参阅图2，存储单元阵列11包含许多主位线对。在图2中仅代表性地示出主位线对MBL1， MBL1到MBL4、 MBL4。每一个主位线对有一个在那里连接的读出放大器。在图2中仅代表性地列出SA1到SA4灵敏放大器。相应于每一个主位线对安置四个子位线对。图2中代表性地列出SBL11和 SBL11到SBL14和 SLB14；SBL21和 SBL21到SBL24和 SBL24、SBL31和 SBL31和SBL34和 SBL34以及SBL41和SBL41到SBL44和 SBL44。子位线对SBL11、 SBL11到SBL14、 SBL14沿主位线对MBL1、 MBL1被排列成一直线。子位线对SBL11、 SBL11到SBL14、 SBL14被安置在主位线MBL1和主位线 MBL1之间。沿着子位线SBL11的延伸安置子位线 SBL11。其它子位线对也按类似于上述子位线对SBL11、 SBL11到SBL14、 SBL14的方式安置。
每一条子位线通过一个选择晶体管与相应的一条主位线连接。例如，子位线SBL11是通过选择晶体管Qa11与主位线MBL1连接。子位线 SBL11是通过选择晶体管Qb11与主位线 MBL1连接。选择晶体管Qa11到Qa44和Qb11到Qb44是由n沟道MOS晶体管组成。
在这当中，这种存储单元阵列11由4个存储块B1到B4组成。例如，在存储块B1中安置字线WL1到WL32与子位线SBL11、SBL21、SBL31和SBL41相交。此外，安置字线WL33到WL64与子位线 SBL11、 SBL21、 SBL31和 SBL41相交。类似于存储块B1，在其他存储块B2到B4中同样安置字线WL1到WL64与子位线相交。
许多存储单元MC被安置在相应的子位线和字线的交点上。每一个存储单元MC与相应的子位线和相应的字线连接。每个存储单元MC包含一个由n沟道MOS晶体管组成的存取晶体管和一个叠层电容器。存取晶体管是连接在相应的子位线和叠层电容器之间。存取晶体管的栅极与相应的字线连接。
更进一步，例如在存储块B1中，选择晶体管Qa11、Qa21、Qa31和Qa41通常用与字线WL1到WL64保持平行的存储块选择线BS1连接。选择晶体管Qb11、Qb21、Qb31和Qb41通常用与字线WL1到WL64保持平行的存储选择线BS1连接。这二条存储块选择线BS1分别提供同步存储块选择信号。在其他存储块B2到B4中选择晶体管结构与存储块B1中选择晶体管完全一样。
如上所述，这种DRAM具有包含交迭的主位线对和断开式子位线对的分级位线结构。现在简短地描述具有这种分极位线结构的DRAM在读出操作时的情况。
在仅仅是H电平的块选择信号加到块选择BS1时，例如，在存储块B1中所有的选择晶体管Qa11、Qa21、Qa31、Qa41、Qb11、Qb21、Qb31和Qb41都导通。这样的结果，块B1被选用并且块B1中的存储单元MC的数据变成可读出。
此后，当字线WL1到WL64中的一条字线被升压时，数据从与该升压字线相连的所有存储单元MC读出到子位线。例如，当WL1被升压时，数据从与字线WL1相连的所有存储单元MC读出到子位线SBL11、SBL21、SBL31、SBL41。事前子位线被预先充电到规定的电位(例如，电源电压的一半电压，Vcc/2)，使子位线SBL11、SBL21、SBL31和SBL41的电位稍微地从规定的电位转换到数据读出电位。其间，由于没有数据读出到与这些子位线 SBL11、SBL21、SBL31和SBL41成对的子位线 SBL11、 SBL21、 SBL31和SBL41，所以其电位维护在规定的电位。因此，在子位线SBL11和子位线 SBL11之间产生一个电位差。如同在子位线对SBL11和SBL11那样，在其他一些子位线对之间也能产生电位差。
例如，由于选择晶体管Qa11导通，子位线SBL11的电位施加到主位线MBL1。其间由于选择晶体管Qb11导通，子位线SBL11的电位施加到主位线 MBL1。因此，在子位线对SBL11和 SBL11之间产生的电位差也出现在主位线对MBL1和 SBL1之间。同样地，如同在主位线对MBL1和 MBL1那样，在其他一些主位线对中出现电位差。
在每对主位线对中产生的电位差被读出放大器放大。例如，在主位线对MBL1、 MBL1中的电位差被灵读出大器SA1放大，结果，主位线MBL1和 MBL1中的一条主位线的电位达到H电平而另一条主位线的电位达到L电平。如图1所示，因而由读出放大器SA1到SA4放大的数据通过输入/输出电路14和输出缓冲器被输出。
图3是表示图2中的由A所示部分的具体结构的布局图。图4是沿图3中线X-X的横截剖视图。参阅图3和图4，场区域20是在P型硅衬底10上有规划地形成。在除了场区域20外的区域上形成LOCOS(硅的选择氧化)隔离薄膜40。其间，形成的字线和块选择线与一薄的栅极氧化膜平行。在图3中表示出字线WL62、WL63、WL64、WL1和WL2，以及块选择线BS2和BS3。
一条字线组成存取晶体管的栅极。因此，由在场区域20中的源/漏区24和26以及这条字线形成存储单元的存取晶体管。其间，二个邻近的存取晶体管共用源/漏区24。
存储块选择线组成选择晶体管的栅极。因此，由在场区域20中的源/漏区22和24以及这条存储块选择线形成选择晶体管。其间，该选择晶体管和邻近的存取晶体管共用源/漏区24。如图3所示，选择晶体管Qb12的源/漏区22通常提供给选择晶体管Qa13。
在源/漏区24上面形成接触孔道28。在源/漏区25上面形成接触孔道29。子位线通过接触孔道28与源/漏区24连接。子位线SBL22和SBL23通过接触孔道29进一步与源/漏区25连接。
在源/漏区26上面形成接触孔道31。在源/漏区22上面形成接触孔道30。在接触孔道31上面形成存储节点。因此，存储节点34通过接触孔道31与源/漏区26连接。在接触孔道30上面形成中间焊接区32。所以，中间焊接区32通过接触孔道30与源/漏区22连接。例如，用使单晶硅层制作成图案的方法形成这些存储节点34和中间焊接区32。因而，中间焊接区32在与存储节点34同一层上形成。中间焊接区32的形状大体上与存储节点34的形状一样。
在存储节点34上形成单元阳极，其间有一层薄的介质层。这样，存储节点34和单元阳极42形成一个叠层电容器。接触孔道36在中间焊接区32上面形成。在接触孔道36上面形成主位线MBL1到MBL3。因此，主位线MBL1到MBL3通过接触孔道36与中间焊接区32连接。
因此，在存储块选择线BS2的电位例如达到H电平时，源/漏区24与源/漏区22导通而源/漏区25与源/漏区23导通。结果，子位线 SBL12通过选择晶体管Qb12和中间焊接区32与主位线MBL1连接。子位线 SBL22通过选择晶体管Qb32和中间焊接区32与主位线MBL3连接。
在这当中，在存储块选择线BS3的电位达到H电平时，存储块B3中的源/漏区24与源/漏区22导通，而源/漏区25与源/漏区23导通。结果，子位线SBL13通过选择晶体管Qa13和中间焊接区32与主位线MBL1连接。子位线SBL23通过选择晶体管Qa23和中间焊接区32与主位线MBL2连接。子位线SBL33通过选择晶体管Qa33和中间焊接区32与主位线MBL3连接。
根据上面所述，在本实施例1中由于为了要使选择晶体管的源/漏区22与主位线连接而形成中间焊接区32，所以能够采用自动一对准接触技术形成小的接触孔道30。因此，即使在存储块选择线BS2和存储块选择线BS3间的间距很小时接触孔道30的侧表面不会与存储块选择线BS2或BS3接触。此外，在接触孔道36和存储块选择线BS2或BS3之间不需要提供任何的余量。
更进一步，由于中间焊接区32是在存储节点34的同层上形成，仅对中间焊接区32不需要形成另一层。中间焊接区32具有与存储节点大体上相同的形状以致在选择晶体管近旁的存储节点34的排列周期不受干扰。因此即使在存储单元和选择晶体管之间没有形成份单元时叠层电容器的电容是一致的。并且，由于形成存储块选择线具有的周期与字线的周期相同，所以在选择晶体管近旁的叠层电容器的电容均匀性不破坏。并且，由于形成存储块选择线具有的周期与字线的周期相同，所以在选择晶体管近旁的叠层电容器的电容均匀性不坡坏。并且，两个邻近的选择晶体管共同一个源/漏区22或23而且这个源/漏区22或23通过一个接触孔道30与主位线连接以使相邻的存储块选择线之间的间隔能与字线之间的间隔一样。在这样一种排列的情况下能够充分地抑制蕊片面积的增大。
图5是表示根据本发明实施例2的具有分级位线结构的DRAM的部分结构的电路图。参阅图5，实施例2与图2中的实施例1的差别在于在选择晶体管上面的一个主位线对成交织形。例如，主位线对MBL、 MBL1在选择晶体管Qb11和Qa12以及选择晶体管Qb13和Qa14上面成交织形。主位线对MBL3、 MBL3在选择晶体管Qb31和Qa32以及选择晶体管Qb33和Qa34上面成交织形。主位线对MBL4、 MBL4在选择晶体管Qb42和Qb43上面成交织形。
图6是表示由图5中B所示部分的具体结构的布局图。图7是沿图6中线Y-Y的横截剖视图。
图6与图3不同，图6中所示的主位线MBL1是位于存储块B1内的上面而位于存储块B2内的下面。此外，所示的主位线 MBL1位于存储块B1内的下面而位于存储块B2内的上面。因此，在存储块B1中主位线 MBL1与主位线MBL2相邻而在存储块B2中主位线MBL1与主位线MBL2相邻。
主位线对MBL3、 MBL3的设置类似于主位线对MBL1、 MBL1。所以在存储块B1中主位线MBL3与主位线 MBL2相邻而在存储块B2中主位线 MBL3与主位线 MBL2相邻。
此外，图7与图4有差别，在图7中耦合部分44具有在接触孔道30上面形成的一个宽的区域。因此，耦合部分44通过接触孔道30与源/漏区22连接。如图6和图7所示，在耦合部分44上面形成二条接触孔道46。在块B2内在一条接触孔道46上面形成部分的主位线 MBL1，而在块B2内，在另一条接触孔道46上面形成部分的主位线MBL1。这样，在块B1内部分主位线 MBL1通过一条接触孔道46与耦合部分44连接。在块B2内部分主位线 MBL1通过另一条接触孔道46与耦合部分44连接。因此，存储块B1内部分主位线MBL1通过耦合部分44与块B2内的部分主位线 MBL1连接。如图6所示的主位线 MBL3也是按类似于主位线 MBL1的方式形成。
因此，当块选择线BS1的电位达到H电平时，例如，子位线SBL11通过选择晶体管Qb11和耦合部分44与主位线 MBL1连接。子位线 SBL31通过选择晶体管Qb31和耦合部分44与主位线 MBL3连接。其间，当存储块选择线BS2的电位达到H电平时，例如，子位线SBL12通过选择晶体管Qa12和耦合部分44与主位线 MBL1连接。子位线SBL32通过选择晶体管Qa32和耦合部分44与主位线MBL3连接。
根据本实施例2，在块B1内主位线 MBL1与主位线MBL2相邻而在块B2内主位线 MBL1与主位线MBL2相邻而在块B2内主位线MBL1与主位线MBL2相邻。结果，来自主位线MBL1和 MBL1并施加于主位线MBL2的干扰分别被消除。这是因为，在主位线MBL1的电位达到H电平时主位线 MBL1的电位达到L电平，而在主位线MBL1的电位达到L电平时主位线 MBL1的电位已达到H电平。因而，由于主位线成交织形所以一个主位线对受相邻主位线对干扰被消除。此外，由于耦合部分44是在与存储节点34同一层上形成，所以不需要形成只是用来作耦合部分的另一层。更进一步，连接形成有部分主位线的耦合部分44与选择晶体管的源/漏区22的接触孔道30能够用自对准接触技术形成。因此，用这种方法形成的接触孔道30的侧表面即使在相邻存储块选择线间的间隔很小时也不会与存储块选择线接触。
由于耦合部分44与存储节点34一样是在选择晶体管邻近处内形成所以在选择晶体管邻近处内存储节点34的周期性没有被破坏，结果使叠层电容器的电容大体上是均匀的。由于在一个存储单元和选择晶体管之间不需要形成伪单元所以抑制了蕊片面积的增大。为了改善存储节点34的周期性最理想的是耦合部分具有与存储节点一样的形状。
[实施例3]
图8是表示根据本发明实施例3的具有分级位线结构的DRAM的部分结构的布局图。参阅图8，替换图6中所示的主位线对MBL1、 MBL1和MBL3、 MBL3的主位线对MBL2、 MBL2在选择晶体管Qb21和Qa22的上面成交织形。因此，主位线MBL2在存储块B1内与主位线MBL3相邻，而存储块B2内与主位线 MBL1相邻。此外，主位线 MBL2在存储块B1内与主位线 MBL1相邻而在存储块B2内与主位线MBL3相邻。接触孔道30是在源/漏区23上面形成而耦合部分48进一步在接触孔道30上面形成。因此，耦合部分48是通过接触孔道30与源/漏区23连接。
此外，耦合部分48是在与存储节点同一层上形成。在耦合部分48之上形成二条接触孔道50。在存储块B1内的部分主位线 MLB2是在一条接触孔道50上形成以使这部分主位线 MBL2通过接触孔道50与耦合部分48连接。在存储块B2内的部分主位线 MBL2是在另一条接触孔道50上的形成以使这部分主位线 MBL2通过接触孔道50与耦合部分48连接。因此，在存储块B1内的一部分主位线MBL2通过耦合部分48与在存储块B2内的一部分主位线 MBL2连接。
根据本实施例3，获得类似于上述实施例2的效果。
[实施例4]
图9是表示根据本发明实施例4的具有分级位线结构的DRAM中主要部分的结构的电路图。参阅图9，实施例4不同于图5中的实施例2，在图9中一个主位线对在成对的一条子位线和另一条子位线之间成交织形。例如一个主位线对MBL1、 MBL1在子位线SBL11和 SBL11之间以及在子位线SBL13和 SBL13之间成交织形。一个主位线对MBL2、 MBL2在子位线SBL12和 SBL12之间以及在子位线SBL24和 SBL24之间成交织形。一个主位线对MBL13、MBL13在子位线SBL31和 SBL31之间以及子位线SBL33和 SBL33之间形成交织形。一个主位线对MBL4、 MBL4在于位线SBL42和SBL42之间以及在子位线SBL44和 SBL44之间成交织形。图10是表示在图9中c所示部分的具体结构的布局图。图11是沿图10中线Z-Z的横截剖视图。
参阅图10和11，在字线WL32和WL33之间形成耦合部分52。这个耦合部分52是在与存储节点34同一层内形成。在耦合部分52上形成二条接触孔道54。在图10的左手边上的主位线MBL1部分通过一条接触孔道54与耦合部分52连接，而在图10的右手边上的主位线MBL1部分通过另一条接触孔道54与耦合部分52连接。以类似于形成主位线MBL1的方式形成主位线MBL3。
因此，主位线MBL2在存储块B3内与在图的左手边的主位线MBL1相邻而在存储块B3内与在图的右手边的主位线 MBL1相邻。主位线 MBL2在存储块B3内与在图的左手边的主位线 MBL1相邻而在存储块B3内与图的右手边的主位线MBL3相邻。
由于主位线对的成交织形部分不是安置在选择晶体管的上面而是如上所述安置在二条成对的子位线之间，所以在成交织形部分下面形成LOCOS隔离薄膜40。因此，这个耦合部分52不是如同提及的图7所示的耦合部分44那样通过接触孔道30与硅衬底10连接。有二条在字线WL32和WL33之间形成的伪字线DWL1和DWL2。伪字线DWL1和DWL2按与字线WL1到WL64同样的周期排列。所以叠层电容器的电容一致性不受字线排列扰乱的影响。此外虽然伪字线DW1可以是电悬空，但是向伪字线DWL1提供接地电压是相当理想的。在向伪字线DWL1和DWL2提供接地电压时，伪字线DWL1和DWL2起栅极作用以场屏蔽隔离，以使在彼此相邻的源/漏区域24之间流动的漏电流进一步减小。
根据本实施例4，如同上述实施例2和3那样，主位线对成交织形以致成交织形的主位线对从相邻的另一主位线对接收到的干扰被消除。此外，由于主位线对是在二条子位线之间成交织形，所以在选择晶体管附近的结构如图4所示。
并且，由于耦合部分52是在与存储节点34同一层内形成，所以仅为耦合部分52不需要形成另一层。更进一步，在成对的二条子位线之间存储节点34的周期性没有被打乱以致叠层电容器的电容是一致的。此外，不需要在成对的二条子位线之间形成的伪单元，所以抑制了蕊片面积的增大。
[实施例5]
图12是表示根据本发明的实施例5的具有分级位线结构的DRAM的主要部分的结构的布局图。参阅图12，在本实施例5中，替换图1中所示的主位线对MBL1、 MBL1和MBL3、 MBL3的一个主位线对MBL2、 MBL2在子位线SBL23和子位线 SB23L之间成成交织形。因而，耦合部分56是在与存储节点同一层上并在字线WL32和WL33之间形成，并分别通过在其上形成的二条接触孔道50与在图在手边的主位线 MBL2和在图右手边的主位线 MBL2连接。因此，主位线 MBL1在图12的左手边是与主位线 MBL2相邻而在图12的右手边与主位线MBL2相邻。主位线MBL2在图12的左手边与主位线MBL2相邻而在图12的右手边与主位线 MBL2相邻。
根据本实施例5，能够获得类似于上述实施例4的效果。
[实施例6]
图13是表示根据本发明实施例6的具有分极位线结构DRAM中的主要部分的结构的横截剖视图。参阅图13，在本实施例6中，形成替换图11中所示的耦合部分52的耦合部分62。由制成图案的铝薄层组成的耦合部分62被安置在一条主位线MBL1的上面。这个耦合部分62分别通过在该耦合部分62下面形成的二条接触孔道60在图13的左手边与主位线MBL1连接而在图13右手边与主位线MBL1连接。因此，这个主位线对MBL1、 MBL1如同图11所示的情况一样，也成交织形。因而，由这个主位线对MBL1、 MBL1从相邻的另一个主位线对接收到的干扰被消除。这样，为了使主位线对成交织形，耦合部分也可以在主位线对之上的薄层上形成。
根据上述，本发明的实施例已作详细叙述。然而，发明的范围不受上述实施例的限制。例如，虽然在上述实施例中主位线对是交迭的而子位线是开式的，但是主位线对可以是开式的而子位线对可以是交迭的。此外，虽然图3所示的源/漏区22被二个相邻晶体管共用，但是相邻二个晶体管分别可以有一个独立的源/漏区。然而，在这种情况中，接触孔道30必须跨接在这二个独立的源/漏区之间。
此外，沿伪字线DWL1和DWL2可以是一个连续的源/漏区而不是如图11所示的在成对的二条位线SBL13和 SBL13之间形成的LOCOS隔离薄膜40，并且为了预先使子位线充电可以把规定的电位施加到源/漏区。在这种情况下，在伪字线DWL1和DWL2的电位达到H电平时向子位线SBL13和 SBL13提供施加于源/漏区的规定电位，因而使这些子位线SBL13和 SBL13预先充电。
并且，本发明可以根据一般技术人员的知识以各种改进、变换、变动等来实施本发明而没有脱离本发明的精神，例如，对上述主位线、子位线、存储块等等的数量和用作衬底、互连电极以及如此之类的材料不打算作具体限制。
虽然描述了本发明并以图作了详细的说明，但是清楚地懂得上文仅仅是意在以图说明和举例说明，不是以求范围的限制。本发明的精神和范围仅以附加的权利要求书的条款来限定。

Claims (6)

1.一种半导体存储器件，包括：
硅衬底(10)；
在上述的半导体衬底上形成的许多子位线对(SBL11、 SBL11、SBL14、 SBL14)；
在位于上述的许多子位线对之上的层里沿着上述的许多子位线对形成的一个主位线对(MBL1、MBL1)；
许多开关部分(Qa11-Qa14、Qb11-Qb14)，每个对应于上述的许多子位线对的一条和另一条子位线其中之一，连接在相应的子位线与上述的主位线对的一条和另一条主位线其中之一条主位线之间；
在上述的半导体衬底上形成与上述的许多子位线对相交的许多字线(WL1-WL64)；
相应于上述的许多子位线对和上述的许多字线的交点形成许多存储单元(MC)，每个与相应的子位线对的一条和另一条子位线其中之一条子位线连接并与相应的字线连接。
上述的许多开关部分，每个包括
选择晶体管(Qa11-Qa14、Qb11-Qb14)，形成在上述半导体衬底上并具有与相应的子位线连接的一个源/漏区；
过渡层，与上述选择晶体管的另一个源/漏区和相应的主位线连接并形成在上述许多子位线对的层和上述主位线对的层之间。
2.如权利要求1的半导体存储器件，其中
上述的许多存储单元每个包含具有在与上述的过渡层同层上形成存储节点电极(34)的叠层电容器。
3.如权利要求2的半导体存储器件，其中
上述的过渡层具有与上述的存储节点电极大体上一样的形状。
4.如权利要求1的半导体存储器件，其中
上述的主位线对成交织形。
5.如权利要求1的半导体存储器件，其中
上述的主位线对是在上述的许多开关部分的一个开关部分之上成交织形。
6.一种具有分级位线结构的动态随机存取存储器，包括主位线和子位线，上述主位线形成在比上述子位线层高的层内，上述子位线形成在位于比上述主位线层较低的层内，以及安置成与上述子位线相交叉并在子位线之下的字线、与上述的子位线和上述的字线连接的并具有叠层电容器的存储单元、和连接在上述的主位线和上述的子位线之间的选择晶体管，该选择晶体管为场效应型晶体管，
还包括：在与上述叠层电容器的存储节点电极(34)层同一层上形成的、与上述主位线和上述选择晶体管的源/漏区接触的过渡层。
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