JP2007058957A - 半導体記憶装置 - Google Patents

Abstract

【課題】半導体メモリの階層ビット線構造における階層間の結合容量および隣接配線間の結合容量ノイズを低減することができ、読み出しの高速化、読み出しマージンの向上を図る。
【解決手段】複数の基本単位ブロック１からなる基本単位ブロック列１０に対応して設けられたグローバルビット線対GBL,GBLBの電位差を差動型のセンスアンプ１１で検知増幅するメモリ回路を備えた半導体記憶装置において、各基本単位ブロック１は、複数のメモリセル２に共通にローカルビット線対LBL、LBLBが接続され、LBL、LBLB対はビット線プリチャージ素子３に接続され、LBL、LBLB対とGBL、GBLB対との接続を制御する転送ゲート用スイッチ素子４を有する。LBL、LBLB対およびGBL、GBLB対は、LBL、LBLB対の上層の配線層でGBL,GBLB対が構成された階層ビット線構造を有し、平行してレイアウトされており、GBL,GBLB対は１回以上交差している。
【選択図】 図１

Description

本発明は、階層ビット線構造を有する半導体記憶装置に係り、特にツイスト(Twist) 構造を用いた階層ビット線構造に関するもので、例えばスタティック型半導体メモリに使用されるものである。

半導体記憶装置の読み出し回路において、ビット線容量対メモリ容量比は重要なパラメータの一つである。ビット線浮遊容量はメモリセル、ビット線材料、プロセスパラメータと１本のビット線につながるセル数で決まる。微細化の進行に伴い、１ビット当りのビット線容量は減少するので１本のビット線に繋がるメモリセル数を増加できる可能性が生じるが、セル容量の低下、ノイズ増加等の兼ね合いで単純に増やすことができない。また、セルサイズの縮小と共にセル電流も減少していくのに対し、要求される性能、特にスピードには高速化が求められている。ワード線電圧の立ち上がりからセンス開始までの時間はセル電流とビット線容量、ビット線抵抗で決まっており、従来の構成のままではセル電流の減少量に対してビット線自体の容量の減少量は微小であるので、必要な性能を満たすことができない。

ビット線分割数を増加して微小電位の検知増幅を差動型のセンスアンプで行う差動読み出し方式を採用したメモリ回路においては、一般にセル電流が小さいので、上記のような現象は特に顕著である。

ところで、セル電流が減少するのであれば、ビット線容量、ビット線抵抗も同様に削減できればセル電流が多い場合と同じ動作速度を達成することができる。これを実現するために、従来は、例えば図６に示すような階層ビット線構造を採用し、ビット線容量、ビット線抵抗の削減を行なうと共にセンスアンプ数と列デコーダ数を増加させない様にしてチップサイズの増大を防いでいる。

図６は従来の階層ビット線構造と差動読み出し方式を採用したメモリ回路の一部の等価回路図を示す。ここでは、下層のローカルビット線対LBL、LBLBと上層のグローバルビット線対GBLB、GBLBが平行した構造を示している。

図６のメモリ回路において、各基本セルブロック(BASE UNIT)１は、複数のメモリセル２にLBL、LBLBが共通に接続されており、例えば８個の基本セルブロック(BASE UNIT)１からなるブロック列にGBLB、GBLB対が設けられている。いま、ブロック列内の各１本のワード線WL（計８本）が選択され、例えば図面左端のブロックから読み出したデータ“０”(“０”Data)をGBLに転送する場合を考える。残りの７ブロックはデータ“１”(“１”Data)を読み出しているとした場合、GBLBを“Ｌ”に引き落とそうとするノイズが発生する。センスタイミングの開始時間が決まっているにも関わらず、GBLB-GBLB間の電位差が少なくなるため、センスマージンが低下し、正しいデータが読み出せなくなるという問題が生じる。

なお、特許文献１〜３には、通常、セル電流を多く流せるビット線片側読み出し方式において、階層ビット線構造と、グローバルビット線対のうちの一本がローカルビット線を兼ねる構造を採用し、グローバルビット線とローカルビット線の間で交差（ツイスト）させている点が開示されている。
特開２００２−１００１８７号公報 特開平８−２３６７１４号公報 米国特許明細書第５８１５４２８号

本発明は前記した従来の問題点を解決すべくなされたもので、階層ビット線構造における階層間の結合容量および隣接配線間の結合容量ノイズを低減することができ、読み出しの高速化、読み出しマージンの向上を図り得る半導体記憶装置を提供することを目的とする。

本発明の第１の態様に係る半導体記憶装置は、複数のメモリセルに共通に第１のビット線対が接続され、該第１のビット線対にビット線プリチャージ素子が接続され、前記第１のビット線対に接続された転送ゲート用スイッチ素子を有する基本単位ブロックと、複数の前記基本単位ブロックからなる基本単位ブロック列に対応して設けられ、前記各基本単位ブロック内の転送ゲート用スイッチ素子により前記第１のビット線対に対する接続が制御される第２のビット線対と、前記第２のビット線対の電位差を検知増幅する差動型のセンスアンプとを備え、前記第１のビット線対および第２のビット線対は、第１のビット線対の上層の配線層で第２のビット線対が構成された階層ビット線構造を有し、平行してレイアウトされており、前記第２のビット線対は１回以上交差している。

本発明の第２の態様に係る半導体記憶装置は、複数のメモリセルに共通に第１のビット線対が接続され、該第１のビット線対にビット線プリチャージ素子が接続されてなる基本単位ブロックと、それぞれ複数の前記基本単位ブロックからなるｎ（複数）個の基本単位ブロック列に対応して一つ設けられた第２のビット線対と、前記ｎ個の基本単位ブロック列から択一的に選択された基本単位ブロック列の内の基本単位ブロックを択一的に選択して前記第１のビット線対を前記第２のビット線対に対して接続制御するマルチプレクス回路と、前記第２のビット線対の電位差を検知増幅する差動型のセンスアンプとを備え、前記第１のビット線対および第２のビット線対は、第１のビット線対の上層の配線層で第２のビット線対が構成されたｎ対１構成の階層ビット線構造を有し、平行してレイアウトされており、前記第２のビット線対は１回以上交差している。

本発明の半導体記憶装置によれば、階層ビット線構造における階層間（上層―下層間）の結合容量を削減すると共に隣接配線間の結合容量ノイズ（読み出し容量ノイズ）を低減することができ、読み出しの高速化、読み出しマージンの向上を図ることができる。

以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。

＜第１の実施形態＞
第１の実施形態の半導体記憶装置は、階層ビット線構造と差動読み出し方式を採用している。図１は、本発明の第１の実施形態に係る半導体記憶装置におけるメモリ回路の一部の等価回路図を示す。図１において、１は基本単位ブロック(Base Unit)、１０は複数の基本単位ブロックからなる基本単位ブロック列、GBL、GBLBは基本単位ブロック列１０に対応して設けられたグローバルビット線対、１１はGBL、GBLB対の電位差を検知増幅する差動型のセンスアンプ(Sense Amp.)である。

各基本単位ブロック１は、例えば５１２個のメモリセル２に共通に一対のローカルビット線(Local Bit Line)LBL、LBLBが接続され、該LBL、LBLB対にビット線プリチャージ素子３が接続されており、前記LBL、LBLB対に接続された転送(X'FER)ゲート用の第１のスイッチ(Switch)素子４を有する。

上記メモリセル２は、本例では、CMOS型フリップフロップ(F/F)と一対の転送ゲートトランジスタからなる６トランジスタ(6Tr.)型の一般的なスタティック型メモリ(SRAM)セルであるが、これに限らず、少なくとも一対の読み出しノードあるいは入出力ノードを有するものであればよい。プリチャージ素子３は、例えば３個のPMOS素子で構成されており、第１のスイッチ素子４は各１個のNMOS素子、PMOS素子が並列接続された転送ゲートで構成されている。

前記LBL、LBLB対とGBL、GBLB対は、LBL、LBLB対の上層の配線層(Layer)でGBL、GBLB対が構成された階層ビット線構造を有し、平行してレイアウトされている。GBL、GBLB対は、第２のスイッチ素子１２を経由して差動型のセンスアンプ１１に接続される。本例では、GBL、GBLB対は、基本単位ブロック１毎に１回交差される。第２のスイッチ素子１２は、カラムデコーダ（図示せず）の出力信号ＰＦによりオン／オフ制御される。なお、図１には、計８個の基本単位ブロック１を記載しているが、この個数および基本単位ブロック１内のメモリセル数は必要とする性能に応じて一意的に決まる。

第１の実施形態に係る半導体記憶装置は、基本単位ブロック列１０に対応して設けられたGBL、GBLB対の電位差を差動型のセンスアンプ１１で検知増幅するメモリ回路を備えている。そして、基本単位ブロック列１０内の各基本単位ブロック１は、複数のメモリセル２と同様にLBL、LBLB対が接続され、該LBL、LBLB対にビット線プリチャージ素子３が接続され、該LBL、LBLB対が第１のスイッチ素子４を介してGBGBL、GBLB対に接続されている。そして、GBL、GBLB対は第２のスイッチ素子１２を経由して差動型のセンスアンプ１１に接続されている。そして、LBL、LBLB対およびGBL、GBLB対は、LBL、LBLB対の上層の配線層でGBL、GBLB対が構成された階層ビット線構造を有し、平行してレイアウトされており、GBL、GBLB対は１回以上交差している
このようにGBGBL、GBLB対が基本単位ブロック１内で１回交差された構成によれば、基本単位ブロック１内に注目すると、GBL-LBL、GBLB-LBLの結合容量を半減することができる。いま、８個の基本単位ブロック１内の各１本のワード線WL（計８本）が選択され、例えば図面左端のブロックから読み出した“０”DataをGBLに転送する場合を考える。この場合、残りの７ブロックは“１”Dataを読み出していると、GBLBを“Ｌ”に引き落とそうとするノイズが発生しようとするが、このノイズをキャンセルすることが可能となり、正しいデータの読み出しが可能になり、読み出しマージンの向上を図ることが可能になる。

なお、GBL、GBLB対の交差は配置上の制約を受けるが、可能であれば、基本単位ブロック１相互間領域上、セルアレイ上のいずれで交差してもよく、例えばブロック内の中央部（等分する位置）で交差している。このように基本単位ブロック１毎に１回交差される場合は、設計に際して、基本単位ブロック１をマクロセルとして繰り返し配置することにより、大容量のメモリを構成することが可能になる。

＜第２の実施形態＞
図２は、本発明の第２の実施形態に係る半導体記憶装置におけるメモリ回路の一部の等価回路図を示す。図２に示すメモリ回路は、図１を参照して前述したメモリ回路と比べて、各基本単位ブロック１内においてLBL、LBLB対は差動型のローカルセンスアンプ(Local Sense Amp.)５を介してGBL、GBLB対に接続されている点が異なり、その他は同じである。

ローカルセンスアンプ５は、第１のスイッチ素子４よりメモリセル側のLBL、LBLB対に挿入されており、ブロック選択信号を受けて駆動され、LBL、LBLB対間のデータを増幅し、GBL、GBLB対に転送する役割を有する。このような構成によれば、各ブロックの読み出しデータをより確実にセンス増幅することが可能になる。

＜第３の実施形態＞
次に、ｎ：１階層ビット線構造と差動読み出し方式を採用した半導体記憶装置におけるメモリ回路について説明する。図３は比較例に係るメモリ回路の構成を示している。ここでは、３対のローカルビット線(LBL0、LBLB0)、(LBL1、LBLB1)、(LBL2、LBLB2)のデータを１対のグローバルビット線GBL、GBLBに転送する場合を示している。いま、３つのブロック列におけるそれぞれ８個のブロック(BASE UNIT)内の各１本のワード線（計８本）が選択され、LBL0に“１”Dataを書き込み、LBL1、LBL2にはデータを読み出す動作(Read)を行なうことを考える。GBLに“１”が書き込まれた場合、GBL-LBL1、GBLB-LBLB1間の結合容量によりLBL1、LBLB1の電位が影響を受け、正しいデータのリストアが行なえないという不具合が発生する。

図４は、本発明の第３の実施形態に係る半導体記憶装置におけるメモリ回路の一部の等価回路図を示す。このメモリ回路は、ローカルビット線対とグローバルビット線対との比率がｎ対１構成の階層ビット線構造と差動読み出し方式を採用したものである。

図４に示すメモリ回路は、図１を参照して前述したメモリ回路と比べて、ｎ（複数）個の基本単位ブロック列１０に対応してGBL、GBLBが一つ設けられており、ｎ個の基本単位ブロック列１０から択一的に選択された基本単位ブロック列１０内のうちで択一的に選択された基本単位ブロック１内のLBL、LLBL対をGBL、GBLB対に対して接続制御するマルチプレクス(MUX)回路１３が設けられている点が異なり、その他は同じである。上記マルチプレクス回路１３は、カラムアドレスにより選択制御される。

図４のメモリ回路は、３組の基本単位ブロック列１０で１つのセンスアンプ（グローバルセンスアンプ）１１を共有する３対１マルチプレクス方式であって、GBL、GBLB対が配置される基本単位ブロック列１０のみに図１を参照して前述した第１の実施形態を適用した例を示している。本例では、３組の基本単位ブロック列１０の内で例えば中央列の基本単位ブロック列１０上にGBL、GBLB対が配置されており、マルチプレクス回路１３は、３対の(LBL0、LBLB0)、(LBL1、LBLB1)、(LBL2、LBLB2)を択一的にGBL、GBLB対に接続する。

第３の実施形態に係る半導体記憶装置は、３個の基本単位ブロック列１０における(LBL0、LBLB0)対、(LBL1、LBLB1)対、(LBL2、LBLB2)対を、マルチプレクス回路１３によって択一的にGBL、GBLB対に接続し、該GBL、GBLB対に差動型のセンスアンプ１１を接続している。そして、(LBL0、LBLB0)対、(LBL1、LBLB1)対、(LBL2、LBLB2)対とGBL、GBLB対は、平行してレイアウトされ、(LBL0、LBLB0)対、(LBL1、LBLB1)対、(LBL2、LBLB2)対より上層の配線層でGBL、GBLB対が構成され、(LBL0、LBLB0)対、(LBL1、LBLB1)対、(LBL2、LBLB2)対とGBL、GBLB対との比率が３対１構成の階層ビット線構造を備えている。そして、GBL、GBLB対は、１回以上交差している。

このような構成において、GBLに“１”Dataが書き込まれ、８個の基本単位ブロック内の各１本のワード線（計８本）が選択され、“１”Dataを１つの基本単位ブロック列のLBL0に書き込み、残りの基本単位ブロック列のLBL1、LBL2には“０”Dataを読み出す(Read)動作を想定する。この場合、各基本単位ブロック内に注目すると、GBL-LBL1、GBLB-LBLB1間の接合容量による書き込みノイズの影響が１／（交差数）に低減されるので、LBL1、LBLB1に正しいデータが書き込み（リストア）される。

＜第３の実施形態の変形例１＞
図４では、GBL、GBLB対が下層の基本単位ブロック列の各ブロック毎に交差する複数回交差の例を示したが、GBL、GBLB対は下層の基本単位ブロック列上で最低一回交差するように変形してもよい。但し、この場合には、前記したノイズ低減効果は低下する。

＜第３の実施形態の変形例２＞
図４では、例えば中央列の基本単位ブロック列上にGBL、GBLB対が配置されている例を示したが、GBL、GBLB対は両端列の基本単位ブロック列上に分散させ、一端側の基本単位ブロック列上にGBL、他端側の基本単位ブロック列上にGBLBを配置するように変形してもよい。

＜第４の実施形態＞
図５は、本発明の第４の実施形態に係る半導体記憶装置におけるメモリ回路のレイアウトの一例を示す。ロウデコーダ(Row Decoder)４１の左側には複数のサブセルアレイ４２が２列８行の行列状に配置され、２列のサブセルアレイ相互間にはワード線リピータ(WL Repeater)回路４３が配置されており、この２列のサブセルアレイの一端側にグローバルセンスアンプ(G-S/A)４４が配置されている。上記と同様に、ロウデコーダ４１の右側にも複数のサブセルアレイ４２が２列８行の行列状に配置され、２列のサブセルアレイ相互間にはワード線レピータ回路４３が配置されており、この２列のサブセルアレイの一端側にグローバルセンスアンプ(G-S/A)４４が配置されている。

各サブセルアレイ４２は例えば512行×256列のメモリセルからなり、４列８行のサブセルアレイ４２で4096行×1024列のメモリセルを有する。この場合、ロウデコーダ４１の左右の計８個のサブセルアレイ４２で１Ｍビットの容量の単位ブロックを形成しており、この単位ブロックを増設することにより４Ｍビットの容量が形成されている。

なお、前記１Ｍビットのブロックにおいて、２行のサブセルアレイ相互間にはローカルセンスアンプ４５が配置されている。したがって、本実施形態においては、例えば図４を参照して前述した第２の実施形態のような構成を有するメモリ回路が1024列分設けられている。

本発明の第１の実施形態に係るメモリ回路の等価回路図。 本発明の第２の実施形態に係るメモリ回路の等価回路図。 本発明の比較例に係るメモリ回路の等価回路図。 本発明の第３の実施形態に係るメモリ回路の等価回路図。 本発明の第４の実施形態に係るメモリ回路のレイアウトの一例を示す図。 従来のメモリ回路の等価回路図。

符号の説明

１…基本単位ブロック、２…メモリセル、３…ビット線プリチャージ素子、４…転送ゲート用の第１のスイッチ素子、１０…複数の基本単位ブロックからなる基本単位ブロック列、１１…差動型のセンスアンプ、１２…第２のスイッチ素子、GBL、GBLB…グローバルビット線対、LBL、LBLB…ローカルビット線対。

Claims (5)

1. 複数のメモリセルに共通に第１のビット線対が接続され、該第１のビット線対にビット線プリチャージ素子が接続され、前記第１のビット線対に接続された転送ゲート用スイッチ素子を有する基本単位ブロックと、
   複数の前記基本単位ブロックからなる基本単位ブロック列に対応して設けられ、前記各基本単位ブロック内の転送ゲート用スイッチ素子により前記第１のビット線対に対する接続が制御される第２のビット線対と、
   前記第２のビット線対の電位差を検知増幅する差動型のセンスアンプとを備え、
   前記第１のビット線対および第２のビット線対は、第１のビット線対の上層の配線層で第２のビット線対が構成された階層ビット線構造を有し、平行してレイアウトされており、前記第２のビット線対は１回以上交差していることを特徴とする半導体記憶装置。
2. 前記第２のビット線対は、前記基本単位ブロック毎に１回交差していることを特徴とする請求項１記載の半導体記憶装置。
3. 前記第２のビット線対は、前記基本単位ブロックの中央部の領域上で交差していることを特徴とする請求項２記載の半導体記憶装置。
4. 前記各基本単位ブロックは、前記転送ゲート用スイッチ素子よりメモリセル側で前記第１のビット線対の電位差を検知増幅する差動型のローカルセンスアンプをさらに有する
   ことを特徴とする請求項１乃至３のいずれか１つに記載の半導体記憶装置。
5. 複数のメモリセルに共通に第１のビット線対が接続され、該第１のビット線対にビット線プリチャージ素子が接続されてなる基本単位ブロックと、
   それぞれ複数の前記基本単位ブロックからなるｎ（複数）個の基本単位ブロック列に対応して一つ設けられた第２のビット線対と、
   前記ｎ個の基本単位ブロック列から択一的に選択された基本単位ブロック列の内の基本単位ブロックを択一的に選択して前記第１のビット線対を前記第２のビット線対に対して接続制御するマルチプレクス回路と、
   前記第２のビット線対の電位差を検知増幅する差動型のセンスアンプとを備え、
   前記第１のビット線対および第２のビット線対は、第１のビット線対の上層の配線層で第２のビット線対が構成されたｎ対１構成の階層ビット線構造を有し、平行してレイアウトされており、前記第２のビット線対は１回以上交差していることを特徴とする半導体記憶装置。

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