CN103035278A - 存储单元布局 - Google Patents

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Abstract

一种半导体体结构包括第一带状单元、第一读取端口以及第一VSS端。第一带状单元具有第一带状单元VSS区域。第一读取端口具有第一读取端口VSS区域、第一读取端口位线区域以及第一读取端口聚合物区域。第一VSS端被配置成将第一带状单元VSS区域与第一读取端口VSS区域电连接。本发明还提供了一种存储单元布局。

Description

存储单元布局
技术领域
本发明涉及的是存储单元的布局。
背景技术
集成电路的电路元件布局在很大程度上影响着电路的性能和管芯面积。例如，与其他电路相比，没有优化的布局可能导致电路具有额外的线路和/或额外的负载。该额外的线路增加了整个电路的管芯面积。在一些情况下，额外的负载降低了存储器宏的读取速度。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种半导体结构，包括：第一带状单元，具有第一带状单元参考电压(VSS)区域；第一读取端口，具有第一读取端口VSS区域、第一读取端口读取位线区域和第一读取端口聚合物区域；以及第一VSS端，被配置为将所述第一带状单元VSS区域与所述第一读取端口VSS区域电连接。
该半导体结构还包括：第二带状单元，具有第二带状单元VSS区域；第二读取端口，具有第二读取端口VSS区域，第二读取端口读取位线区域和第二读取端口聚合物区域；以及第二VSS端，被配置为将所述第二带状单元VSS区域与所述第二读取端口VSS区域电连接，其中，所述第一VSS端和所述第二VSS端电连接在一起；所述第一读取端口属于存储器宏的第一段；而所述第二读取端口属于所述存储器宏的第二段。
该半导体结构还包括：第三读取端口，属于所述第一段；第四读取端口，属于所述第二段；以及第三VSS接触端，被配置为将所述第三读取端口的第三读取端口VSS区域与所述第四读取端口的第四读取端口VSS区域相连接。
该半导体结构还包括：第二读取端口，具有第二读取端口读取位线区域；以及第一读取位线接触端，被配置为将所述第一读取端口读取位线区域与所述第二读取端口读取位线区域电连接。
在该半导体结构中，所述第一读取端口VSS区域对应于所述第一读取端口的第一晶体管的源极区域；所述第一读取端口读取位线区域对应于所述第一读取端口的第二晶体管的漏极区域；以及所述第一读取端口聚合物区域对应于所述第二晶体管的栅极区域。
该半导体结构还包括：第二带状单元，所述第一带状单元属于存储器宏的第一列，所述第二带状单元属于所述存储器宏的第二列；第一带状单元聚合物端，被配置为将所述第一带状单元的第一带状单元聚合物区域与所述第二带状单元的第二带状单元聚合物区域电连接；第二读取端口，具有第二读取端口聚合物区域；以及第一读取端口聚合物端，被配置为将所述第一读取端口的所述第一读取端口聚合物区域与所述第二读取端口的所述第二读取端口聚合物区域电连接。
在该半导体结构中，所述第一带状单元聚合物端与所述第一VSS端电连接。
在该半导体结构中，所述第一VSS端通过位于扩散区域和第一金属层之间的第一通孔、位于所述第一金属层和第二金属层之间的第二通孔、位于所述第二金属层和第三金属层之间的第三通孔以及位于所述第三金属层和第四金属层之间的第四通孔与VSS线电连接。
根据本发明的另一方面，提供了一种结构，包括：第一段，包括：第一带状单元；以及多个第一读取端口；以及第二段，包括：第二带状单元；以及多个第二读取端口，其中，所述第一带状单元的第一带状单元参考电压(VSS)区域通过第一VSS接触端与属于所述多个第一读取端口的第一读取端口的第一读取端口VSS区域电连接在一起；所述第二带状单元的第二带状单元VSS区域通过第二VSS接触端与属于所述多个第二读取端口的第二读取端口的第二读取端口VSS区域电连接在一起；以及属于所述多个第一读取端口的第三读取端口的第三读取端口VSS区域通过第三VSS接触端与属于所述多个第二读取端口的第四读取端口的第四读取端口VSS区域电连接在一起。
在该结构中，所述第一读取端口的所述第一读取端口VSS区域对应于所述第一读取端口的第一晶体管的源极区域；所述第一读取端口还包括：第一读取端口读取位线区域和第一读取端口聚合物区域；所述第一读取端口读取位线区域对应于所述第一读取端口的第二晶体管的漏极；并且所述第一读取端口聚合物区域对应于所述第一读取端口的所述第二晶体管的栅极。
该结构还包括：VSS线，被配置为电连接所述第一VSS接触端、所述第二VSS接触端以及所述第三VSS接触端。
在该结构中，所述第一VSS接触端、所述第二VSS接触端以及所述第三VSS接触端中的至少一个通过位于扩散区域和第一金属层之间的第一通孔、位于所述第一金属层和第二金属层之间的第二通孔、位于所述第二金属层和第三金属层之间的第三通孔以及位于所述第三金属层和第四金属层之间的第四通孔与VSS线电连接。
该结构还包括：第一读取位线，被配置为将所述第一读取端口的第一读取位线端与所述第三读取端口的第三读取位线端电连接；第二读取位线，被配置为将所述第二读取端口的第二读取位线端与所述第四读取端口的第四读取位线端电连接。
在该结构中，所述第一段还包括：第三带状单元；以及多个第三读取端口；并且所述第二段还包括：第四带状单元；以及多个第四读取端口，所述第三带状单元的第三带状单元VSS区域通过第四VSS接触端与所述多个第三读取端口的第五读取端口的第五读取端口VSS区域电连接在一起；所述第四带状单元的第四带状单元VSS区域通过第五VSS接触端与所述多个第四读取端口的第六读取端口的第六读取端口VSS区域电连接在一起；并且属于所述多个第三读取端口的第七读取端口的第七读取端口VSS区域通过第六VSS接触端与属于所述多个第四读取端口的第八读取端口的第八读取端口VSS区域电连接在一起。
该结构还包括：第一带状单元聚合物端，被配置为将所述第一带状单元的第一聚合物区域与所述第三带状单元的第三聚合物区域电连接；第二带状单元聚合物端，被配置为将所述第二带状单元的第二聚合物区域与所述第四带状单元的第四聚合物区域电连接；第一读取端口聚合物端，被配置成将所述第一读取端口的第一读取端口聚合物区域与所述第三读取端口的第三读取端口聚合物区域电连接；第二读取端口聚合物端，被配置成将所述第二读取端口的第二读取端口聚合物区域与所述第四读取端口的第四读取端口聚合物区域电连接。
在该结构中，所述第一带状单元聚合物端和所述第二带状单元聚合物端被电连接在一起并且与所述第一VSS接触端、所述第二VSS接触端以及所述第三VSS接触端电连接。
根据本发明的又一方面，提供了一种方法，包括：将第一参考电压(VSS)接触端配置成将第一带状单元的第一带状单元VSS区域与第一读取端口的第一读取端口VSS区域相连接；将第一读取位线接触端配置成将所述第一读取端口的所述第一读取位线区域与第一读取位线相连接；将第二VSS接触端配置成将第二带状单元的第二带状单元VSS区域与第二读取端口的第二读取端口VSS区域相连接；以及将第二读取位线接触端配置成将所述第二读取端口的第二读取位线区域与不同于所述第一读取位线的第二读取位线相连接。
在该方法中，所述第三读取端口的第三读取端口VSS区域通过第三VSS接触端与第四读取端口的第四读取端口VSS区域电连接；所述第三读取端口的第三读取位线通过第三读取位线接触端与所述第一读取位线电连接；以及所述第四读取端口的第四读取位线区域通过第四读取位线接触端与所述第二读取位线电连接。
该方法还包括：将第一聚合物接触端配置成将所述第一读取端口的第一读取端口聚合物区域与第三读取端口的第三读取端口聚合物区域相连接，其中，所述第一读取端口属于存储器宏的第一列，所述第三读取端口属于所述存储器宏的第二列。
在该方法中，存储器宏的第一段的多个第一读取端口与所述第一读取位线电连接；并且所述存储器宏的第二段的多个第二读取端口与所述第二读取位线电连接。
附图说明
借助附图和下面的说明来描述本公开的一个或多个实施例的细节。其他部件和优点将由说明书、附图以及权利要求给出。
图1是根据一些实施例的存储器宏的示意图。
图2是根据一些实施例的存储单元的示意图。
图3是根据一些实施例的示出了存储单元的读取端口的示意图。
图4A是根据一些实施例的连接在列方向上使用共享端的两个读取端口的示意图。
图4B是根据一些实施例的连接在列方向上使用不同的共享端的两个读取端口的示意图。
图4C是根据一些实施例的带状单元(strap cell)的示意图。
图4D是根据一些实施例的连接在列方向上的带状单元以及读取端口的示意图。
图5是根据一些实施例的一列读取端口和带状单元的示意图。
图6是根据一些实施例的两列读取接口和带状单元的示意图。
图7是根据一些实施例的示出了如何形成列的方法的流程图。
图8是根据一些实施例的示出了如何连接两个列的方法的流程图。
各个附图中的类似的参考标记表示的是类似的元件。
具体实施方式
下面使用专用语言公开附图中所示的实施例或实例。然而，应该理解，这些实施例和实例不用于限制本发明。公开的实施例中的任何变化和更改以及该文件中所公开的原理的任何其他应用方式都是可预期的，对本领域的技术人员而言通常是可想象的。
一些实施例具有下面的特征和/或优点中的一个或其组合。存储器宏的列中的带状单元的参考电压(VSS)区域与位单元的VSS区域共享相同的第一VSS接触端。上段中的读取端口的VSS区域与下段中的第二读取端口的VSS区域共享相同的第二VSS接触端。因此，不需要位于存储器宏的上段和下段之间的阱带状单元(well strap cell)。由此，使得存储器宏的管芯面积变小，读取位线的负载变小，并且改进了读取速度。
示例性存储器宏
图1是根据一些实施例的存储器宏100的框图。
存储器宏100包括多个存储器段104。出于说明目的示出了四个段104。存储器段104的不同数量都处在各个实施例的范围内。每个段104都包括两个存储体102，这两个存储体共享着由多个本地输入/输出线路(LIO)106构成的行。存储器段104的各种不同构造都处在各个实施例的范围内。每个存储体102都包括多个成列和成行布置的存储单元122(在图2中示出)。出于说明目的示出了列120并且在图5中对其进行详细描述。
地址解码器112提供了存储单元122的将被访问的X地址或行地址，这些地址被用于存储器宏100中的存储单元的读取或写入操作。
本地控制电路(LCTRL)114控制着LIO 106，包括例如，接通和关断LIO 106的读取字线和写入字线。
整体输入/输出端(GIO)116用于在存储器宏100的存储单元和其他外部电路之间传输数据。
整体控制电路(GCTRL)110提供了用于存储器宏100的地址预解码、时钟以及其他信号。GCTRL 100包括Y解码器(未示出)，该解码器提供了存储单元的Y地址或列地址。
示例性的存储单元
图2是根据一些实施例的存储单元122的电路图。存储单元122包括两个P型的金属氧化物半导体(PMOS)晶体管P1和P2以及六个N型的金属氧化物半导体(NMOS)晶体管N1、N2、N3、N4、N5和N6。
NMOS晶体管N3和N4的栅极与写入字线WWL相连接。写入字线WWL与多个存储单元122的晶体管N3和N4的栅极相连接，从而形成了存储器单元行。
晶体管N6的栅极与读取字线RWL相连接。读取字线RWL与多个存储单元122的晶体管N6的每个栅极相连接，这些栅极与相应的写入字线WWL相连接。
晶体管N6的漏极与读取位线RBL相连接。读取位线RBL与多个存储单元122的多个晶体管N6的漏极相连接，从而形成了列，诸如，图1中所示的列120。
晶体管N3和N4的漏极分别与写入位线对WBL和WBLB相连接。该写入位线对WBL和WBLB与多个存储单元122的晶体管N3和N4的漏极相连接，该多个存储单元122与相应的读取位线RBL相连接。
在存储单元122的写入操作中，写入字线WWL被激活。将被写入到存储单元122中的逻辑值分别被放置在写入位线WBL和WBLB上并且随后被传输或存储在晶体管N3和N4的源极上的节点ND和NDB上。
在读取操作中，读取字线RWL被激活来导通晶体管N6。通过在读取线RBL处探测电压值来显示出存储在节点NDB和ND中的数据。
晶体管N5、晶体管N6、读取字线RWL以及读取位线RBL整体上被称为存储单元122的读取端口。
示例性的读取端口布局
图3是根据一些实施例的存储单元122的读取端口(RPRT)的布局示意图。根据布局，读取端口300包括第一端TVSS、第二端TRBL以及第三端TPOLY。端TVSS形成在晶体管N5的源极区域上。端TRBL形成在晶体管N6的漏极区域上。为了简明，图3中没有示出晶体管N5的源极区域和晶体管N6的漏极区域。端TPOLY形成在晶体管N6的栅极或POLYN6聚合物区域上。区域POLYN5代表的是晶体管N5的栅极或聚合物区域。
出于说明目的，长度LC1是端TVSS和聚合物区域POLYN 5之间的距离。长度LC2是聚合物区域POLYN5与POLYN6之间的距离。长度LPOLYN5和LPOLYN6分别是聚合物区域POLYN5和POLYN6的宽度。在各个实施例中，长度LC1、LC2、LPOLYN5和LPOLYN6中的每个都具有与图4C中所描述的相应的带状单元124的长度相同的长度。在各个实施例中，长度LC1、LC2、LPOLYN5和LPOLYN6中的每个都具有不同的长度。
在一些实施例中，读取端口300的端TVSS被并入到带状单元的相邻的端TVSS或相同列中的另一个读取端口300的相邻的端TVSS中。换言之，带状单元与相邻的读取端口共享相同的端TVSS或列中的两个相邻的读取端口共享相同的端TVSS。例如，在列120中，如果读取端口300与带状单元124相邻，那么读取端口300的端TVSS就被并入到了带状单元124的端TVSS中。但如果读取单元300与另一个读取单元300相邻，那么这两个相邻的读取单元300的端TVSS则被合并成了一个端TVSS。列中的两个读取端口300的端TRBL也被合并。相反地，行中的两个相邻的读取端口300所构成的读取端口对的端TPOLY不被合并。
在一些实施例中，列中的读取端口300的端TVSS被电连接在一起并且与节点电连接，该节点被配置成接收参考电压VSS。存储单元行120中的晶体管N6的端TPOLY被电连接在一起并且与读取字线RWL电连接。第一段的列中的读取端口300的端TRBL被电连接在一起并且与第一读取位线RBL电连接。第二段中的相同列中的读取端口300的端TRBL被电连接在一起并且与第二读取位线RBL电连接。在一些实施例中，金属一层的金属线用作读取位线RBL。另外，金属一层是半导体结构的有源或扩散层上面的第一个金属层。金属二层在金属一层上面。金属三层在金属二层上面。金属四层在金属三层上面，以此类推。
图4A是根据一些实施例的读取端口对400的示意图，该图示出的是两个存储单元122在两个读取端口300-1和300-2的环境下是如何电连接在一起的。读取端口300-1的元件名称被标记为“-1”，而读取端口300-2的元件名称被标记为“-2”。在图4A中，读取端口300-1和300-2中的每个都与存储单元122(图4A中未示出)相对应。另外，读取端口300-1和300-2的端TRBL被合并成一个读取位线端并且被标记为端410。换言之，列中的两个相邻的读取端口300-1和300-2共享相同的读取位线端410。
图4B是根据一些实施例的读取端口对450的示意图，该示意图示出了两个存储单元122是如何电连接在一起并且共享相同的端TVSS的。读取端口300-3的元件名称被标记为“-3”，而读取端口300-4的元件名称被标记为“-4”。在图4B中，读取端口300-3和300-4的端TVSS被合并成一个端，并且被标记为端460。换言之，两个相邻的读取端口300-3和300-4共享相同的端TVSS 460。
在一些实施例中，第一读取端口300与相同列中的第二读取端口300共享相同的TRBL端或与相同列中的第三读取端口300共享相同的TVSS端。
图4C是根据一些实施例的带状单元124的示意图。为了保护边界内的存储单元122，带状单元通常被设置在存储器阵列的边界处。在一些实施例中，带状单元124包括两个晶体管，这两个晶体管被表示为两个聚合物栅极区域POLY-T1和POLY-T2。带状单元124包括三个端TVSS，这些端被标记为TVSS-S1、TVSS-S2以及TVSS-S3。另外，聚合物区域POLY-T1包括端TVSS-S4，该端形成在聚合物区域POLY-T1上。在一些实施例中，端TVSS-S4与存储器宏100中的其他端TVSS电连接。
出于说明目的，长度LS1是端TVSS-S3和聚合物区域POLY-T2之间的距离。长度LS2是聚合物区域POLY-T1和POLY-T2之间的距离。长度LPOLY-T1和LPOLY-T2分别是聚合物区域POLY-T1和POLY-T2的宽度。在一些实施例中，长度LS1、LS2、LPOLY-T1和LPOLY-T2与图3中的读取端口300的长度LC1、LC2、LPOLYN5和LPOLYN6相同。在一些实施例中，长度LS1、LS2、LPOLY-T2和LPOLY-T1与图3中的读取端口300的长度LC1、LC2、LPOLYN5和LPOLYN6不同。
图4D是根据一些实施例的示意图，该示意图用于示出连接在一起的带状单元和读取端口475以及列中的带状单元124和读取端口300是如何相连接的。在图4D中，带状单元124的端TVSS-S3和读取端口300的端TVSS被合并成为一个被标记为470的端。换言之，带状单元124和读取端口300共享相同的TVSS端470。在一些实施例中，列120包括位于列120的两个边缘处的两个带状单元124。位于列的第一边缘处的第一带状单元124与第一相邻的读取端口300共享第一端TVSS，而位于列的第二边缘处的第二带状单元124与第二相邻读取端口300共享第二端TVSS。
图5是根据一些实施例的图1中的列120的示意图。在存储单元122的读取端口300的内容中示出了列120。在图5中，读取端口300代表的是存储单元122。出于简化目的，未示出读取端口300的端TPOLY、聚合物区域POLYN5以及聚合物区域POLYN6。另外，作为参考的存储单元122的列所涉及的也是读取端口300的列，反之亦然。
出于说明目的，列120在上段104-U中包括四个读取端口300并且在下段104-L中包括四个读取端口300。实际上，列120在上段104-U中包括两对读取端口400-U1和400-U2，并且在下段104-L中包括两对读取端口400-L1和400-L2。在各个上段和下段中的不同数量的读取端口对400，不同数量的读取端口以及由此数量有所不同的存储单元122都处在各个实施例的范围之内。
列120还包括上LIO 160-U和下LIO 160-L。上LIO 160-U包括带状单元124-U，而下LIO 160-L包括带状单元124-L。
在一些实施例中，列120中的带状单元的端TVSS与相同列中的相邻的读取端口300的端TVSS合并。例如，在图5中，带状单元124-U的端TVSS与读取端口300-U1的端TVSS合并成一个端，并且被标记成VSS接触端520-1。换言之，带状单元124-U的VSS区域与读取端口300-U的VSS区域共享相同的VSS接触端520-1。类似地，带状单元124-L的端TVSS与读取端口300-L1的端TVSS合并成一个端，并且被标记为520-2。实际上，带状单元124-L的VSS区域与读取端口300的VSS区域共享相同的VSS接触端520-2。上面参考图4D示出了共享端TVSS的带状单元和读取端口之间的连接。另外，一对读取端口400的端TVSS与另一对读取端口400的端TVSS合并。在图5中，共享的TVSS端被标记为端520-3、520-4和520-5。上面已借助图4B解释过：共享相同的TVSS端口的两对读取端口400与共享相同的端TVSS的两对读取端口300相似。
在一些实施例中，通过晶体管N5的相应的源极的相应扩散区域上的金属来形成晶体管端TVSS 520。列120中的端520-1至520-5被连接在一起并且与形成在金属四层处的参考电压VSS线相连接。位于扩散区域上的端TVS520-1至520-5与位于金属四层上的VSS线之间的电连接穿过了金属一层、金属二层、金属三层以及金属层之间的通孔。例如，通孔被使用在扩散区域和金属一层的金属线之间、金属一层的金属线和金属二层的金属线之间、金属二层的金属线和金属三层的金属线之间以及金属三层的金属线和金属四层的金属线之间。
每对读取端口400都包括被相应的两个读取端口的两个读取位线区域共享的读取位线接触端410。位于上段104-U中的读取端对400-U1和400-U2的读取位线接触端410被连接在一起并且与读取位线RBL-U相连接。位于下段104-L中的读取端口对400-L1和400-L2的读取位线接触端410被连接在一起并且与读取位线RBL-L相连接。在一些实施例中，金属一层上的金属线被切割成两部分，使得第一部分充当第一读取位线，而第二部分充当第二读取位线。例如，金属一层上的金属线的第一部分充当读取位线RBL-U，同一金属线的第二部分充当读取位线RBL-L。在一些实施例中，基于值2K来选择读取端口300的数量以及由此所得到的与读取位线相连接的存储单元122的数量，其中，K是整数。因此，每个读取位线的读取端口300的示例性数量包括4、8、16、32等。另外，每个读取位线的读取端口300的数量是偶数。
在上段104-U和下段104-L的边界处，上段104-U中的读取端口300的端TVSS与下段104-L中的读取端口300的端TVSS合并在一起。例如，在图5中，读取端口300-U2的端TVSS与读取端口300-L2的端TVSS合并成一个接触端520-3。换言之，读取端口300-U2与读取端口300-L2共享相同的TVSS端520-3。
由于位于段104-U的边界处的读取端口300-U2以及位于段104-L的边界处的读取端口300-L2的端TVSS共享相同的TVSS端520-3，所以本发明的各个实施例不需要使用位于上段和下段之间的带状单元。例如，各个实施例不需要使用位于分别具有读取端口300-U2和读取端口300-L2的段104-U和104-L之间的带状单元。实际上，在存储器宏100的上段104-U和下段104-L之间不存在带状单元行。由此，减小了存储器宏100的管芯面积。额外的带状单元可能作为列120的额外负载，并且在某些情况下可能降低列120中的存储单元的读取性能。因此，根据本发明的各个实施例在段104-U和104-L之间没有额外的带状单元的行120是有利的。
另外，上段104-U中的读取端口300使用的是两个共享TVSS端520-1和520-4，而下段104-L中的读取端口300使用的是两个共享TVSS端502-2和502-5。如果以不同于图5的布置方式布置读取端口300的话，则可能需要额外的共享TVSS端520。例如，如果带状单元124与相邻的读取端口300共享相同的端TRBL的话，那么将需要额外的TVSS共享端520。
图6是根据一些实施例的示出了列120-1和120-2如何相互连接的示意图。出于说明目的，示出了上段104-U中的列120-1和列120-2中的每列的带状单元124-U和读取端口300-U1。未示出下段104-L中的其他读取端口300。另外，未示出位于下段104-L中的列120-1和列120-2的读取端口300和带状单元124-L。实际上，图6示出的是图4D中所示的两个相连接的带状单元和读取端口475的连接方式。
本领域普通技术人员应该可以借助本公开认识到上段104-U中的其他读取端口300、读取端口300以及下段104-L中的行120-1和120-2的带状单元124-L的连接方式。
在一些实施例中，位于列120-1和120-2中的两个相邻的带状单元的端TVSS-S4(如图4D所示)被合并成一个被两个读取端口共用的端。例如，列120-1和列120-2中的每列的带状单元124-U的端TVSS-S4被合并成一个TVSS接触端口605。换言之，列120-1和列120-2的带状单元124-U共享相同的TVSS接触端605。
在一些实施例中，位于列120-1和120-2中的两个相邻的读取端口300的端TPOLY(如图4D所示)被合并成一个由两个读取端口共用的端。例如，列120-1和列120-2中的每列的读取端口300的端TPOLY被合并成一个聚合物接触端口610。换言之，列120-1和列120-2的读取端口300-U1共享相同的聚合物接触端610。
在一些实施例中，聚合物接触端610通过列120-1和列120-2中的读取端口300-U1的聚合物区域POLYN6中的第一通孔与金属一层上的金属线电连接。金属一层上的金属线(通过第二通孔)与金属二层上的金属线电连接。聚合物接触端610通过金属二层上的金属线中的第三通孔与金属三层上的金属线电连接。实际上，金属三层上的金属线充当了读取字线，该读取字线与行中的读取端口300的晶体管N6的栅极电连接。
借助本发明，本领域普通技术人员应该认识到其他额外的列120-1和列120-2中的连接方式。在各个实施例中，形成多对图4中说明性地示出的列120-1和列120-2来形成两个段104-U和104-L。
示例性方法
图7是方法700的流程图，示出的是根据一些实施例的形成图5中的列120的步骤。
在步骤705中，将带状单元124-U的端TVSS通过第一共享TVSS接触端520-1与读取端口300-U1的端TVSS电连接。
在步骤710中，将带状单元124-L的端TVSS通过第二共享TVSS接触端520-2与读取端口300-L1的端TVSS电连接。
在步骤715中，将读取端口300-U2的端TVSS通过第三共享TVSS接触端520-3与读取端口300-L2的端TVSS电连接。
在步骤720中，将列120中的两对相邻的读取端400的端TVSS通过相应的共享TVSS接触端520-4和520-5电连接在一起。
在步骤730中，列120中的TVSS接触端520-1、520-2、520-3、520-4以及520-5与参考电压VSS线电连接。
在步骤735中，一对读取端400的两个端TRBL通过相应的共享TRBL接触端410电连接在一起。
在步骤740中，在段104-U中的列120的TRBL接触端410与读取位线RBL-U电连接。
在步骤745中，在段410-L中的列120的TRBL接触端410与读取位线RBL-L电连接。
根据步骤705至745形成了图5中所示的列120。
图8是示出的是根据一些实施例的形成图6中的一对行120-1和120-2的方法的流程图。
在步骤805中，使用图7的方法形成了图5中的两个行。出于说明目的，这两个行被称作120-1和120-2。
在步骤810中，列120-1和列120-2中的每个带状单元124-U的每个端TVSS-S4通过图6中所示的相应的共享TVSS接触端605电连接在一起。
在步骤815中，列120-1和列120-2中的每个读取端口300-U1的每个端TPOLY通过相应的共享聚合物接触端(诸如，图6中所示的端610)电连接在一起。
形成了图6中的多对列120-1和120-2，从而形成两个段104-U和104-L。
已经描述了多个实施例。然而，可以理解，可以在不背离本发明的精神和范围的条件下进行各种更改。例如，被示为具体的掺杂类型(例如，N型或P型金属氧化物半导体(NMOS或PMOS))的多个晶体管只用于说明目的。本发明的各个实施例不局限于具体类型。为具体的晶体管选择不同的掺杂物类型处于各个实施例的范围之内。使用在上述说明中的各个信号的低逻辑电平或高逻辑电平(例如，低或高)也是用于说明目的。当信号被激活和/或去激活时，各个实施例不局限于具体的电平。选择不同的电平处在各个实施例的范围之内。
在一些实施例中，半导体结构包括第一带状单元、第一读取端口以及第一VSS端。第一带状单元具有第一带状单元VSS区域。第一读取端口具有第一读取端口VSS区域、第一读取端口位线区域以及第一读取端口聚合物区域。第一VSS端被配置成电连接第一带状VSS区域和第一读取端口VSS区域。
在一些实施例中，一种结构包括第一段和第二段。第一段包括第一带状单元和多个第一读取端口。第二段包括第二带状单元和多个第二读取端口。第一带状单元的第一带状单元VSS区域通过第一VSS接触端与多个第一读取端口的第一读取端口的第一读取端口VSS区域电连接在一起。第二带状单元的第二带状单元VSS区域通过第二VSS接触端与多个第二读取端口的第二读取端口的第二读取端口VSS区域电连接在一起。多个第一读取端口的第三读取端口的第三读取端口VSS区域通过第三VSS接触端与多个第二读取端口的第四读取端口的第四读取端口VSS区域电连接在一起。
在一些实施例中，第一VSS接触端被配置成将第一带状单元的第一带状单元VSS区域与第一读取端口的第一读取端口VSS区域相连接。第一读取位线接触端被配置为将第一读取端口的第一读取位线区域与第一读取位线的第一读取端口相连接。第二VSS接触端被配置为将第二带状单元的第二带状单元VSS区域与第二读取端口的第二读取端口VSS区域相连接。第二读取位线接触端被配置为将第二读取端口的第二读取位线区域与第二读取位线相连接。第一读取位线不同于第二读取位线。
上述方法示出了示例性的步骤，但不必按照所示的顺序执行这些步骤。根据公开的实施例的精神和范围，可以对这些步骤进行适当的添加、替换、改变顺序和/或删除。

Claims (10)

1.一种半导体结构，包括：
第一带状单元，具有第一带状单元参考电压(VSS)区域；
第一读取端口，具有第一读取端口VSS区域、第一读取端口读取位线区域和第一读取端口聚合物区域；以及
第一VSS端，被配置为将所述第一带状单元VSS区域与所述第一读取端口VSS区域电连接。
2.根据权利要求1所述的半导体结构，还包括：
第二带状单元，具有第二带状单元VSS区域；
第二读取端口，具有第二读取端口VSS区域，第二读取端口读取位线区域和第二读取端口聚合物区域；以及
第二VSS端，被配置为将所述第二带状单元VSS区域与所述第二读取端口VSS区域电连接，
其中，
所述第一VSS端和所述第二VSS端电连接在一起；
所述第一读取端口属于存储器宏的第一段；而
所述第二读取端口属于所述存储器宏的第二段。
3.根据权利要求2所述的半导体结构，还包括：
第三读取端口，属于所述第一段；
第四读取端口，属于所述第二段；以及
第三VSS接触端，被配置为将所述第三读取端口的第三读取端口VSS区域与所述第四读取端口的第四读取端口VSS区域相连接。
4.根据权利要求1所述的半导体结构，还包括：
第二读取端口，具有第二读取端口读取位线区域；以及
第一读取位线接触端，被配置为将所述第一读取端口读取位线区域与所述第二读取端口读取位线区域电连接。
5.根据权利要求1所述的半导体结构，其中，
所述第一读取端口VSS区域对应于所述第一读取端口的第一晶体管的源极区域；
所述第一读取端口读取位线区域对应于所述第一读取端口的第二晶体管的漏极区域；以及
所述第一读取端口聚合物区域对应于所述第二晶体管的栅极区域。
6.根据权利要求1所述的半导体结构，还包括：
第二带状单元，所述第一带状单元属于存储器宏的第一列，所述第二带状单元属于所述存储器宏的第二列；
第一带状单元聚合物端，被配置为将所述第一带状单元的第一带状单元聚合物区域与所述第二带状单元的第二带状单元聚合物区域电连接；
第二读取端口，具有第二读取端口聚合物区域；以及
第一读取端口聚合物端，被配置为将所述第一读取端口的所述第一读取端口聚合物区域与所述第二读取端口的所述第二读取端口聚合物区域电连接。
7.根据权利要求6所述的半导体结构，其中，所述第一带状单元聚合物端与所述第一VSS端电连接。
8.根据权利要求1所述的半导体结构，其中，所述第一VSS端通过位于扩散区域和第一金属层之间的第一通孔、位于所述第一金属层和第二金属层之间的第二通孔、位于所述第二金属层和第三金属层之间的第三通孔以及位于所述第三金属层和第四金属层之间的第四通孔与VSS线电连接。
9.一种结构，包括：
第一段，包括：
第一带状单元；以及
多个第一读取端口；以及
第二段，包括：
第二带状单元；以及
多个第二读取端口，
其中，
所述第一带状单元的第一带状单元参考电压(VSS)区域通过第
一VSS接触端与属于所述多个第一读取端口的第一读取端口的第一读取端口VSS区域电连接在一起；
所述第二带状单元的第二带状单元VSS区域通过第二VSS接触端与属于所述多个第二读取端口的第二读取端口的第二读取端口VSS区域电连接在一起；以及
属于所述多个第一读取端口的第三读取端口的第三读取端口VSS区域通过第三VSS接触端与属于所述多个第二读取端口的第四读取端口的第四读取端口VSS区域电连接在一起。
10.一种方法，包括：
将第一参考电压(VSS)接触端配置成将第一带状单元的第一带状单元VSS区域与第一读取端口的第一读取端口VSS区域相连接；
将第一读取位线接触端配置成将所述第一读取端口的所述第一读取位线区域与第一读取位线相连接；
将第二VSS接触端配置成将第二带状单元的第二带状单元VSS区域与第二读取端口的第二读取端口VSS区域相连接；以及
将第二读取位线接触端配置成将所述第二读取端口的第二读取位线区域与不同于所述第一读取位线的第二读取位线相连接。
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