CN107785053B - 存储器单元及存储器阵列 - Google Patents

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Abstract

本发明公开了一种存储器阵列包括复数个存储器单元，每一存储器单元包括第一选择晶体管、第一接续栅极晶体管、反熔丝晶体管、第二接续栅极晶体管及第二选择晶体管。第二接续栅极晶体管及第二选择晶体管会与第一接续栅极晶体管及第一选择晶体管以反熔丝晶体管为中心互相对成排列。透过两个接续栅极晶体管及两个选择晶体管所形成的对称路径，就能够减少存储器单元中晶体管的栅极宽度以及晶体管之间的隔离结构，进而减少存储器阵列所需的芯片面积。

Description

存储器单元及存储器阵列
技术领域
本发明是有关于一种存储器阵列，尤其是指一种小面积的一次性可编程存储器阵列。
背景技术
非挥发性存储器是一种能够在没有电源的情况下，保存所储存的信息的存储器。常见的非挥发性存储器包括磁带、光盘片、快闪存储器及其他以半导体制程实作的存储器。根据存储器所能够编程写入的次数不同，非挥发性存储器可区分为多次可编程(multi-time programmable，MTP)存储器及一次性可编程(one-time programmable，OTP)存储器。
图1为现有技术的一次性可编程存储器阵列10的示意图，存储器阵列10包括复数个存储器单元100。每一个存储器单元100包括选择晶体管110、接续栅极晶体管120及反熔丝晶体管130。选择晶体管110可用来选择进行编程写入的存储器单元。为了避免在写入存储器单元100的过程中，选择存储器110因接收到高压而崩溃，接续栅极晶体管120可设置在反熔丝晶体管130及选择晶体管110之间。当对存储器单元100进行写入时，反熔丝晶体管130将会被击穿而具有金氧半电容的功能，如此一来，内容为逻辑1的数据就会被写入一次性可编程存储器单元100中。
然而，在一次性可编程存储器单元100的布局中，两个存储器单元100是分别设置在相异的主动区中。同时，根据半导体制程布局的设计规定(design rule)，为了制程的稳定性，在两个主动区之间必须设置隔离结构，例如冗余多晶硅PO及扩散层边界多晶硅PODE。相似地，在存储器阵列10中，所有存储器单元100都会设置在各自独立的主动区中。因此存储器阵列的布局中到处都需设置冗余的隔离结构，而大大地增加存储器阵列10所需的芯片面积。
发明内容
为了能够减少存储器所需的芯片面积，本发明的一实施例提供一种存储器单元，存储器单元包括第一选择晶体管、第一接续栅极晶体管、反熔丝晶体管、第二接续栅极晶体管及第二选择晶体管。
第一选择晶体管具有第一端、第二端及栅极端，第一选择晶体管的第一端耦接于位线，及第一选择晶体管的栅极端耦接于字符线。第一接续栅极晶体管具有第一端、第二端及栅极端，第一接续栅极晶体管的第一端耦接于所述第一选择晶体管的所述第二端，及第一接续栅极晶体管的栅极端耦接于接续控制线。反熔丝晶体管具有第一端、第二端及栅极端，反熔丝晶体管的第一端耦接于所述第一接续栅极晶体管的所述第二端，及反熔丝晶体管的栅极端耦接于反熔丝控制线。第二接续栅极晶体管具有第一端、第二端及栅极端，第二接续栅极晶体管的第一端耦接于所述反熔丝晶体管的所述第二端，及第二接续栅极晶体管的栅极端耦接于所述接续控制线。第二选择晶体管具有第一端、第二端及栅极端，第二选择晶体管的第一端耦接于所述第二接续栅极晶体管的所述第二端，第二选择晶体管的第二端耦接于所述位线，及第二选择晶体管的栅极端耦接于所述字符线。
本发明的另一实施例提供一种存储器阵列，存储器阵列包括复数个存储器单元，每一存储器单元包括第一选择晶体管、第一接续栅极晶体管、反熔丝晶体管、第二接续栅极晶体管及第二选择晶体管。
第一选择晶体管具有第一端、第二端及栅极端，第一选择晶体管的第一端耦接于位线，及第一选择晶体管的栅极端耦接于字符线。第一接续栅极晶体管具有第一端、第二端及栅极端，第一接续栅极晶体管的第一端耦接于所述第一选择晶体管的所述第二端，及第一接续栅极晶体管的栅极端耦接于接续控制线。反熔丝晶体管具有第一端、第二端及栅极端，反熔丝晶体管的第一端耦接于所述第一接续栅极晶体管的所述第二端，及反熔丝晶体管的栅极端耦接于反熔丝控制线。第二接续栅极晶体管具有第一端、第二端及栅极端，第二接续栅极晶体管的第一端耦接于所述反熔丝晶体管的所述第二端，及第二接续栅极晶体管的栅极端耦接于所述接续控制线。第二选择晶体管具有第一端、第二端及栅极端，第二选择晶体管的第一端耦接于所述第二接续栅极晶体管的所述第二端，第二选择晶体管的第二端耦接于所述位线，及第二选择晶体管的栅极端耦接于所述字符线。其中设置在相同一行的存储器单元是设置在相同的主动区。
附图说明
图1为现有技术的一次性可编程存储器阵列的示意图。
图2为本发明一实施例的存储器阵列的示意图。
图3说明图2的存储器单元在写入操作期间所接收到的讯号电压。
图4说明图2的存储器单元在读取操作期间所接收到的讯号电压。
图5说明图2的存储器单元在反向读取操作期间所接收到的讯号电压。
图6为本发明一实施例的图2的存储器单元的结构示意图。
图7为图6的存储器单元的布局示意图。
图8为本发明另一实施例的存储器单元的结构示意图。
图9为本发明另一实施例的存储器单元的结构示意图。
图10为本发明另一实施例的存储器单元的结构示意图。
图11为本发明另一实施例的存储器单元的结构示意图。
其中，附图标记说明如下：
10、20 存储器阵列
100、2001,1至200M,N、300、400、 存储器单元
500、600
110、210、250、610、650 选择晶体管
120、220、240、320、340、420、 接续栅极晶体管
440、520、540、620、640
130、230、330、430、530、630 反熔丝晶体管
AA1、AA2、AA 主动区
PO 冗余多晶硅
PODE 扩散层边界多晶硅
W100、W200 栅极宽度
WL1、WLM 字符线
FL 接续控制线
AF1、AFM 反熔丝控制线
BL1、BLN 位线
V1 第一电位
V2 第二电位
V3 第三电位
V4 第四电位
210G、220G、230G、240G、250G 晶体管的栅极端
212、222、232、242、252 晶体管的第一端
214、224、234、244、254、 晶体管的源极/漏极延伸区
216、226、236、246、256
218、228、238、248、258 晶体管的第二端
426、444、434 晶体管的变形源极/漏极延伸区
W1 井区
具体实施方式
图2为本发明一实施例的存储器阵列20的示意图。存储器阵列20包括MxN个存储器单元2001,1至200M,N，M及N为正整数。每一存储器单元2001,1至200M,N包括第一选择晶体管210、第一接续栅极晶体管220、反熔丝晶体管230、第二接续栅极晶体管240及第二选择晶体管250。
每一存储器单元2001,1至200M,N具有相似的结构及操作原理。举例来说，存储器单元2001,1的第一选择晶体管210具有第一端、第二端及栅极端，第一选择晶体管210的第一端耦接于位线BL1，第一选择晶体管210的栅极端耦接于字符线WL1。存储器单元2001,1的第一接续栅极晶体管220具有第一端、第二端及栅极端，第一接续栅极晶体管220的第一端耦接于第一选择晶体管210的第二端，而第一接续栅极晶体管220的栅极端耦接于接续控制线FL。存储器单元2001,1的反熔丝晶体管230具有第一端、第二端及栅极端，反熔丝晶体管230的第一端耦接于第一接续栅极晶体管220的第二端，而反熔丝晶体管230的栅极端耦接于反熔丝控制线AF1。存储器单元2001,1的第二接续栅极晶体管240具有第一端、第二端及栅极端，第二接续栅极晶体管240的第一端耦接于反熔丝晶体管230的第二端，而第二接续栅极晶体管240的栅极端耦接于接续控制线FL。存储器单元2001,1的第二选择晶体管250具有第一端、第二端及栅极端，第二选择晶体管250的第一端耦接于第二接续栅极晶体管240的第二端，第二选择晶体管250的第二端耦接于位线BL1，而第二选择晶体管250的栅极端耦接于字符线WL1。
由于存储器单元2001,1的第一选择晶体管210及第二选择晶体管250会耦接至相同的字符线WL1，因此存储器单元2001,1的第一选择晶体管210及第二选择晶体管250会同步操作。同样的，由于存储器单元2001,1的第一接续栅极晶体管220及第二接续栅极晶体管240会耦接至相同的接续控制线FL，因此存储器单元2001,1的第一接续栅极晶体管220及第二接续栅极晶体管240会同步操作。
此外，在图2中，位于同一列的存储器单元可耦接至相同的反熔丝控制线、相同的接续控制线、相同的字符线以及相异的位线。举例来说，存储器单元2001,1至2001,N设置在同一列，而存储器单元2001,1至2001,N耦接至相同的反熔丝控制线AF1、相同的接续控制线FL及相同的字符线WL1。此外，存储器单元2001,1耦接至位线BL1，而存储器单元2001,N则耦接至位线BLN。相似的，存储器单元200M,1至200M,N设置在同一列，而存储器单元200M,1至200M,N耦接至相同的反熔丝控制线AFM、相同的接续控制线FL及相同的字符线WLM。此外，存储器单元200M,1耦接至位线BL1，而存储器单元200M,N则耦接至位线BLN。
再者，设置在相同一行的存储器单元可耦接至相异的反熔丝控制线、相异的字符线、相同的接续控制线及相同的位线。举例来说，存储器单元2001,1至200M,1设置在同一行，存储器单元2001,1耦接至反熔丝控制线AF1及字符线WL1，而存储器单元200M,1耦接至反熔丝控制线AFM及字符线WLM。此外，存储器单元2001,1及存储器单元200M,1耦接至相同的接续控制线FL及相同的位线BL1。相似的，存储器单元2001,N至200M,N设置在同一行，存储器单元2001,N耦接至反熔丝控制线AF1及字符线WL1，而存储器单元200M,N耦接至反熔丝控制线AFM及字符线WLM。此外，存储器单元2001,N及存储器单元200M,N耦接至相同的接续控制线FL及相同的位线BLN。在本实施例中，存储器单元2001,1至200M,N都耦接至相同的接续控制线FL，然而存储器单元2001,1至200M,N仍然能够通过其他控制线保持各自独立的运作。虽然位于相异列的存储器单元会耦接至相异的反熔丝控制线，亦即如图2所示，然而在本发明的部分实施例中，反熔丝控制线AF1至AFM也可彼此相耦接并同步操作。图3说明存储器单元2001,1至200M,N在存储器单元2001,1的写入操作期间所接收到的电压。在存储器单元2001,1的写入操作期间，字符线WL1处在第一电位V1至第二电位V2的范围内，接续控制线FL处在第二电位V2至第三电位V3的范围内，反熔丝控制线AF1处在第三电位V3，而位线VL1则处在第四电位V4。
第三电位V3大于第二电位V2，第二电位V2大于第一电位V1，且第一电位V1大于第四电位V4。在部分的实施例中，以16奈米制程所制造的存储器阵列为例，第三电位V3可为5伏特，第二电位V2可为1.8伏特，第一电位V1可为0.8伏特，而第四电位V4可为接地电位。然而在其他的实施例中，若存储器阵列是以其他制程制造，则第三电位V3、第二电位V2、第一电位V1及第四电位V4也可能为其他的电压值以符合实际的需求。
在存储器单元2001,1的写入操作期间，存储器单元2001,1的第一选择晶体管210、第一接续栅极晶体管220、第二接续栅极晶体管240及第二选择晶体管250会被导通。因此存储器单元2001,1的反熔丝晶体管230会被反熔丝控制线AF1及位线BL1之间的巨大电位差，亦即第三电位V3与第四电位V4之间的电位差，给击穿。
此外，在存储器单元2001,1的写入操作期间，与存储器单元2001,1设置在相同一列的存储器单元2001,N则不应被写入。因此，耦接至未被选定的存储器单元2001,N的位线BLN可处在第一电位V1。在此情况下，施加在存储器单元2001,N的反熔丝晶体管230的电位差将不足以击穿存储器单元2001,N的反熔丝晶体管230，因此存储器单元2001,N不会被写入。
再者，在存储器单元2001,1的写入操作期间，与存储器单元2001,1设置在相同一行的存储器单元200M,1也不应被写入。因此，耦接至未被选定的存储器单元200M,1的字符线WLM可处在第四电位V4，而耦接至未被选定的存储器单元200M,1的反熔丝控制线AFM可处在第四电位V4。在此情况下，由于反熔丝控制线AFM会处在低电位，因此存储器单元200M,1将不会被写入。
尽管反熔丝控制线AF1的电位可能会与其他反熔丝控制线的电位不同，如同图3所示在存储器单元2001,1的写入操作期间，反熔丝控制线AFM的电位即与反熔丝控制线AF1的电位不同，然而在本发明的部分实施例中，反熔丝控制线AF1至AFM也可以设定为相同的电位。也就是说，反熔丝控制线AF1至AFM可彼此互相耦接并同步操作。在此情况下，由于字符线WLM仍会处在第四电位V4，因此未被选定的存储器单元200M,1仍然不会被写入。此外，其他与存储器单元2001,1设置在相异行的未被选定的存储器单元，例如存储器单元200M,N，则可根据操作存储器单元2001,N相同的方式来操作。
图4说明存储器单元2001,1至200M,N在存储器单元2001,1的读取操作期间所接收到的电压。在存储器单元2001,1的读取操作期间，字符线WL1处在第一电位V1，接续控制线FL处在第一电位V1，反熔丝控制线AF1可处在第一电位V1至第二电位V2的范围内，而位线BL1则处在第四电位V4。在此情况下，存储器单元2001,1的第一选择晶体管210、第一接续栅极晶体管220、第二接续栅极晶体管240及第二选择晶体管250都会被导通，因此储存在存储器单元2001,1的反熔丝晶体管230的数据就可通过位线BL1读出。
此外，在存储器单元2001,1的读取操作期间，与存储器单元2001,1设置在相同一列的存储器单元2001,N并未不会读取。因此，在存储器单元2001,1的读取操作期间，耦接至未被选定的存储器单元2001,N的位线BLN可处在第一电位V1。在此情况下，存储器单元2001,N的第一选择晶体管210、第一接续栅极晶体管220、第二接续栅极晶体管240及第二选择晶体管250会被截止，因此储存在存储器单元2001,N的反熔丝晶体管230的数据就不会从位线BLN读出。
再者，在存储器单元2001,1的读取操作期间，与存储器单元2001,1设置在相同一行的存储器单元200M,1也不会被读取。因此，在存储器单元2001,1的读取操作期间，耦接至未被选定的存储器单元200M,1的字符线WLM可处在第四电位V4，而耦接至未被选定的存储器单元200M,1的反熔丝控制元线AFM可处在第四电位V4。在此情况下，存储器单元200M,1的第一选择晶体管210及第二选择晶体管250会被截止，因此储存在存储器单元200M,1的反熔丝晶体管230的数据就不会从位线BL1读出。
此外，虽然反熔丝控制线AF1的电位可能会与其他反熔丝控制线的电位不同，如同图4所示在存储器单元2001,1的读取操作期间，反熔丝控制线AFM的电位即与反熔丝控制线AF1的电位不同，然而在本发明的部分实施例中，反熔丝控制线AF1至AFM也可以设定为相同的电位。也就是说，反熔丝控制线AF1至AFM可彼此互相耦接并同步操作。在此情况下，由于字符线WLM仍会处在第四电位V4，因此未被选定的存储器单元200M,1仍然不会被读取。此外，其他与存储器单元2001,1设置在相异行的未被选定的存储器单元，例如存储器单元200M,N，则可根据操作存储器单元2001,N相同的方式来操作。
在部分实施例中，存储器阵列可以支持反向读取操作以读取存储器单元中所储存的数据。图5说明存储器单元2001,1至200M,N在存储器单元2001,1的反向读取操作期间所接收到的电压。在存储器单元2001,1的反向读取操作期间，字符线WL1处在第一电位V1至第二电位V2的范围，接续控制线FL处在第一电位V1至第二电位V2的范围，反熔丝控制线AF1可处在第四电位V4，而位线BL1则处在第一电位V1至第二电位V2。在此情况下，存储器单元2001,1的第一选择晶体管210、第一接续栅极晶体管220、第二接续栅极晶体管240及第二选择晶体管250都会被导通，因此储存在存储器单元2001,1的反熔丝晶体管230的数据就可通过位线BL1读出。
此外，在存储器单元2001,1的反向读取操作期间，与存储器单元2001,1设置在相同一列的存储器单元2001,N并不会被读取。因此，在存储器单元2001,1的反向读取操作期间，耦接至未被选定的存储器单元2001,N的位线BLN可处在第四电位V4。在此情况下，存储器单元2001,N的第一选择晶体管210、第一接续栅极晶体管220、第二接续栅极晶体管240及第二选择晶体管250会被截止，因此储存在存储器单元2001,N的反熔丝晶体管230的数据就不会从位线BLN读出。
再者，在存储器单元2001,1的反向读取操作期间，与存储器单元2001,1设置在相同一行的存储器单元200M,1也不会被读取。因此，在存储器单元2001,1的反向读取操作期间，耦接至未被选定的存储器单元200M,1的字符线WLM可处在第四电位V4，而耦接至未被选定的存储器单元200M,1的反熔丝控制元线AFM可处在第四电位V4。在此情况下，存储器单元200M,1的第一选择晶体管210及第二选择晶体管250会被截止，因此储存在存储器单元200M,1的反熔丝晶体管230的数据就不会从位线BL1读出。
此外，在本发明的部分实施例中，在存储器单元2001,1的反向读取操作期间，反熔丝控制线AF1至AFM也可以彼此互相耦接并同步操作。在此情况下，由于字符线WLM仍会处在第四电位V4，因此未被选定的存储器单元200M,1仍然不会被读取。此外，其他与存储器单元2001,1设置在相异行的未被选定的存储器单元，例如存储器单元200M,N，则可根据操作存储器单元2001,N相同的方式来操作。
由于第一选择晶体管210及第一接续栅极晶体管220会与第二选择晶体管250及第二接续栅极晶体管240同步操作，因此自存储器阵列20中每一个存储器单元2001,1至200M,N所产生的读取电流都可经由两条不同的路径流入对应的位线。也因此，第一选择晶体管210的栅极宽度、第二选择晶体管250的栅极宽度、第一接续栅极晶体管220的栅极宽度及第二接续栅极晶体管240的栅极宽度可小于现有技术中的选择晶体管110的栅极宽度，而不会影响到存储器单元的驱动能力。举例来说，当将第一选择晶体管210、第二选择晶体管250、第一接续栅极晶体管220及第二接续栅极晶体管240的栅极宽度减少百分之五十时，由第一选择晶体管210与第一接续栅极晶体管220以及第二接续栅极晶体管240与第二选择晶体管250所形成的两条电流路径仍然可以维持与现有技术相同的驱动能力(产生相同大小的读取电流)。
图6为本发明一实施例的存储器阵列20的存储器单元2001,1及2002,1的结构示意图。存储器单元2001,1及2002,1具有相同的结构。图7为存储器阵列20的存储器单元2001,1及2002,1的布局示意图。
在图6中，第一选择晶体管210另具有第一源极/漏极延伸区214耦接于第一选择晶体管210的第一端212，以及第二源极/漏极延伸区216耦接于第一选择晶体管210的第二端218。第一源极/漏极延伸区214及第二源极/漏极延伸区216都设置在第一选择晶体管210的栅极端210G的下方。
第一接续栅极晶体管220另具有第一源极/漏极延伸区224耦接于第一接续栅极晶体管220的第一端222，以及第二源极/漏极延伸区226耦接于第一接续栅极晶体管220的第二端228。第一源极/漏极延伸区224及第二源极/漏极延伸区226都设置在第一接续栅极晶体管220的栅极端220G的下方。
反熔丝晶体管230另具有第一源极/漏极延伸区234耦接于反熔丝晶体管230的第一端232，以及第二源极/漏极延伸区236耦接于反熔丝晶体管230的第二端238，第一源极/漏极延伸区234及第二源极/漏极延伸区236都设置在反熔丝晶体管230的栅极端230G下方。
第二接续栅极晶体管240另具有第一源极/漏极延伸区246耦接于第二接续栅极晶体管240的第二端248，以及第二源极/漏极延伸区244耦接于第二接续栅极晶体管240的第一端242。第一源极/漏极延伸区246及第二源极/漏极延伸区244都设置在第二接续栅极晶体管240的栅极端240G的下方。
第二选择晶体管250另具有第一源极/漏极延伸区254耦接于第二选择晶体管250的第一端252，及第二源极/漏极延伸区256耦接于第二选择晶体管250的第二端258。第一源极/漏极延伸区254及第二源极/漏极延伸区256都设置在第二选择晶体管250的栅极端250G的下方。
由于存储器单元2001,1的第一选择晶体管210的第一端212及第二选择晶体管250的第二端258都会耦接至位线BL1，存储器单元2001,1可与其他同样耦接至位线BL1的存储器单元设置在相同的主动区AA。也就是说，设置在相同一行的存储器单元可都设置在相同的主动区。举例来说，由于存储器单元2002,1至200M,1都耦接至相同的位线BL1，存储器单元2002,1至200M,1都可与存储器单元2001,1设置在相同的主动区AA。
通过共享相同的主动区，就能够免除大部分的隔离结构，例如免除现有技术所使用的冗余多晶硅或扩散层边界多晶硅。虽然每一个存储器单元2001,1至200M,1中可能较现有技术的存储器单元100包括更多的晶体管，然而第一选择晶体管210、第二选择晶体管250、第一接续栅极晶体管220及第二接续栅极晶体管240的栅极宽度都可小于现有技术的选择晶体管110及接续栅极晶体管120的栅极宽度。因此，存储器阵列20的整体芯片面积仍然能够显著地减小。举例来说，图7所示的第一选择晶体管210、第二选择晶体管250、第一接续栅极晶体管220及第二接续栅极晶体管240的栅极宽度W200可设计成图2所示的选择晶体管110及接续栅极晶体管120的栅极宽度W100的百分之五十。在此情况下，存储器阵列20的面积可较现有技术的存储器阵列缩小百分之三十，且不会减弱驱动能力。
在本发明的部分实施例中，第一选择晶体管210、第一接续栅极晶体管220、第二接续栅极晶体管240及第二选择晶体管250可为N型金氧半晶体管，且反熔丝晶体管230可利用金氧半电容形成。在此情况下，第一选择晶体管210的第一端212及第二端218、第一接续栅极晶体管220的第一端222及第二端228、反熔丝晶体管230的第一端232及第二端238、第二接续栅极晶体管240的第一端242及第二端248及第二选择晶体管250的第一端252及第二端258都可为N型参杂的源极/漏极。此外，源极/漏极延伸区214、216、224、226、234、236、244、246、254及256可都为参杂浓度较源极/漏极低的N型参杂区域。
源极/漏极延伸区能够降低穿透效应(punch through effect)带来的影响。由于每一存储器单元2001,1至200M,N的两条电流路径都是由第一选择晶体管210及第二选择晶体管250、第一接续栅极晶体管220及第二接续栅极晶体管240所控制，因此即便在未设置第一源极/漏极延伸区234及第二源极/漏极延伸区236的情况下，反熔丝晶体管230两侧的接续晶体管及选择晶体管仍然能够避免反熔丝晶体管230受到穿透效应。
图8为本发明一实施例的存储器单元300的结构示意图。存储器单元300与存储器单元2001,1具有相似的结构。两者的差异主要在于，存储器单元300包括第一选择晶体管210、第一接续栅极晶体管320、反熔丝晶体管330、第二接续栅极晶体管340及第二选择晶体管250。
第一接续栅极晶体管320包括第一源极/漏极延伸区224耦接于第一接续栅极晶体管320的第一端222，但与第一接续栅极晶体管220不同的是，第一接续栅极晶体管320不包括第二源极/漏极延伸区226。反熔丝晶体管330则不包括第一源极/漏极延伸区234及第二源极/漏极延伸区236。第二接续栅极晶体管340包括第一源极/漏极延伸区246耦接于第二接续栅极晶体管340的第二端248，但与第二接续栅极晶体管240不同的是，第二接续栅极晶体管340不包括第二源极/漏极延伸区244。
通过移除靠近反熔丝晶体管330附近的源极/漏极延伸区，就能够减少存储器单元300的反熔丝晶体管330所产生的接面漏电流，进而减少存储器单元300的电流损耗。
由于存储器单元300的第一选择晶体管210的第一端212及第二选择晶体管250的第二端258仍都会耦接至位线BL1，因此存储器单元300仍然可以与其他耦接至相同位线BL1的存储器单元设置在相同的主动区。也就是说，设置在相同一行的存储器单元仍然可以设置在相同的主动区。如此一来，当使用存储器单元300来替代存储器阵列20中的存储器单元2001,1至200M,N时，存储器阵列的整体面积仍小于现有技术的存储器阵列的面积。
此外，在部分实施例中，部分的源极/漏极延伸区可由变形源极/漏极延伸区取代，变形源极/漏极延伸区的参杂浓度会较源极/漏极延伸区更低。图9为本发明一实施例的存储器单元400的结构示意图。存储器单元400与存储器单元2001,1具有相似的结构。两者的差异主要在于，存储器单元400包括第一选择晶体管210、第一接续栅极晶体管420、反熔丝晶体管430、第二接续栅极晶体管440及第二选择晶体管250。
第一接续栅极晶体管420包括第一源极/漏极延伸区224耦接于第一接续栅极晶体管420的第一端222，以及变形源极/漏极延伸区426耦接于第一接续栅极晶体管420的第二端228。第一源极/漏极延伸区224及变形源极/漏极延伸区426都设置在第一接续栅极晶体管420的栅极端220G的下方。
反熔丝晶体管430包括变形源极/漏极延伸区434耦接于反熔丝晶体管430的第一端232及第二端238。变形源极/漏极延伸区434可设置在反熔丝晶体管430的栅极端230G的下方。
第二接续栅极晶体管440包括第一源极/漏极延伸区246耦接于第二接续栅极晶体管440的第二端248，以及变形源极/漏极延伸区444耦接于第二接续栅极晶体管440的第一端242。第一源极/漏极延伸区246及变形源极/漏极延伸区444都设置在第二接续栅极晶体管440的栅极端240G的下方。
在此情况下，反熔丝晶体管430可形成为反熔丝变容。此外，由于存储器单元400的第一选择晶体管210的第一端212及第二选择晶体管250的第二端258仍都会耦接至位线BL1，因此存储器单元400仍然可以与其他耦接至相同位线BL1的存储器单元设置在相同的主动区。也就是说，设置在相同一行的存储器单元仍然可以设置在相同的主动区。如此一来，当使用存储器单元400来替代存储器阵列20中的存储器单元2001,1至200M,N时，存储器阵列的整体面积仍小于现有技术的存储器阵列的面积。
图10为为本发明一实施例的存储器单元500的结构示意图。存储器单元500与存储器单元2001,1具有相似的结构。两者的差异主要在于，存储器单元500包括第一选择晶体管210、第一接续栅极晶体管520、反熔丝晶体管530、第二接续栅极晶体管540及第二选择晶体管250。
在图10中，第一接续栅极520的第二端228、反熔丝晶体管530的第一端232及第二端238，以及第二接续栅极晶体管540的第一端242可都设置在井区W1。在部分实施例中，第一选择晶体管210、第一接续栅极晶体管520、反熔丝晶体管530、第二接续栅极晶体管540及第二选择晶体管250可由N型金氧半晶体管形成，而井区W1则可为N型井。
在此情况下，反熔丝晶体管530可形成为反熔丝电容。此外，由于存储器单元500的第一选择晶体管210的第一端212及第二选择晶体管250的第二端258仍都会耦接至位线BL1，因此存储器单元500仍然可以与其他耦接至相同位线BL1的存储器单元设置在相同的主动区。也就是说，设置在相同一行的存储器单元仍然可以设置在相同的主动区。如此一来，当使用存储器单元500来替代存储器阵列20中的存储器单元2001,1至200M,N时，存储器阵列的整体面积仍小于现有技术的存储器阵列的面积。
再者，在存储器阵列20中，第一选择晶体管210的栅极端210G的栅极氧化层的厚度、第一接续栅极晶体管220的栅极端220G的栅极氧化层的厚度、反熔丝晶体管230的栅极端230G的栅极氧化层的厚度、第二选择晶体管240的栅极端240G的栅极氧化层的厚度，及第二接续栅极晶体管250的栅极端250G的栅极氧化层的厚度实质上都可相同。
然而，在本发明的部分实施例中，由于选择晶体管与接续栅极晶体管都可能会接收到外部讯号，因此选择晶体管与接续栅极晶体管可利用能够耐高压的输入输出装置的制程来制作，而反熔丝晶体管则可利用耐压较低的核心装置的制程来制作。在此情况下，选择晶体管与接续栅极晶体管的栅极端的栅极氧化层厚度就会大于反熔丝晶体管的栅极端的栅极氧化层厚度。
图11为本发明一实施例的存储器单元600的结构示意图。存储器单元600与存储器单元2001,1具有相似的结构。两者的差异主要在于，存储器单元600包括第一选择晶体管610、第一接续栅极晶体管620、反熔丝晶体管630、第二接续栅极晶体管640及第二选择晶体管650。第一选择晶体管610的栅极端的栅极氧化层的厚度、第一接续栅极晶体管620的栅极端的栅极氧化层的厚度、第二接续栅极晶体管640的栅极端的栅极氧化层的厚度及第二选择晶体管650的栅极端的栅极氧化层的厚度可实质上都相同，且大于反熔丝晶体管630的栅极端的栅极氧化层的厚度。在本发明的部分实施例中，相较于存储器单元2001,1，存储器单元600可在高电位讯号的情况下操作。
综上所述，由于本发明的实施例所提供的存储器单元可以经由两条不同的路径耦接至位线，因此每个存储器单元内的晶体管的栅极宽度都能够减少，且耦接至相同位线的存储器单元都能够设置在相同的主动区中。如此一来，使用本发明的实施例所提供的存储器单元的存储器阵列就能够显著的减少所需的面积同时也不会影响存储器的驱动能力。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (34)

1.一种存储器单元，其特征在于，包括：
第一选择晶体管，具有第一端耦接于位线，第二端，及栅极端耦接于字符线；
第一接续栅极晶体管，具有第一端耦接于所述第一选择晶体管的所述第二端，第二端，及栅极端耦接于接续控制线；
反熔丝晶体管，具有第一端耦接于所述第一接续栅极晶体管的所述第二端，第二端，及栅极端耦接于反熔丝控制线；
第二接续栅极晶体管，具有第一端耦接于所述反熔丝晶体管的所述第二端，第二端，及栅极端耦接于所述接续控制线；及
第二选择晶体管，具有第一端耦接于所述第二接续栅极晶体管的所述第二端，第二端耦接于所述位线，及栅极端耦接于所述字符线。
2.如权利要求1所述的存储器单元，其特征在于：
所述第一选择晶体管另具有第一源极/漏极延伸区耦接于所述第一选择晶体管的所述第一端，及第二源极/漏极延伸区耦接于所述第一选择晶体管的所述第二端，所述第一源极/漏极延伸区及所述第二源极/漏极延伸区都设置在所述第一选择晶体管的所述栅极端的下方；
所述第一接续栅极晶体管另具有第一源极/漏极延伸区设置在所述第一接续栅极晶体管的所述栅极端的下方，且耦接于所述第一接续栅极晶体管的所述第一端；
所述第二接续栅极晶体管另具有第一源极/漏极延伸区设置在所述第二接续栅极晶体管的所述栅极端的下方，且耦接于所述第二接续栅极晶体管的所述第二端；及
所述第二选择晶体管另具有第一源极/漏极延伸区耦接于所述第二选择晶体管的所述第一端，及第二源极/漏极延伸区耦接于所述第二选择晶体管的所述第二端，所述第一源极/漏极延伸区及所述第二源极/漏极延伸区都设置在所述第二选择晶体管的所述栅极端的下方。
3.如权利要求2所述的存储器单元，其特征在于所述反熔丝晶体管是金氧半电容。
4.如权利要求2所述的存储器单元，其特征在于：
所述第一接续栅极晶体管另具有第二源极/漏极延伸区设置在所述第一接续栅极晶体管的所述栅极端的下方，且耦接于所述第一接续栅极晶体管的所述第二端；
所述反熔丝晶体管另具有第一源极/漏极延伸区耦接于所述反熔丝晶体管的所述第一端，及第二源极/漏极延伸区耦接于所述反熔丝晶体管的所述第二端，所述第一源极/漏极延伸区及所述第二源极/漏极延伸区都设置在所述反熔丝晶体管的所述栅极端下方；及
所述第二接续栅极晶体管另具有第二源极/漏极延伸区设置在所述第二接续栅极晶体管的所述栅极端的下方，且耦接于所述第二接续栅极晶体管的所述第一端。
5.如权利要求4所述的存储器单元，其特征在于所述反熔丝晶体管是金氧半电容。
6.如权利要求2所述的存储器单元，其特征在于：
所述第一接续栅极晶体管另具有变形源极/漏极延伸区设置在所述第一接续栅极晶体管的所述栅极端的下方，且耦接于所述第一接续栅极晶体管的所述第二端；
所述反熔丝晶体管另具有变形源极/漏极延伸区设置在所述反熔丝晶体管的所述栅极端下方，且耦接于所述反熔丝晶体管的所述第一端及所述第二端；及
所述第二接续栅极晶体管另具有变形源极/漏极延伸区设置在所述第二接续栅极晶体管的所述栅极端的下方，且耦接于所述第二接续栅极晶体管的所述第一端。
7.如权利要求6所述的存储器单元，其特征在于所述反熔丝晶体管是反熔丝变容。
8.如权利要求2所述的存储器单元，其特征在于：
所述第一接续栅极晶体管的所述第二端、所述反熔丝晶体管的所述第一端及所述第二端，及所述第二接续栅极晶体管的所述第一端都设置在井区。
9.如权利要求8所述的存储器单元，其特征在于：
所述第一选择晶体管、所述第一接续栅极晶体管、所述第二选择晶体管及所述第二接续栅极晶体管都是利用N型金氧半场效晶体管形成；及
所述井区是N型井。
10.如权利要求8所述的存储器单元，其特征在于所述反熔丝晶体管是反熔丝变容。
11.如权利要求1所述的存储器单元，其特征在于所述第一选择晶体管的所述栅极端的栅极氧化层的厚度、所述第一接续栅极晶体管的所述栅极端的栅极氧化层的厚度、所述反熔丝晶体管的所述栅极端的栅极氧化层的厚度、所述第二选择晶体管的所述栅极端的栅极氧化层的厚度，及所述第二接续栅极晶体管的所述栅极端的栅极氧化层的厚度实质上都相同。
12.如权利要求1所述的存储器单元，其特征在于所述第一选择晶体管的所述栅极端的栅极氧化层的厚度、所述第一接续栅极晶体管的所述栅极端的栅极氧化层的厚度、所述第二选择晶体管的所述栅极端的栅极氧化层的厚度，及所述第二接续栅极晶体管的所述栅极端的栅极氧化层的厚度实质上相同且大于所述反熔丝晶体管的所述栅极端的栅极氧化层的厚度。
13.一种存储器阵列，其特征在于，包括复数个存储器单元，每一存储器单元包括：
第一选择晶体管，具有第一端耦接于位线，第二端，及栅极端耦接于字符线；
第一接续栅极晶体管，具有第一端耦接于所述第一选择晶体管的所述第二端，第二端，及栅极端耦接于接续控制线；
反熔丝晶体管，具有第一端耦接于所述第一接续栅极晶体管的所述第二端，第二端，及栅极端耦接于熔丝控制线；
第二接续栅极晶体管，具有第一端耦接于所述反熔丝晶体管的所述第二端，第二端，及栅极端耦接于所述接续控制线；及
第二选择晶体管，具有第一端耦接于所述第二接续栅极晶体管的所述第二端，第二端耦接于所述位线，及栅极端耦接于所述字符线；
其中设置在相同一行的存储器单元是设置在相同的主动区。
14.如权利要求13所述的存储器阵列，其特征在于：
所述第一选择晶体管另具有第一源极/漏极延伸区耦接于所述第一选择晶体管的所述第一端，及第二源极/漏极延伸区耦接于所述第一选择晶体管的所述第二端，所述第一源极/漏极延伸区及所述第二源极/漏极延伸区都设置在所述第一选择晶体管的所述栅极端的下方；
所述第一接续栅极晶体管另具有第一源极/漏极延伸区设置在所述第一接续栅极晶体管的所述栅极端的下方，且耦接于所述第一接续栅极晶体管的所述第一端；
所述第二接续栅极晶体管另具有第一源极/漏极延伸区设置在所述第二接续栅极晶体管的所述栅极端的下方，且耦接于所述第二接续栅极晶体管的所述第二端；及
所述第二选择晶体管另具有第一源极/漏极延伸区耦接于所述第二选择晶体管的所述第一端，及第二源极/漏极延伸区耦接于所述第二选择晶体管的所述第二端，所述第一源极/漏极延伸区及所述第二源极/漏极延伸区都设置在所述第二选择晶体管的所述栅极端的下方。
15.如权利要求14所述的存储器阵列，其特征在于所述反熔丝晶体管是金氧半电容。
16.如权利要求14所述的存储器阵列，其特征在于：
所述第一接续栅极晶体管另具有第二源极/漏极延伸区设置在所述第一接续栅极晶体管的所述栅极端的下方，且耦接于所述第一接续栅极晶体管的所述第二端；
所述反熔丝晶体管另具有第一源极/漏极延伸区耦接于所述反熔丝晶体管的所述第一端，及第二源极/漏极延伸区耦接于所述反熔丝晶体管的所述第二端，所述第一源极/漏极延伸区及所述第二源极/漏极延伸区都设置在所述反熔丝晶体管的所述栅极端下方；及
所述第二接续栅极晶体管另具有第二源极/漏极延伸区设置在所述第二接续栅极晶体管的所述栅极端的下方，且耦接于所述第二接续栅极晶体管的所述第一端。
17.如权利要求16所述的存储器阵列，其特征在于所述反熔丝晶体管是金氧半电容。
18.如权利要求14所述的存储器阵列，其特征在于：
所述第一接续栅极晶体管另具有变形源极/漏极延伸区设置在所述第一接续栅极晶体管的所述栅极端的下方，且耦接于所述第一接续栅极晶体管的所述第二端；
所述反熔丝晶体管另具有变形源极/漏极延伸区设置在所述反熔丝晶体管的所述栅极端下方，且耦接于所述反熔丝晶体管的所述第一端及所述第二端；及
所述第二接续栅极晶体管另具有变形源极/漏极延伸区设置在所述第二接续栅极晶体管的所述栅极端的下方，且耦接于所述第二接续栅极晶体管的所述第一端。
19.如权利要求18所述的存储器阵列，其特征在于所述反熔丝晶体管是反熔丝变容。
20.如权利要求14所述的存储器阵列，其特征在于：
所述第一接续栅极晶体管的所述第二端、所述反熔丝晶体管的所述第一端及所述第二端，及所述第二接续栅极晶体管的所述第一端都设置在井区。
21.如权利要求20所述的存储器阵列，其特征在于：
所述第一选择晶体管、所述第一接续栅极晶体管、所述第二选择晶体管及所述第二接续栅极晶体管都是利用N型金氧半场效晶体管形成；及
所述井区是N型井。
22.如权利要求21所述的存储器阵列，其特征在于所述反熔丝晶体管是反熔丝变容。
23.如权利要求13所述的存储器阵列，其特征在于所述第一选择晶体管的所述栅极端的栅极氧化层的厚度、所述第一接续栅极晶体管的所述栅极端的栅极氧化层的厚度、所述反熔丝晶体管的所述栅极端的栅极氧化层的厚度、所述第二选择晶体管的所述栅极端的栅极氧化层的厚度，及所述第二接续栅极晶体管的所述栅极端的栅极氧化层的厚度实质上都相同。
24.如权利要求13所述的存储器阵列，其特征在于所述第一选择晶体管的所述栅极端的栅极氧化层的厚度、所述第一接续栅极晶体管的所述栅极端的栅极氧化层的厚度、所述第二选择晶体管的所述栅极端的栅极氧化层的厚度，及所述第二接续栅极晶体管的所述栅极端的栅极氧化层的厚度实质上相同且大于所述反熔丝晶体管的所述栅极端的栅极氧化层的厚度。
25.如权利要求13所述的存储器阵列，其特征在于：
设置在相同一列的存储器单元是耦接于相同的反熔丝控制线、相同的接续控制线、相同的字符线及相异的复数条位线；及
设置在相同一行的存储器单元是耦接于相异的复数条反熔丝控制线、相异的复数条字符线、相同的所述接续控制线及相同的位线。
26.如权利要求25所述的存储器阵列，其特征在于：
在所述存储器单元的写入操作期间：
所述字符线是处在第一电位至第二电位的范围内；
所述接续控制线是处在所述第二电位至第三电位的范围内；
所述反熔丝控制线是处在所述第三电位；及
所述位线是处在第四电位；及
所述第三电位大于所述第二电位，所述第二电位大于所述第一电位，且
所述第一电位大于所述第四电位。
27.如权利要求26所述的存储器阵列，其特征在于：
在所述存储器单元的所述写入操作期间：
耦接于未选定的存储器单元的位线是处在所述第一电位，且所述未选定的存储器单元是与所述存储器单元设置在相同的一列。
28.如权利要求26所述的存储器阵列，其特征在于：
在所述存储器单元的所述写入操作期间：
耦接于未选定的存储器单元的字符线是处在所述第四电位，且所述未选定的存储器单元是与所述存储器单元设置在相同的一行；及
耦接于所述未选定的存储器单元的反熔丝控制线是处在所述第四电位。
29.如权利要求25所述的存储器阵列，其特征在于：
在所述存储器单元的读取操作期间：
所述字符线是处在第一电位；
所述接续控制线是处在所述第一电位；
所述反熔丝控制线是处在所述第一电位至第二电位的范围；及
所述位线是处在第四电位；及
所述第二电位大于所述第一电位，且所述第一电位大于所述第四电位。
30.如权利要求29所述的存储器阵列，其特征在于：
在所述存储器单元的所述读取操作期间：
耦接于未选定的存储器单元的位线是处在所述第一电位，且所述未选定的存储器单元是与所述存储器单元设置在相同的一列。
31.如权利要求29所述的存储器阵列，其特征在于：
在所述存储器单元的所述读取操作期间：
耦接于未选定的存储器单元的字符线是处在所述第四电位，且所述未选定的存储器单元是与所述存储器单元设置在相同的一行；及
耦接于所述未选定的存储器单元的反熔丝控制线是处在所述第四电位。
32.如权利要求25所述的存储器阵列，其特征在于：
在所述存储器单元的反向读取操作期间：
所述字符线是处在第一电位至第二电位的范围；
所述接续控制线是处在所述第一电位至所述第二电位的范围；
所述反熔丝控制线是处在第四电位；及
所述位线是处在所述第一电位至所述第二电位的范围；及
所述第二电位大于所述第一电位，且所述第一电位大于所述第四电位。
33.如权利要求32所述的存储器阵列，其特征在于：
在所述存储器单元的所述反向读取操作期间：
耦接于未选定的存储器单元的位线是处在所述第四电位，且所述未选定的存储器单元是与所述存储器单元设置在相同的一列。
34.如权利要求32所述的存储器阵列，其特征在于：
在所述存储器单元的所述反向读取操作期间：
耦接于未选定的存储器单元的字符线是处在所述第四电位，且所述未选定的存储器单元是与所述存储器单元设置在相同的一行；及
耦接于所述未选定的存储器单元的反熔丝控制线是处在所述第四电位。
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