CN101556828A - 非易失性存储设备单位单元和具有它的非易失性存储设备 - Google Patents

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Abstract

本发明涉及一种非易失性存储设备单位单元和具有它的非易失性存储设备。公开了一种一次性可编程(OTP)单位单元和具有该单位单元的非易失性存储设备。非易失性存储设备的单位单元包括：连接在输出端子和地电压端子之间的反熔丝；连接到输出端子以将写电压转移到该输出端子的第一开关单元；以及连接到输出端子以将读电压转移到该输出端子的第二开关单元。

Description

非易失性存储设备单位单元和具有它的非易失性存储设备
相关申请的交叉引用
本发明要求2008年2月13日提交的韩国专利申请No.10-2008-0013045的优先权，其内容通过引用合并于此。
技术领域
本发明涉及半导体设计技术；尤其涉及一次性可编程(OTP)单位单元，以及具有该单位单元的非易失性存储设备。
背景技术
由于一次性可编程(OTP)存储设备具有即使在断电状态下也能保持被存储在存储器单元中的数据的非易失性的特征，因此它们作为能够替代存储棒、通用串行总线(USB)设备以及硬盘的存储设备而变得被广泛应用。
图1是传统的OTP单位单元的等效电路图。
参考图1，传统的OTP单位单元包括连接在第一输入端子A和节点B之间的反熔丝ANT_FS、在节点B和输出端子E(即，在读操作中通过其输出数据的端子)之间串联连接的n沟道晶体管NM1和NM2。
在下文中，将对传统的OTP单位单元的写/读操作进行描述。
表1
模式/端子(节点) A C D
  写操作   VPP   L   L
  读操作   VDD   H   H
写操作
首先，将节点B接地。然后，高电压VPP被施加到第一输入端子A，对应于地电压的逻辑低电平L被施加到第二和第三输入端子C和D。因此，在包括MOS晶体管的反熔丝ANT_FS的衬底和栅极之间形成高电场，以击穿在衬底和栅极之间形成的栅极绝缘层。这样，反熔丝ANT_FS的衬底和栅极被电短路。
读操作
当写操作完成后，电源电压VDD被施加到第一输入端子A，且对应于电源电压VDD的逻辑高电平H被施加到第二和第三输入端子C和D。因此，从第一输入端子A经过反熔丝ANT_FS以及第一和第二晶体管NM1和NM2到输出端子E形成电流路径。这样，施加到第一输入端子A的电源电压VDD被转移到输出端子E，从而检测电源电压VDD。
然而，图1所示的传统的OTP单位单元具有如下局限性。
如上所述，在读操作中从第一输入端子A到输出端子E形成的电流路径(即数据路径)必须包括串联连接的第一和第二晶体管NM1和NM2。因此，通过输出端子E检测的最终数据是以由第一和第二晶体管NM1和NM2的阈值电压的和(即，VDD-2Vt，其中“Vt”表示第一和第二晶体管NM1和NM2中的每个的阈值电压)形成的电压降的状态输出的。这样，通过输出端子E感测的数据的感测余量由于电压降而降低，这导致故障。该故障导致OTP单位单元的读操作可靠性的降低。
发明内容
本发明实施例涉及非易失性存储设备的单位单元以及具有该单位单元的非易失性存储设备，其可以在读操作中提高数据感测余量，由此使得能够提高操作的可靠性。
根据本发明的一个方面，提供了一种非易失性存储设备的单位单元，该单位单元包括：连接在输出端子和地电压端子之间的反熔丝；连接到输出端子以将写电压转移到该输出端子的第一开关单元；以及连接到输出端子以将读电压转移到该输出端子的第二开关单元。
根据本发明的另一个方面，提供了一种非易失性存储设备的单位单元，该单位单元包括：连接在节点和地电压端子之间的反熔丝；连接到节点以将写电压转移到该节点的第一开关单元；连接在节点和输出端子之间的第二开关单元；连接到输出端子以将读电压转移到该输出端子的第三开关单元。
根据本发明的另一个方面，提供了一种非易失性存储设备，包括：单元阵列，该单元阵列包括以矩阵类型排列的多个单位单元；共同连接到单位单元的输出端子的多个数据线；以及包括用于分别对数据线的电压进行反相的反相器的多个传感器单元。
根据本发明的另一个方面，提供了一种非易失性存储设备，包括：单元阵列，该单元阵列包括权利要求1所述的、以矩阵类型排列的多个单位单元；多个写驱动线，用于选择和控制单位单元的第一开关单元；多个第一读驱动线，用于选择和控制单位单元的第二开关单元；多个数据线，连接到单位单元的输出端子；多个第三开关单元，用于将读电压转移到数据线；第二读驱动线，用于共同选择和控制第三开关单元；以及多个传感器单元，用于感测数据线的电压。
根据本发明的另一个方面，提供了一种非易失性存储设备，包括：单元阵列，该单元阵列包括权利要求2所述的、以矩阵类型排列的多个单位单元；多个写驱动线，用于选择和控制单位单元的第一开关单元；多个第一读驱动线，用于选择和控制单位单元的第二开关单元；多个数据线，连接到单位单元的输出端子；第二读驱动线，用于共同选择和控制单位单元的第三开关单元；以及多个传感器单元，用于感测数据线的电压。
本发明的其它目的和优点可以通过以下描述来理解，且参考本发明的实施例，本发明的其它目的和优点变得明显。而且，对于本发明所属领域的技术人员来说显然的是，本发明的目的和优点可以通过所要求的装置及其组合来实现。
附图说明
图1是传统的OTP单位单元的等效电路图；
图2是根据本发明的实施例1的非易失性存储设备的单位单元的等效电路图；
图3A和图3B是图2中所示的第一开关单元SW1的电路图；
图4A和4B是图2中所示的第二开关单元SW2的电路图；
图5A和图5B是图2中所示的反熔丝ANT_FS的电路图；
图6A和图6B是示出了根据本发明的实施例1的非易失性存储设备的单位单元的操作特征的电路图；
图7是根据本发明的实施例2的非易失性存储设备的单位单元的等效电路图；
图8A和图8B是示出了根据本发明的实施例2的非易失性存储设备的单位单元的操作特征的电路图；
图9是根据本发明的实施例3的非易失性存储设备的单位单元的等效电路图；
图10是根据本发明的实施例4的非易失性存储设备的等效电路图；
图11是根据本发明的实施例5的非易失性存储设备的等效电路图；
图12是根据本发明的实施例6的非易失性存储设备的等效电路图；
图13是根据本发明的实施例7的非易失性存储设备的等效电路图；
图14是根据本发明的实施例8的非易失性存储设备的等效电路图。
具体实施方式
根据下文中阐述的参考附图对实施例的描述，本发明的优点、特征和方面将变得明显。现在将参考示出了本发明的示例性实施例的附图来对本发明进行描述。然而，本发明可以以很多不同的形式来实现，而不应该被解释为限制于这里所阐述的实施例，设置这些实施例，使得本公开充分而完整，并且对于本领域的技术人员来说可以完全覆盖本发明的概念。附图中相同的附图标记表示相同的元件，因此为了简明起见，它们的描述将被省略。这里使用的术语“晶体管”包括作为根据输入到栅极的控制信号的开关单元操作的任何单元。晶体管的例子包括结型场效应晶体管(JFET)和金属氧化物半导体场效应晶体管(MOSFET)。
实施例1
图2是根据本发明实施例1的非易失性存储设备的单位单元的等效电路图。图3A和图3B是图2中所示的第一开关单元SW1的电路图。图4A和图4B是图2中所示的第二开关单元SW2的电路图。图5A和图5B是图2中所示的反熔丝ANT_FS的电路图。图6A和图6B是示出了根据本发明实施例1的非易失性存储设备的单位单元的操作特征的电路图。
参考图2，根据本发明的实施例1的非易失性存储设备的单位单元包括：连接在地电压端子D和输出端子C(即，在读操作中通过其输出数据的端子)之间的反熔丝ANT_FS、连接在第一输入端子A和输出端子C之间的第一开关单元SW1、以及连接在第二输入端子B和输出端子C之间的第二开关单元SW2。
如图3A和图3B所示，第一开关单元SW1可以包括晶体管(即有源设备)，以将输入到第一输入端子A的写电压转移到输出端子C。这里，该晶体管可以是低电压晶体管或高电压晶体管。而且，该晶体管可以是p沟道晶体管或n沟道晶体管。优选地，第一开关单元SW1包括在驱动能力方面优于n沟道晶体管的p沟道晶体管。这样，晶体管的漏极连接到第一输入端子A，源极连接到输出端子C，且栅极连接到第三输入端子E。
如图4A和图4B所示，相对于输出端子C，第二开关单元SW2与第一开关单元SW1并联连接。而且，第二开关单元SW2可以包括晶体管(即，有源设备)，以将输入到第二输入端子B的读电压转移到输出端子C。这里，该晶体管的沟道类型可以与第一开关单元SW1的晶体管的沟道类型相同或者不同。而且，该晶体管的漏极连接到第二输入端子B，源极连接到输出端子C，栅极连接到第四输入端子F。
如图5A和图5B所示，反熔丝ANT_FS可以包括晶体管(即，有源设备)或电容器(即无源设备)。这里，该晶体管可以是p沟道晶体管或n沟道晶体管。而且，该晶体管的栅极连接到输出端子C，该晶体管的漏极和源极相互连接，并共同连接到地电压端子D。该电容器具有连接到输出端子C的第一端子(即上电极)，以及连接到地电压端子D的第二端子(即下电极)。
在下文中，将对根据本发明实施例1的非易失性存储设备的单位单元的操作进行描述。这里，例如，第一开关单元SW1包括p沟道晶体管，第二开关单元SW2包括n沟道晶体管。反熔丝ANT_FS包括n沟道晶体管。
表2
  模式/端子   A   B   C   D   E   F
  写操作   VPP   -   -   VSS   L   L
  读操作   -   VDD   -   VSS   H   H
下面将参考表2以及图6A和图6B来进行描述。这里，图6A是示出写操作中的电流路径的等效电路图，图6B是示出读操作中的电流路径的等效电路图。
写操作
首先，地电压端子D被接地。然后，高电压VPP被施加到第一输入端子A，对应于地电压的逻辑低电平L被施加到第三和第四输入端子E和F。在这种情况下，仅有包括p沟道晶体管的第一开关单元SW1导通。这样，第一输入端子A和输出端子C彼此电连接，第二输入端子B和输出端子C彼此电断开。因此，高电压VPP通过第一开关单元SW1被转移到反熔丝ANT_FS，以击穿在反熔丝ANT_FS的衬底和栅极之间形成的栅极绝缘层。
读操作
当写操作完成后，对应于读电压的电源电压VDD被施加到第二输入端子B，且对应于电源电压VDD的逻辑高电平H被施加到第三和第四输入端子E和F。在这种情况下，仅有包括n沟道晶体管的第二开关单元SW2导通。
这样，第二输入端子B和输出端子C彼此电连接，第一输入端子A和输出端子C彼此电断开。因此，从第二输入端子B通过第二开关单元SW2到反熔丝ANT_FS形成电流路径。
在这种情况下，因为反熔丝ANT_FS的栅极绝缘层被击穿，所以输出端子C通过反熔丝ANT_FS与地电压端子D电连接。这样，对应于地电压的数据被输出到输出端子C，该数据被传感器单元所感测。
实施例2
图7是根据本发明的实施例2的非易失性存储设备的单位单元的等效电路图。图8A和图8B是示出根据本发明的实施例2的非易失性存储设备的单位单元的操作特征的电路图。
参考图7，根据本发明的实施例2的非易失性存储设备的单位单元主要包括反熔丝ANT_FS、第一开关单元SW1、以及第二开关单元SW2，这与根据本发明的实施例1的非易失性存储设备的单位单元相似。
而且，根据本发明的实施例2的非易失性存储设备的单位单元还包括与第二开关单元SW2串联连接的第三开关单元SW3。因此，第一开关单元SW1与彼此串联连接的第二和第三开关单元SW2和SW3并联连接。
第一开关单元SW1可以包括晶体管(即有源设备)，以将写电压转移到与节点H连接的反熔丝ANT_FS的输入端子。这里，该晶体管可以是p沟道晶体管或n沟道晶体管。这样，该晶体管的漏极连接到第一输入端子A，源极连接到节点H，栅极连接到第三输入端子E。
第二开关单元SW2连接在输出端子C和节点H之间。与第一开关单元SW1类似，第二开关单元SW2可以包括晶体管(即有源设备)。这里，该晶体管可以是p沟道晶体管或n沟道晶体管。这样，该晶体管的漏极连接到输出端子C，源极连接到节点H，栅极连接到第四输入端子F。
与第二开关单元SW2类似，第三开关单元SW3可以包括晶体管(即有源设备)，以将读电压转移到输出端子C。这里，该晶体管可以是p沟道晶体管或n沟道晶体管。这里，该晶体管的漏极连接到第二输入端子B，源极连接到输出端子C，并且栅极连接到第五输入端子G。
同时，第一到第三开关单元SW1、SW2和SW3可以具有相同的沟道类型，或者可以具有不同的沟道类型。优选地，第一和第三开关单元SW1和SW3具有p沟道，第二开关单元SW2具有n沟道。
在下文中，将对根据本发明实施例2的非易失性存储设备的单位单元的操作进行描述。这里，例如，第一和第三开关单元SW1和SW3包括p沟道晶体管，第二开关单元SW2包括n沟道晶体管。反熔丝ANT_FS包括n沟道晶体管。
表3
  模式/端子(节点)  A   B   C   D   E   F   G
  写操作  VPP   -   -   VSS   L   L   H
  读操作  -   VDD   -   VSS   H   H   L
下面将参考表3以及图8A和图8B来进行描述。这里，图8A是示出写操作中的电流路径的等效电路图，图8B是示出读操作中的电流路径的等效电路图。
写操作
首先，地电压端子D被接地。然后，高电压VPP被施加到第一输入端子A，逻辑低电平L被施加到第三和第四输入端子E和F。而且，逻辑高电平H被施加到第五输入端子G。在这种情况下，仅有第一开关导通。
这样，第一输入端子A和节点H彼此电连接，第二输入端子B和节点H彼此电断开。因此，高电压VPP通过第一开关单元SW1被转移到反熔丝ANT_FS，以击穿在反熔丝ANT_FS的衬底和栅极之间形成的栅极绝缘层。也就是说，栅极和衬底被电短路。
读操作
当写操作完成后，对应于读电压的电源电压VDD被施加到第二输入端子B，且逻辑高电平H被施加到第三和第四输入端子E和F。而且，逻辑低电平L被施加到第五输入端子G。在这种情况下，第二和第三开关单元SW2和SW3导通。
这样，第二输入端子B和节点H彼此电连接，第一输入端子A和节点H彼此电断开。因此，从第二输入端子B通过第二和第三开关单元SW2和SW3到反熔丝ANT_FS形成电流路径。在这种情况下，因为反熔丝ANT_FS的栅极绝缘层被击穿，所以输出端子C通过第二开关单元SW2和反熔丝ANT_FS电连接到地电压端子D。这样，对应于地电压的数据被输出到输出端子C，该数据被传感器单元感测。
实施例3
图9是根据本发明的实施例3的非易失性存储设备的单位单元的等效电路图。
参考图9，除了连接到输出端子C的传感器单元SA之外，根据本发明的实施例3的非易失性存储设备的单位单元的配置和操作与实施例2的非易失性存储设备的单位单元的配置和操作相同，为了简明起见，其描述将被省略。
传感器单元SA包括在读操作中对通过输出端子C输出的电压进行反相的反相器。这里，该反相器包括CMOS晶体管，在该CMOS晶体管中，p沟道晶体管和n沟道晶体管互补式连接。具体地说，p沟道晶体管的源极和n沟道晶体管的漏极彼此连接。而且，这两个晶体管的栅极彼此连接。此外，p沟道晶体管的漏极连接到电源电压VDD，且n沟道晶体管的漏极连接到地电压VSS。
在下文中，将对根据本发明的上述实施例1到3的、包括单位单元的非易失性存储设备的单元阵列进行描述。
实施例4
图10是根据本发明实施例4的非易失性存储设备的等效电路图。
参考图10，根据本发明的实施例4的非易失性存储设备的存储器单元阵列包括以矩阵类型排列的多个单位单元UC。这里，与实施例1的单位单元类似，该单位单元UC包括开关单元SW1、第二开关单元SW2以及与第一和第二开关单元SW1和SW2串联连接的反熔丝ANT_FS。例如，在该单位单元UC中，第一开关单元SW1包括p沟道晶体管，第二开关单元SW2包括n沟道晶体管。
而且，根据本发明的实施例4的非易失性存储设备的存储器单元阵列包括：多个写驱动线WR_CT0到WR_CTn(n：自然数)，用于选择单位单元UC的第一开关单元SW1；以及多个读驱动线RD_CT0到RD_CTm(m：自然数)，用于选择单位单元UC的第二开关单元SW2。
写驱动线WR_CT0到WR_CTn沿行方向延伸，以连接到沿行方向排列的每个单位单元UC的第一开关单元SW1(即p沟道晶体管的栅极)。读驱动线RD_CT0到RD_CTm以与写驱动线WR_CT0到WR_CTn垂直的方式沿列方向延伸，以连接到沿列方向排列的每个单位单元UC的第二开关单元SW2(即n沟道晶体管的栅极)。
而且，根据本发明的实施例4的非易失性存储设备的存储器单元阵列包括：数据线DL0到DLn(n：自然数)和写电压供给线WRL0到WRLm(m：自然数)。这里，数据线DL0到DLn在读操作中将读电压转移到各单位单元UC，并在读操作中将从各单位单元UC输出的数据转移到传感器单元SA0到SAn(n：自然数)。写电压供给线WRL0到WRLm在写操作中将写电压转移到各单位单元UC。
数据线DL0到DLn沿行方向延伸，以连接每个传感器单元SA0到SAn的输入端子和沿行方向排列的每个单位单元UC的输出端子。数据线连接第二开关单元SW2(优选地，n沟道晶体管的漏极)和传感器单元SA0到SAn的输入端子。
在读操作中，数据线DL0到DLn将通过第三开关单元SW3转移的读电压(即电源电压VDD)转移到第二开关单元SW2，并将从第二开关单元SW2输出的数据转移到相应的传感器单元SA0到SAn。
写电压供给线WRL0到WRLm沿列方向延伸，以连接到沿列方向排列的每个单位单元的第一开关单元SW1(即p沟道晶体管的漏极)。在写操作中，写电压供给线WRL0到WRLm将写电压(即高电压VPP)转移到沿列方向排列的每个单位单元UC的第一开关单元SW1。
而且，根据本发明实施例4的非易失性存储设备的存储器单元阵列包括被分别提供给相应的数据线DL0到DLn的多个传感器单元SA0到SAn，以感测通过相应的数据线DL0到DLn输出的数据。传感器单元SA0到SAn可以包括反相器或差动放大器(见图11)。优选地，传感器单元SA0到SAn包括在电路结构上简单并因此在占用面积和功率消耗方面有利的反相器。
而且，根据本发明实施例4的非易失性存储设备的存储器单元阵列包括：第三开关单元SW3，其在读操作中响应于读操作信号RD_EN将读电压(即电源电压VDD)转移到相应的数据线DL0到DLn。这里，第三开关单元SW3可以包括n沟道晶体管或p沟道晶体管。优选地，第三开关单元SW3包括在驱动能力上优于n沟道晶体管的p沟道晶体管。
在下文中，将对根据本发明实施例4的非易失性存储设备的写/读操作进行描述。这里，例如，将对连接到写驱动线WR_CT0和读驱动线RD_CT0二者的单位单元UC的写/读操作进行描述。
表4
  模式/线(信号)   WR_CT0   WR_CT1WR_CTn   RD_CT0   RD_CT1～RD_CTm   DL0   DL1～DLn   RD_EN   DA-OUT0   DA-OUT1～DA-OUTn   WRL0～WRLm
  写操作   L   H   L   L   -   -   H   L   -   VPP
  读操作   H   H   H   L   -   -   L   H   -   VPP
下面将参考表4进行描述
写操作
首先，反熔丝ANT_FS的一端被接地。然后，写电压(即高电压VPP)被施加到写电压供给线WRL0到WRLm。而且，逻辑低电平L被施加到写驱动线WR_CT0，逻辑高电平H被施加到其它写驱动线WR_CT1到WR_CTn。而且，逻辑电平L被施加到读驱动线RD_CT0到RD_CTm。
此外，以逻辑高状态施加读操作信号RD_EN。在这种情况下，仅有第一开关单元SW1导通，使得写电压供给线WRL0和反熔丝ANT_FS彼此电连接。因此，通过写电压供给线WRL0施加的高电压VPP通过第一开关单元SW1被转移到反熔丝ANT_FS。这样，在反熔丝ANT_FS的衬底和栅极之间形成的栅极绝缘层被高电场击穿。
读操作
当写操作完成后，逻辑高电平H被施加到写驱动线WR_CT0。而且，逻辑高电平H被施加到读驱动线RD_CT0，逻辑低电平L被施加到其它读驱动线RD_CT1到RD_CTm。此外，以逻辑低状态施加读操作信号RD_EN。
在这种情况下，第二和第三开关单元SW2和SW3被导通，使得读电压(即电源电压VDD)通过第三开关单元SW3被转移到相应的数据线DL0。因此，从数据线DL0通过第二开关单元SW2到反熔丝ANT_FS形成电流路径。
在这种情况下，因为反熔丝ANT_FS的栅极绝缘层被击穿，因此数据线DL0通过第二开关单元SW2和反熔丝ANT_FS被电连接到地电压端子。这样，传感器单元SA0感测来自于数据线DL0的对应于地电压的数据。
实施例5
图11是根据本发明的实施例5的非易失性存储设备的等效电路图。
参考图11，除了传感器单元SA0到SAn包括差动放大器而不是反相器之外，根据本发明的实施例5的非易失性存储设备的存储器单元阵列具有与实施例4的非易失性存储设备的存储器单元阵列相同的结构。这里，差动放大器包括p沟道晶体管PM1和PM2以及n沟道晶体管NM1、NM2和NM3。差动放大器由偏置信号BIAS操作，以对参考电压VREF和从相应的数据线输出的相应单位单元的数据进行比较，并在输出之前对其进行放大。
除了传感器单元SA0到SAn之外，其它部件与实施例4中的那些部件相同，因此为了简明起见，它们的详细描述将被省略。
实施例6
图12是根据本发明的实施例6的非易失性存储设备的等效电路图。
参考图12，根据本发明的实施例6的非易失性存储设备的存储器单元阵列包括：单位单元UC，该单位单元UC包括与实施例4不同的第三开关单元SW3。也就是说，实施例4的第三开关单元SW3连接到相应的数据线DL0到DLn的一端，即传感器单元SA0到SAn的输入端子，而实施例6的第三开关单元SW3被包括在单位单元UC中。
除了单位单元UC之外，其它部件与实施例4中的那些部件相同，因此为了简明起见，它们的详细描述将被省略。
实施例7
图13是根据本发明的实施例7的非易失性存储设备的等效电路图。
参考图13，根据本发明的实施例7的非易失性存储设备的存储器单元阵列包括：单位单元UC，该单位单元UC不仅包括第三开关单元SW3，还包括与实施例6不同的传感器单元SA0到SAn。也就是说，实施例6的传感器单元SA0到SAn被安排在相应数据线DL0到DLn的一端，而实施例7的传感器单元SA0到SAn被包括在单位单元UC中。
因此，与实施例6不同的是，实施例7不需要将沿行方向排列的多个单位单元UC的输出端子共同连接到传感器单元SA0到SAn的多个数据线DL0到DLn。这样，实施例7可以使数据丢失最小，由此使得可以提高数据感测余量，数据丢失即由于数据线的电阻值而产生的数据丢失，其可能在根据包括数据线的实施例6和实施例5的存储器单元阵列结构中产生。
除了单位单元UC之外，其它部件与实施例4中的那些部件相同，因此为了简明起见，它们的详细描述将被省略。
实施例8
图14是根据本发明的实施例8的非易失性存储设备的等效电路图。
参考图14，根据本发明的实施例8的非易失性存储设备的存储器单元阵列包括多个单位单元UC，每个单位单元UC包括第一开关单元SW1和反熔丝ANT_FS。例如，在单位单元UC中，第一开关单元SW1包括p沟道晶体管，反熔丝ANT_FS包括n沟道晶体管。
而且，根据本发明的实施例8的非易失性存储设备的存储器单元阵列包括多个第二开关单元SW2，这些第二开关单元SW2被分别安排在相应的行，以将写电压(即高电压VPP)转移到第一开关单元SW1。这里，第二开关单元SW2可以包括n沟道晶体管或p沟道晶体管，并响应于写操作信号WR_EN0到WR_ENn来将高电压VPP转移到第一开关单元SW1。
而且，根据本发明的实施例8的非易失性存储设备的存储器单元阵列包括多个读驱动线RD_CT0到RD_CTm(m：自然数)，用于选择单位单元UC的第一开关单元SW1。读驱动线RD_CT0到RD_CTm沿列方向延伸，以电连接到沿列方向排列的每个单位单元UC的第一开关单元SW1(即p沟道晶体管的栅极)。
而且，根据本发明的实施例8的非易失性存储设备的存储器单元阵列包括数据线DL0到DLn(n：自然数)。在读操作中，数据线DL0到DLn将读电压转移到每个单位单元UC的输出端子N(即，第一和第二开关单元之间的连接)，并在读操作中将从各单位单元UC输出的数据转移到传感器单元SA0到SAn(n：自然数)。
数据线DL0到DLn沿行方向延伸，以连接每个传感器单元SA0到SAn的输入端子和沿行方向排列的每个单位单元UC的输出端子。数据线连接第一开关单元SW1(更具体地，p沟道晶体管的漏极)和传感器单元SA0到SAn的输入端子。在读操作中，数据线DL0到DLn将通过第三开关单元SW3转移的读电压(即电源电压VDD)转移到第一开关单元SW1，并将从第一开关单元SW1输出的数据转移到相应的传感器单元SA0到SAn。
而且，根据本发明的实施例8的非易失性存储设备的存储器单元阵列包括：被分别提供给相应的数据线DL0到DLn的多个传感器单元SA0到SAn，以感测通过相应的数据线DL0到DLn输出的数据。传感器单元SA0到SAn包括反相器，该反相器具有连接到数据线DL0到DLn的一端的输入端子。
而且，根据本发明的实施例8的非易失性存储设备的存储器单元阵列包括：第三开关单元SW3，该第三开关单元SW3响应于读操作信号RD_EN将读电压(即电源电压VDD)转移到相应的数据线DL0到DLn。这里，第三开关单元SW3可以包括n沟道晶体管或p沟道晶体管。优选地，第三开关单元SW3包括在驱动能力上优于n沟道晶体管的p沟道晶体管。
在下文中，将对根据本发明的实施例8的非易失性存储设备的写/读操作进行描述。这里，例如，将对通过读驱动线RD_CT0和写操作信号WR_EN0选择的单位单元UC的写/读操作进行描述。
表5
  模式/线(信号)   WR_EN0   WR_EN1WR_ENn   RD_CT0   RD_CT1～RD_CTm   DL0   DL1～DLn   RD_EN   DA-OUT0   DA-OUT1～DA-OUTn
  写操作   L   H   L   H   -   -   H   L   -
  读操作   H   H   L   H   -   -   L   H   -
下面将参考表5进行描述。
写操作
首先，反熔丝ANT_FS的一端被接地。然后，以逻辑低状态施加写操作信号WR_EN0，并以逻辑高状态施加其它写操作信号WR_EN1到WR_ENn。而且，将逻辑低电平L施加到读驱动线RD_CT0，且将逻辑高电平H施加到其它读驱动线RD_CT1到RD_CTm。而且，以逻辑高状态施加读操作信号RD_EN。因此，写电压(即高电压VPP)通过第一和第二开关单元SW1和SW2被转移到反熔丝ANT_FS。这样，在反熔丝ANT_FS的衬底和栅极之间形成的栅极绝缘层被高电场击穿。
读操作
在写操作完成后，以逻辑高状态施加写操作信号WR_EN0。而且，将逻辑低电平L施加到读驱动线RD_CT0，并将逻辑高电平H施加到其它读驱动线RD_CT1到RD_CTm。而且，以逻辑低状态施加读操作信号RD_EN。
在这种情况下，第一和第三开关单元SW1和SW3导通，使得读电压(即电源电压VDD)通过第三开关单元SW3被转移到相应的数据线DL0。因此，从数据线DL0通过第一开关单元SW1到反熔丝ANT_FS形成电流路径。在这种情况下，因为反熔丝ANT_FS的栅极绝缘层被击穿，因此数据线DL0通过第一开关单元SW1和反熔丝ANT_FS被电连接到地电压端子。这样，传感器单元SA0感测来自于数据线DL0的、与地电压对应的数据。
通过包括上述配置的本发明可以实现以下效果。
首先，根据本发明，连接到反熔丝的第一和第二开关单元彼此并联连接，以通过不同的路径将写电压和读电压转移到反熔丝。这样，本发明最小化了在读操作中的读电压的损失，并提高了通过单位单元的输出端子感测的数据的感测余量，由此使得能够提高操作可靠性。
其次，根据本发明，使用反相器来实现用于感测从单位单元输出的数据的传感器单元。这样，本发明简化了电路结构，由此使得能够减小占用面积和功率消耗。
虽然已经结合特定实施例对本发明进行了描述，但是对于本领域的技术人员来说明显的是，可以进行多种改变和变型，而不脱离如所附权利要求所限定的本发明的精神和范围。

Claims (40)

1.一种非易失性存储设备的单位单元，包括：
连接在输出端子和地电压端子之间的反熔丝；
连接到输出端子以将写电压转移到所述输出端子的第一开关单元；以及
连接到输出端子以将读电压转移到所述输出端子的第二开关单元。
2.一种非易失性存储设备的单位单元，包括：
连接在节点和地电压端子之间的反熔丝；
连接到所述节点以将写电压转移到所述节点的第一开关单元；
连接在所述节点和输出端子之间的第二开关单元；以及
连接到所述输出端子以将读电压转移到所述输出端子的第三开关单元。
3.根据权利要求2所述的单位单元，其中，所述第一和第二开关单元包括晶体管。
4.根据权利要求2所述的单位单元，其中，所述第一和第二开关单元包括具有相同沟道类型或不同沟道类型的晶体管。
5.根据权利要求2所述的单位单元，其中，所述第一开关单元包括p沟道晶体管，且所述第二开关单元包括n沟道晶体管。
6.根据权利要求2所述的单位单元，其中，所述反熔丝包括晶体管。
7.根据权利要求2所述的单位单元，其中，所述反熔丝包括电容器。
8.根据权利要求2所述的单位单元，其中，所述第三开关单元包括晶体管。
9.根据权利要求2所述的单位单元，其中，所述第一到第三开关单元包括具有相同沟道类型或不同沟道类型的晶体管。
10.根据权利要求2所述的单位单元，其中，所述第一和第三开关单元包括具有相同沟道类型的晶体管。
11.根据权利要求2所述的单位单元，其中，所述第二和第三开关单元包括具有不同沟道类型的晶体管。
12.根据权利要求2所述的单位单元，其中，所述第一和第三开关单元包括p沟道晶体管，且所述第二开关单元包括n沟道晶体管。
13.根据权利要求2所述的单位单元，还包括：
传感器单元，用于感测施加到所述输出端子的电压。
14.根据权利要求13所述的单位单元，其中，所述传感器单元包括用于对施加到所述输出端子的电压进行反相的反相器。
15.根据权利要求13所述的单位单元，其中，所述传感器单元包括用于感测和放大施加到所述输出端子的电压的差动放大器。
16.一种非易失性存储设备，包括：
单元阵列，其包括以矩阵类型排列的多个单位单元；
共同连接到所述单位单元的输出端子的多个数据线；以及
多个传感器单元，其包括用于分别对所述数据线的电压进行反相的反相器。
17.根据权利要求16所述的非易失性存储设备，其中，所述单位单元包括：
连接在输出端子和地电压端子之间的反熔丝；
连接到所述输出端子以将写电压转移到所述输出端子的第一开关单元；以及
连接到所述输出端子以将读电压转移到所述输出端子的第二开关单元。
18.根据权利要求17所述的非易失性存储设备，还包括：
分别连接到数据线以将读电压转移到所述数据线的多个第三开关单元。
19.根据权利要求16所述的非易失性存储设备，其中，所述单位单元包括：
连接在节点和地电压端子之间的反熔丝；
连接到节点以将写电压转移到所述节点的第一开关单元；
连接在所述节点和所述输出端子之间的第二开关单元；以及
连接到数据线以将读电压转移到所述数据线的第三开关单元。
20.根据权利要求18所述的非易失性存储设备，其中，所述第一到第三开关单元包括具有相同沟道类型或不同沟道类型的晶体管。
21.根据权利要求18所述的非易失性存储设备，其中，所述第一和第三开关单元包括p沟道晶体管，且所述第二开关单元包括n沟道晶体管。
22.根据权利要求16所述的非易失性存储设备，其中，所述单位单元包括：
连接到地电压端子的反熔丝；以及
连接在所述输出端子和所述反熔丝之间以将写电压转移到所述反熔丝的第一开关单元。
23.根据权利要求22所述的非易失性存储设备，还包括：
多个第二开关单元，用于将所述写电压转移到所述输出端子。
24.根据权利要求23所述的非易失性存储设备，还包括：
分别连接到数据线以将所述读电压转移到所述数据线的多个第三开关单元。
25.根据权利要求24所述的非易失性存储设备，其中，所述第一到第三开关单元包括具有相同沟道类型或不同沟道类型的晶体管。
26.根据权利要求24所述的非易失性存储设备，其中，所述第一和第三开关单元中的每一个包括p沟道晶体管。
27.根据权利要求17所述的非易失性存储设备，其中，所述反熔丝包括晶体管。
28.根据权利要求17所述的非易失性存储设备，其中，所述反熔丝包括电容器。
29.一种非易失性存储设备，包括：
单元阵列，其包括权利要求1所述的以矩阵类型排列的多个所述单位单元；
多个写驱动线，用于选择和控制所述单位单元的所述第一开关单元；
多个第一读驱动线，用于选择和控制所述单位单元的所述第二开关单元；
多个数据线，连接到所述单位单元的输出端子；
多个第三开关单元，用于将所述读电压转移到所述数据线；
第二读驱动线，用于共同选择和控制所述第三开关单元；以及
多个传感器单元，用于感测所述数据线的电压。
30.根据权利要求29所述的非易失性存储设备，其中，所述传感器单元包括：
用于对所述数据线的电压进行反相的反相器。
31.根据权利要求29所述的非易失性存储设备，其中，所述传感器单元包括：
用于对参考电压和所述数据线的电压之间的差进行放大的差动放大器。
32.根据权利要求29所述的非易失性存储设备，其中，第一到第三开关单元包括具有相同沟道类型或不同沟道类型的晶体管。
33.根据权利要求29所述的非易失性存储设备，其中，所述反熔丝包括晶体管。
34.根据权利要求29所述的非易失性存储设备，其中，所述反熔丝包括电容器。
35.一种非易失性存储设备，包括：
单元阵列，其包括权利要求2所述的以矩阵类型排列的多个所述单位单元；
多个写驱动线，用于选择和控制所述单位单元的所述第一开关单元；
多个第一读驱动线，用于选择和控制所述单位单元的所述第二开关单元；
多个数据线，连接到所述单位单元的输出端子；
第二读驱动线，用于共同选择和控制所述单位单元的所述第三开关单元；以及
多个传感器单元，用于感测所述数据线的电压。
36.根据权利要求35所述的非易失性存储设备，其中，所述传感器单元包括：
用于对所述数据线的电压进行反相的反相器。
37.根据权利要求35所述的非易失性存储设备，其中，所述传感器单元包括：
用于对参考电压和所述数据线的电压之间的差进行放大的差动放大器。
38.根据权利要求35所述的非易失性存储设备，其中，所述第一到第三开关单元包括具有相同沟道类型或不同沟道类型的晶体管。
39.根据权利要求35所述的非易失性存储设备，其中，所述反熔丝包括晶体管。
40.根据权利要求35所述的非易失性存储设备，其中，所述反熔丝包括电容器。
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