CN101183562A - 非易失性半导体存储装置的擦除电路 - Google Patents

非易失性半导体存储装置的擦除电路 Download PDF

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CN101183562A CNA2007101694630A CN200710169463A CN101183562A CN 101183562 A CN101183562 A CN 101183562A CN A2007101694630 A CNA2007101694630 A CN A2007101694630A CN 200710169463 A CN200710169463 A CN 200710169463A CN 101183562 A CN101183562 A CN 101183562A
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Abstract

提供一种非易失性半导体存储装置，在以存储单元块为单位的擦除处理中不使擦除处理的控制复杂化并且不设置使各存储单元块电绝缘的边界区域就能抑制芯片面积。在形成在第一导电型半导体衬底上的第二导电型的阱区域内，在行方向和列方向上矩阵状地排列存储单元，将同一行的存储单元的控制栅极连接到分别公共字线，而形成存储单元阵列，将存储单元阵列分割成包含多个字线而构成的多个存储单元块，以存储单元块为单位进行擦除处理，其中，对所述阱区域施加擦除用正电压，对擦除对象块内的全部字线施加相同的擦除用负电压，对包含在除了擦除对象块以外的存储单元块中的全部存储单元的控制栅极施加擦除用正电压，进行擦除处理。

Description

非易失性半导体存储装置的擦除电路
技术领域
本发明涉及以存储单元块为单位执行擦除处理的非易失性半导体存储装置。
背景技术
闪速EEPROM(Electronically Erasable and Programmable Read OnlyMemory：电可擦除只读存储器)等非易失性半导体存储装置通常是在第一导电型(例如，N型)半导体衬底中所形成的第二导电型(例如，P型)的阱区域内形成存储单元阵列而构成的，该存储单元阵列具有多个层叠有可积累电荷的电荷积累层和控制栅极的可电改写的MOS晶体管结构的该存储单元。在这样的闪速EEPROM中，以缩小存储单元阵列的面积或提高擦除处理速度为目的，通常构成为以存储单元块为单位选择性地执行擦除处理。
在闪速EEPROM等非易失性半导体存储装置的擦除处理中，存在如下处理：将较高的正电压(例如，8V)施加到形成存储单元的阱区域，将基准电压(例如，接地电压0V)或比基准电压低的负电压(例如-8V)施加到控制栅极，从而将电荷从浮动栅极拉引到阱区域侧的擦除处理；和将较高的正电压施加到存储单元的源极，将基准电压施加到控制栅极，从而将电荷从浮动栅极拉引到源极侧的擦除处理。
此外，进行在控制栅极、阱区域间施加高电场的擦除处理的非易失性半导体存储装置中，为了能够以存储单元块为单位选择性地执行擦除处理，而在各存储单元块间形成用于使形成各存储单元块的阱区域电绝缘的边界区域。
在此，图5示出了一般的NOR型闪速EEPROM的存储单元阵列的结构。该存储单元阵列分割成存储单元块MB1和存储单元块MB2这两个，并且，在存储单元块MB1和存储单元块MB2之间设置边界区域BO12。利用边界区域BO12将形成存储单元块MB1的P型阱区域PW1和形成存储单元块MB2的P型阱区域PW2电绝缘，并且能够选择性地擦除存储单元块MB1和存储单元块MB2。在擦除处理中，具体地说，例如在存储单元块MB1是擦除对象块、存储单元块MB2是非擦除对象块的情况下，将较高的正电压施加到作为擦除对象块的存储单元块MB1的P型阱区域PW1，将负电压施加到存储单元块MB1中包含的字线WL11～WL1n，由此，可以对存储单元块MB1进行数据的擦除。此外，不对作为非擦除对象块的存储单元块MB2的P型阱区域PW2和存储单元块MB2中包含的字线WL21～WL2n施加电压。由此，存储单元块MB2的P型阱区域PW2和存储单元块MB2中包含的字线WL21～WL2n同时成为等电压状态(例如，0V)，从而所写入的数据不被擦除而被保护。
在这样的非易失性半导体存储装置中存在如下的非易失性半导体存储装置：在形成在第一导电型的半导体衬底上的第二导电型的阱区域内，形成将存储单元阵列分割成多个后的存储单元块，利用第一导电型的扩散层(配线)隔离该存储单元块，对每个存储单元块配置按块阱电位设定用电极，从而可以进行每个存储单元块的擦除处理(例如，参考特开平3-290960号公报)。
但是，在所述现有技术的非易失性半导体存储装置中，在擦除处理中，形成存储单元块MB1的阱区域的电压值和形成存储单元块MB2的阱区域的电压值不同，即，擦除对象块的阱区域的电压值和非擦除对象块的阱区域的电压值的设定不同，所以，需要各存储单元块与其他存储单元块电绝缘。即，由于在各存储单元块间需要设置用于使各存储单元块电绝缘的边界区域，所以，由于边界区域的设置，芯片面积增加，存在不能充分地谋求减小制造成本这样的问题。
与此相对，存在如下的非易失性半导体存储装置：将接地电压施加到擦除对象单元的控制栅极，将擦除用高电压施加到源极，并且将擦除用高电压施加到擦除对象单元以外的存储单元的控制栅极以及源极，由此，能够进行以字线为单位的擦除处理(例如，参考特开平4-355299号公报)。在该非易失性半导体存储装置中，通过控制针对控制栅极以及源极的施加电压，在控制栅极、源极间施加高电场，实现以字线为单位的擦除处理，所以，不需要在各存储单元块间设置用于使各存储单元块电绝缘的边界区域，能够抑制芯片面积的增大。
但是，对于特开平4-355299号公报中记载的非易失性半导体存储装置来说，利用控制针对控制栅极以及源极的施加电压而实现擦除处理，所以，存在擦除处理的控制复杂的问题。
发明内容
本发明是鉴于所述问题而进行的，其目的是提供一种非易失性半导体存储装置，在以存储单元块为单位的擦除处理中，擦除处理的控制不会复杂化，并且不设置用于使各存储单元块电绝缘的边界区域，从而可以抑制芯片面积。
为了实现所述目的，本发明的非易失性半导体存储装置的特征在于：存储单元阵列形成于在第一导电型半导体衬底上所形成的与所述第一导电型不同的第二导电型的阱区域内，该存储单元阵列具有多个层叠有可积累电荷的电荷积累层和控制栅极的可电改写的MOS晶体管结构的存储单元；所述存储单元阵列构成为，在行方向和列方向上矩阵状地排列所述存储单元，将同一行的所述存储单元的控制栅极分别连接到公共字线，将同一列的所述存储单元的漏极连接到公共位线，将至少同一列或同一行的所述存储单元的源极连接到公共的接地线，并且，被分割成包含多个字线而构成的多个存储单元块；对所述阱区域施加擦除用正电压；对于所述多个存储单元块内的擦除对象块，对包含在所述擦除对象块内的全部字线施加相同的擦除用负电压；对除了所述擦除对象块以外的所述存储单元块中包含的全部的所述存储单元的控制栅极施加所述擦除用正电压，按照每个所述存储单元块进行擦除处理。
在所述特征的非易失性半导体存储装置中，其特征在于，具有多个在公共的所述阱区域内形成有多个所述存储单元块的存储单元块组，所述存储单元块组的所述阱区域分别与邻接的所述存储单元块组的所述阱区域电隔离；在包含所述擦除对象块的选择存储单元块组中，对所述阱区域施加所述擦除用正电压，对包含在所述擦除对象块内的全部字线施加相同的所述擦除用负电压，对除了所述擦除对象块以外的所述存储单元块中包含的全部字线施加所述擦除用正电压；在不包含所述擦除对象块的非选择存储单元块组中，对所述阱区域施加预定的基准电压，对包含在全部的所述存储单元块中的全部字线施加所述基准电压或使其成为浮动状态；执行针对所述选择存储单元块组的所述擦除对象块的所述擦除处理。
并且，在所述任何一个特征的非易失性半导体存储装置中，其特征在于，具有：行解码器，以按照每个所述存储单元块在所述擦除处理中能够以所述存储单元块为单位对施加到所述存储单元块的字线上的电压进行切换的方式构成；电压供应源，按照每个所述存储单元块组的所述存储单元块设置，切换所述基准电压或所述擦除用正电压并共同地提供给各所述存储单元块组的一个所述存储单元块的所述行解码器，其中，在所述存储单元块组间共同地进行电压提供的所述存储单元块的任何一个中包含所述擦除对象块的情况下，各个所述电压供应源输出所述基准电压，在不包含所述擦除对象块的情况下，输出所述擦除用正电压。
根据所述特征的本发明，各存储单元块形成在同一阱区域内，在擦除处理中，对阱区域施加擦除用正电压，对包含在擦除对象块内的全部字线施加相同的擦除用负电压，对除了擦除对象块以外的存储单元块(非擦除对象块)中包含的全部存储单元的控制栅极施加擦除用正电压，从而进行擦除处理，所以，仅以针对阱区域和各存储单元的控制栅极(字线)的电压控制，就可以进行擦除处理。因此，根据本发明，由于不需要在各存储单元块之间设置用于使各存储单元块电绝缘的边界区域，所以，能够压缩芯片面积。并且，关于非擦除对象块，由于将与阱区域相同的擦除用正电压施加到字线上，所以，能够抑制针对各存储单元的数据的保持特性的不良影响。
此外，例如，在以字线为单位进行擦除处理的情况下，将擦除用负电压施加到与存储单元内的擦除对象单元连接的字线上，将擦除用正电压施加到与邻接的非擦除对象的存储单元连接的字线上，所以，在邻接的字线间电压差变得非常大，但是，如本发明所示，在以存储单元块为单位进行擦除处理的情况下，不会在字线间产生电压差。并且，在以字线为单位进行擦除处理的情况下，需要以能够使各字线隔离地分别施加电压的方式构成进行针对存储单元块内的各字线的施加电压的控制的行解码器，但是如本发明所示，在以存储单元块为单位进行擦除处理的情况下，由于施加到同一存储单元块内各字线的电压全部相同，所以，可以使行解码器的结构简单。
附图说明
图1是示出本发明的非易失性半导体存储装置的第一实施方式中的擦除处理的部分结构的一例的概要方框图。
图2是示出在本发明装置的擦除处理中施加到阱区域以及各字线的电压波形的概要波形图。
图3是示出本发明的非易失性半导体存储装置中所安装的存储单元阵列的布局例的概要布局图。
图4是示出本发明的非易失性半导体存储装置的其他实施方式中的存储单元阵列的布局例的概要布局图。
图5是示出现有技术的非易失性半导体存储装置中所安装的存储单元阵列的布局例的概要布局图。
图6是示出在本发明的非易失性半导体存储装置的第二实施方式中擦除处理的部分结构的一例的概要方框图。
图7是示出本发明的非易失性半导体存储装置的其他实施方式中擦除处理的部分结构的一例的概要方框图。
具体实施方式
下面，根据附图说明本发明的非易失性半导体存储装置(下面适当地简称为“本发明装置”)的实施方式。
(第一实施方式)
基于图1～图3说明本发明装置的第一实施方式。在此，图1是本发明装置的擦除处理的部分结构的一例的概要方框图，图2是示出在本发明装置的擦除处理中施加到阱区域以及各字线上的电压波形的概要波形图。此外，在本实施方式中，对将存储单元阵列分割成两个存储单元块的情况进行说明。
本发明装置以如下方式构成：将擦除用正电压施加到阱区域，对于存储单元块内的擦除对象块，将相同的擦除用负电压施加到包含在擦除对象块内的全部字线，对除了擦除对象块之外的存储单元块中所包含的全部存储单元的控制栅极施加擦除用正电压，按每个存储单元块进行擦除处理。
具体地说，如图1所示，本发明装置1包括：分割成存储单元块MB1和存储单元块MB2这两个块的存储单元阵列10；高电压控制电路20，接收从对外部电源Vpp的输入进行接收的电源焊盘21或电荷泵22输出的电压，生成在擦除处理中使用的擦除用正电压(例如，8V)，并提供到高电压开关Sh1、Sh2以及源极、阱开关50；负电压控制电路30，生成比在擦除处理中使用的基准电压(接地电压，0V)低的擦除用负电压(例如，-8V)，并提供给负电压开关Sn1、Sn2；行解码器41，接收来自高电压开关Sh1和负电压开关Sn1的电压，根据选择状态将电压施加到存储单元块MB1的字线；行解码器42，接收来自高电压开关Sh2和负电压开关Sn2的电压，并根据选择状态将电压施加到存储单元块MB2的字线；源极、阱开关50，接收来自高电压控制电路20的输出，对连接到存储单元的源极的源极带SS1～SSX(相当于接地线)或P型阱区域PW施加电压。此外，在本实施方式中，说明存储单元块MB1是擦除对象块、存储单元块MB2是保持写入数据的非擦除对象块的情况。
如图1所示，存储单元阵列10形成于在第一导电型(例如，N型)的半导体衬底上所形成的与第一导电型不同的第二导电型(例如，P型)的阱区域PW内。存储单元阵列10构成为，在行方向和列方向上矩阵状地配置多个层叠有可积累电荷的电荷积累层和控制栅极的可电改写的MOS晶体管结构的存储单元，将同一行的所述存储单元的控制栅极分别连接到公共字线WL11～WL1n、WL21～WL2n，将同一列的所述存储单元的漏极连接到公共位线BL1～BLY，将至少同一列或同一行的存储单元的源极连接到公共源极带SS1～SSX(相当于接地线)。
在此，图3是示出存储单元阵列10的布局例的概要布局图。在N型半导体衬底NW上形成P型阱区域PW，在同一P型阱区域PW内所形成的存储单元阵列10被分割成两个存储单元块MB1和存储单元块MB2。存储单元块MB1具有字线WL11～WL1n和N+扩散区域ND11～ND1n而构成，字线WL11～WL1n和N+扩散区域ND11～ND1n以正交的方式形成。存储单元块MB1的各存储单元形成在字线WL11～WL1n和N+扩散区域ND11～ND1n的重复部分(图中斜线部分)，存在漏极触点的部分构成位线，没有漏极触点的部分构成源极。同样地，存储单元块MB2具有字线WL21～WL2n和N+扩散区域ND21～ND2n而构成，字线WL21～WL2n和N+扩散区域ND21～ND2n以正交的方式形成。存储单元块MB2的各存储单元形成在字线WL21～WL2n和N+扩散区域ND21～ND2n的重复部分(图中斜线部分)，存在漏极触点的部分构成位线，没有漏极触点的部分构成源极。
此外，在图3中，对P阱区域PW施加电压的节点PTAP1、PTAP2电气地由同一节点构成，源极带SS1～SSX由两个存储单元块共有。此外，由图3中示出的布局图可知，本发明装置1的存储单元阵列10中不需要图5中示出的边界区域BO12，能够谋求芯片面积的减小。
高电压控制电路20在根据外部信号指定擦除对象块并指示擦除处理的执行时，对来自电荷泵22或电源焊盘21的电压进行变换，生成用于擦除处理的擦除用正电压，并提供给高电压开关Sh1、Sh2和源极、阱开关50。高电压开关Sh1在擦除处理时接收来自高电压控制电路20的擦除用正电压，在存储单元块MB1是擦除对象块的情况下对行解码器41输出基准电压，在存储单元块MB1是非擦除对象块的情况下输出擦除用正电压。在本实施方式中，由于存储单元块MB1是擦除对象块，所以，高电压开关Sh1对行解码器41输出基准电压。同样地，高电压开关Sh2在擦除处理时接收来自高电压控制电路20的擦除用正电压，在存储单元块MB2是擦除对象块的情况下对行解码器42输出基准电压，在存储单元块MB2是非擦除对象块的情况下输出擦除用正电压。在本实施方式中，由于存储单元块MB2是非擦除对象块，所以，高电压开关Sh2对行解码器42输出擦除用正电压。行解码器42在擦除处理时将从高电压开关Sh2提供的擦除用正电压施加到存储单元块MB2的字线WL21～WL2n。
负电压控制电路30在根据外部信号指定擦除对象块并指示擦除处理的执行时，对来自负电压电荷泵(未图示)的电压进行变换，生成用于擦除处理的擦除用负电压，并提供给负电压开关Sn1和负电压开关Sn2。负电压开关Sn1在擦除处理时接收来自负电压控制电路30的擦除用负电压，在存储单元块MB1是擦除对象块的情况下对行解码器41输出擦除用负电压，在存储单元块MB1是非擦除对象块的情况下输出基准电压。在本实施方式中，由于存储单元块MB1是擦除对象块，所以，负电压开关Sn1对行解码器41输出擦除用负电压。同样地，负电压开关Sn2在擦除处理时接收来自负电压控制电路30的擦除用负电压，在存储单元块MB2是擦除对象块的情况下对行解码器42输出擦除用负电压，在存储单元块MB2是非擦除对象块的情况下输出基准电压。在本实施方式中，由于存储单元块MB2是非擦除对象块，所以，负电压开关Sn2对行解码器42输出基准电压。
对于行解码器41来说，在擦除处理时，在存储单元块MB1是擦除对象块的情况下对存储单元块MB1的字线WL11～WL1n施加擦除用负电压，在存储单元块MB1是非擦除对象块的情况下输出擦除用正电压。在本实施方式中，由于存储单元块MB1是擦除对象块，所以，将由负电压开关Sn1提供的擦除用负电压施加到存储单元块MB1的字线WL11～WL1n。
对于行解码器42来说，在擦除处理时，在存储单元块MB2是擦除对象块的情况下对存储单元块MB2的字线WL21～WL2n施加擦除用负电压，在存储单元块MB2是非擦除对象块的情况下施加擦除用正电压。在本实施方式中，由于存储单元块MB2是非擦除对象块，所以，将由负电压开关Sn2提供的擦除用正电压施加到存储单元块MB2的字线WL21～WL2n。
对于源极、阱开关50来说，在擦除处理时接收来自高电压控制电路20的擦除用正电压，并将所提供的擦除用正电压施加到P型阱区域PW。由此，作为非擦除对象块的存储单元块MB2的字线WL21～WL2n和P型阱区域的施加电压都变为擦除用正电压，没有产生电压差，所以，构成存储单元块MB2的各存储单元的写入数据未被擦除。同样地，作为擦除对象块的存储单元块MB1的各存储单元的字线WL11～WL1n的施加电压成为擦除用负电压，P型阱区域PW的施加电压成为擦除用正电压，所以，在构成存储单元块MB1的各存储单元中，施加基于擦除用正电压和擦除用负电压的电压差的电压，执行数据擦除。在本实施方式中，如图2所示，若擦除用正电压为8V、擦除用负电压为-8V，则在构成存储单元块MB1的各存储单元中施加16V的电压，进行数据擦除。
并且，本发明装置1在擦除处理时，在对P型阱区域PW提供高电压的同时，对于半导体衬底NW施加擦除用正电压。由此，使半导体衬底NW和P型阱区域PW绝缘。
(第二实施方式)
基于图6说明本发明装置的第二实施方式。在本实施方式中，对与所述第一实施方式的存储单元块的结构不同的情况进行说明。
首先，基于图6说明本发明装置的结构。在此，图6是示出本发明装置的擦除处理的部分结构的一例的概要方框图。此外，在图6中，为了简单，图示了形成两个具有两个存储单元块的存储单元块组的情况。
对于本发明装置来说，作为擦除处理的结构，具有：存储单元块形成在公共的阱区域内的存储单元阵列(存储单元块组)1h(h＝0、1)；在擦除处理中能够以存储单元块为单位切换施加到存储单元块MBi(i＝1～4)的字线WLi1～Wlin的电压而构成的行解码器4i；基于负电压控制信号Sci对行解码器4i提供擦除用负电压的负电压开关Sni；基于阱控制信号SWh按照每个阱区域PWh选择性地施加擦除用正电压或基准电压的源极、阱开关5h。此外，存储单元阵列10的阱区域PW1与存储单元阵列11的阱区域PW2电隔离。此外，对于存储单元块MBi来说，配置在对应的列上的存储单元的漏极连接到存储单元块间公共的位线BL1～BLY。并且，在本实施方式中，由于各存储单元阵列10和存储单元阵列11中包含的存储单元块的数量是两个，所以，具有在存储单元阵列10和存储单元阵列11之间公共使用的两个电压供应源，即解码器电源Vd1和解码器电源Vd2。此外，电压供应源的数量是各存储单元块组中包含的存储单元块的数量。
如图6所示，存储单元阵列10在公共阱区域PW1内具有存储单元块MB1和存储单元块MB2而构成。将行解码器41连接到存储单元阵列10的存储单元块MB1，将行解码器42连接到存储单元块MB2。同样地，如图6所示，存储单元阵列11在公共阱区域PW2内具有存储单元块MB3和存储单元块MB4而构成，将行解码器43连接到存储单元阵列11的存储单元块MB3，将行解码器44连接到存储单元块MB4。此外，存储单元块MB1～MB4的内部结构与所述第一实施方式相同。
行解码器4i(i＝1～4)分别连接到提供基准电压或擦除用电压的解码器电源Vd1和解码器电源Vd2中的任意一个。具体地说，在本实施方式中，存储单元阵列10的行解码器41和对应的存储单元阵列11的行解码器43连接到解码器电源Vd1。同样地，存储单元阵列10的行解码器42和对应的存储单元阵列11的行解码器44连接到解码器电源Vd2。
如图6所示，本实施方式的行解码器4i(i＝1～4)相对于各个存储单元块MBi的字线WLi1～WLin分别具有基于解码器电源Vdmi、解码信号Sdi1～Sdin和负电压控制信号Sci对施加到字线WLi1～WLin的电压进行切换的电压切换电路。更具体地说，连接到字线Wlij(j＝1～n)的电压切换电路具有两级将PMOS晶体管和NMOS晶体管的漏极端子之间连接而构成的反相器电路，并且后级的反相器电路的输出连接到字线WLij。此外，在前级的反相器电路的PMOS晶体管的栅极端子上连接解码器电源Vdmi，在NMOS晶体管的栅极端子上连接解码信号Sdij。前级的反相器电路的PMOS晶体管和NMOS晶体管的连接点(输出)连接到后级的反相器电路的PMOS晶体管和NMOS晶体管的栅极端子上。各反相器电路的PMOS晶体管的源极端子和背栅极端子连接到解码器电源Vdk(i为奇数的情况下k＝1，i为偶数的情况下k＝2)。前级的反相器电路的NMOS晶体管的源极端子接地，后级的反相器电路的NMOS晶体管的源极端子和背栅极端子连接到负电压开关Sni。
在本实施方式中，负电压开关Sni(i＝1～4)在负电压控制信号Sci设置为“0”电平时，对行解码器4i输出来自负电源Vn的擦除用负电压。
源极、阱开关5h(h＝0、1)在阱控制信号SWh被设定为“1”电平时，将来自阱电源Vw的擦除用正电压施加到阱区域PWm(m＝1、2)。源极、阱开关5h具有分别连接到接地线S1、S2的源极开关，在其栅极上共同连接源极开关控制信号Sc0。
接下来，基于图6说明本实施方式中的本发明装置的擦除处理。此外，在此，对假定存储单元块MB1是擦除对象块、存储单元块组10成为选择存储单元块组的情况进行说明。
此外，在本实施方式的本发明装置中，在进行针对作为擦除对象块的存储单元块MB1的擦除处理时，在解码器电源Vd1上施加基准电压，在解码器电源Vd2上施加擦除用正电压，在阱电源Vw上施加擦除用正电压，在负电源Vn上施加擦除用负电压。此外，在解码器电源Vdm1和Vdm2上施加擦除用正电压，在解码器电源Vdm4上施加基准电压。
在本实施方式中，对于本发明装置来说，在包括存储单元块MB1(擦除对象块)的存储单元阵列10(选择存储单元块组)中，将擦除用正电压施加到阱区域PW1，将相同的擦除用负电压施加到包含在存储单元块MB1内的全部字线WL11～WL1n，将擦除用正电压施加到包含在存储单元块MB2(除存储单元块MB 1以外的存储单元块)中的全部字线WL21～WL2n，从而进行针对存储单元块MB1的擦除处理。并且，在不包含作为擦除对象块的存储单元块MB1的存储单元块组11(非选择存储单元块组)中，将预定的基准电压施加到阱区域PW2和包含在存储单元块MB4中的全部字线WL41～WL4n，存储单元块MB3的字线WL31～WL3n成为浮动状态。
更具体地说，在作为选择存储单元块组的存储单元阵列10中，将对源极、阱开关50进行控制的阱控制信号Sw1设定为“1”电平，将来自阱电源Vw的擦除用正电压施加到阱区域PW1。在作为擦除对象块的存储单元块MB1中，将负电压控制信号Sc1设定为“0”电平时，负电压开关Sn1对行解码器41提供来自负电源Vn的擦除用负电压。并且，在将解码信号Sd11～Sd1n设定为“1”电平时，由于在解码器电源Vdm1上施加擦除用正电压，所以，行解码器41将连接到字线WL11～WL1n的电压切换电路的输出切换为来自负电压开关Sn1的擦除用负电压。由此，行解码器41将擦除用负电压施加到字线WL11～WL1n，进行针对存储单元块MB1的擦除处理。
此外，在与存储单元块MB1共用的阱区域PW1中所形成的存储单元块MB2中，在将负电压控制信号Sc2设定为“1”电平时，负电压开关Sn2对行解码器42输出基准电压(接地电压)。并且，在将解码信号Sd21～Sd2n设定为“1”电平时，由于对解码器电源Vdm2施加擦除用正电压，所以，行解码器42将连接到字线WL21～WL2n的电压切换电路的输出切换为来自解码器电源Vd2的擦除用正电压。由此，行解码器42将擦除用正电压施加到字线WL21～WL2n，不对存储单元块MB2进行擦除处理。
在作为非选择存储单元块组的存储单元阵列11中，将对源极、阱开关51进行控制的阱控制信号Sw2设定为“0”电平，将基准电压施加到阱区域PW2。在存储单元块MB3中，将负电压控制信号Sc3设定为“1”电平时，负电压开关Sn3对行解码器43输出基准电压(接地电压)。并且，在将解码信号Sd31～Sd3n设定为“0”电平时，与解码器电源Vdm3的施加电压无关地，将基准电压从解码器电源Vd1提供到行解码器43，所以，连接到行解码器43的字线WL31～WL3n成为浮动状态。在这种情况下，由于浮动状态的字线电压没有从基准电压变化为PMOS晶体管以及NMOS晶体管的各阀值电压以上，所以，在包含在存储单元块MB3中的各存储单元的栅极端子(字线WL31～WL3n)和阱区域PW2之间产生的电压差被抑制得充分地比擦除处理所需的电压差(擦除用正电压和擦除用负电压之差)小，从而不执行针对存储单元块MB3的擦除处理。
此外，关于形成在与存储单元块MB3共用的阱区域PW2中形成的存储单元块MB4，同样地，在将负电压控制信号Sc4设定为“1”电平时，负电压开关Sn4对行解码器44输出基准电压(接地电压)。并且，在将解码信号Sd41～Sd4n设定为“0”电平时，由于在解码器电源Vdm4上施加基准电压，所以，行解码器44将连接到字线WL41～WL4n的电压切换电路的输出切换为来自负电压开关Sn4的基准电压。此外，将擦除用正电压从解码器电源Vd2提供给行解码器44。由此，行解码器44将基准电压施加到字线WL41～WL4n，不对存储单元块MB4执行擦除处理。
这样，在存储单元阵列10中，将擦除用正电压施加到阱区域PW1，将擦除用负电压施加到字线WL11～WL1n，由此，对存储单元块MB1执行擦除处理，将擦除用负电压施加到字线WL21～WL2n，由此，不对存储单元块MB2执行擦除处理。此外，在存储单元阵列11中，使包含在存储单元块MB3中的字线WL31～WL3n成为浮动状态，将基准电压施加到阱区域PW2和在存储单元块MB4中包含的字线WL41～WL4n，由此，不对存储单元块MB3和存储单元块MB4执行擦除处理。即，仅对作为擦除对象块的存储单元块MB1执行擦除处理。
此外，在本实施方式中，对在本发明装置内形成两个具有两个存储单元块的存储单元块组(存储单元阵列1h(h＝0、1))的情况进行了说明，但是，并不限定于此。各存储单元块组也可以具有两个以上的存储单元块，各存储单元块组中所具有的存储单元块的数量也可以不同。此外，如本实施方式所示，在多个存储单元块形成在公共阱区域内的情况下，形成在公共阱区域内的存储单元的数量越多，为了在擦除处理中将擦除用正电压或基准电压施加到阱区域，则需要驱动能力越高的电源。对于存储单元块组的数量和各存储单元块组中包含的存储单元块数量来说，根据本发明装置的耐压或功能、各电源的驱动能力等来决定。
此外，在本实施方式的本发明装置中，由于在存储单元块组之间使用公共的解码器电源Vd1和Vd2，所以，与对应于各个存储单元块组设置解码器电源Vd1和Vd2的情况相比，可以压缩本发明装置的芯片面积。
(其他实施方式)
(1)在所述第一实施方式中，对将存储单元阵列分割成两个存储单元块MB1和存储单元块MB2的情况进行了说明，但是，存储单元阵列也可以是分割成三个以上的存储单元块结构，例如如图4所示，是分割成四个存储单元块MB1～MB4的结构。在这种情况下，也与所述第一实施方式相同，将擦除用正电压施加到阱区域，将擦除用负电压施加到擦除对象块的字线，将擦除用正电压施加到非擦除对象块的字线，由此，能够实现以存储单元块为单位的擦除处理。
(2)在所述第一以及第二实施方式中，假定半导体衬底是N型、阱区域是P型的情况进行了说明，但是并不限定于此，也可以半导体衬底是P型、阱区域是N型。
(3)在所述第二实施方式中，为了简单，作为擦除处理的结构，说明了在全部行解码器41～44中公共地使用两个解码器电源Vd1和解码器电源Vd2的情况，但是并不限定为此。
例如，在避免非选择存储单元块组的字线成为浮动状态的情况下，如图7所示，本发明装置以如下方式构成：设置四个解码器电源Vd1～Vd4，行解码器4l(l＝1、3)连接到解码器电源Vd1和Vd2，行解码器4m(m＝2、4)连接到解码器电源Vd3和Vd4。在这种情况下，行解码器4l将构成后级的反相器电路的PMOS晶体管的源极端子连接到解码器电源Vd1，将构成前级的反相器电路的PMOS晶体管的源极端子以及背栅极端子、构成后级的反相器电路的PMOS晶体管的背栅极端子连接到解码器电源Vd2，从而构成电压切换电路。行解码器4m将构成后级的反相器电路的PMOS晶体管的源极端子连接到解码器电源Vd3，将构成前级的反相器电路的PMOS晶体管的源极端子以及背栅极端子、构成后级的反相器电路的PMOS晶体管的背栅极端子连接到解码器电源Vd4，从而构成电压切换电路。

Claims (3)

1.一种非易失性半导体存储装置，其中，
存储单元阵列形成于在第一导电型半导体衬底上所形成的与所述第一导电型不同的第二导电型的阱区域内，该存储单元阵列具有多个层叠有可积累电荷的电荷积累层和控制栅极的可电改写的MOS晶体管结构的存储单元，
所述存储单元阵列构成为，在行方向和列方向上矩阵状地排列所述存储单元，将同一行的所述存储单元的控制栅极分别连接到公共字线，将同一列的所述存储单元的漏极连接到公共位线，将至少同一列或同一行的所述存储单元的源极连接到公共的接地线，并且，被分割成包含多个字线而构成的多个存储单元块，
对所述阱区域施加擦除用正电压，
对于所述多个存储单元块内的擦除对象块，对包含在所述擦除对象块内的全部字线施加相同的擦除用负电压，
对除了所述擦除对象块以外的所述存储单元块中包含的全部的所述存储单元的控制栅极施加所述擦除用正电压，按照每个所述存储单元块进行擦除处理。
2.根据权利要求1的非易失性半导体存储装置，其特征在于，
具有多个在公共的所述阱区域内形成有多个所述存储单元块的存储单元块组，所述存储单元块组的所述阱区域分别与邻接的所述存储单元块组的所述阱区域电隔离，
在包含所述擦除对象块的选择存储单元块组中，对所述阱区域施加所述擦除用正电压，对包含在所述擦除对象块内的全部字线施加相同的所述擦除用负电压，对除了所述擦除对象块以外的所述存储单元块中包含的全部字线施加所述擦除用正电压，
在不包含所述擦除对象块的非选择存储单元块组中，对所述阱区域施加预定的基准电压，对包含在全部的所述存储单元块中的全部字线施加所述基准电压或使其成为浮动状态，
执行针对所述选择存储单元块组的所述擦除对象块的所述擦除处理。
3.根据权利要求2的非易失性半导体存储装置，其特征在于，
具有：行解码器，以按照每个所述存储单元块在所述擦除处理中能够以所述存储单元块为单位对施加到所述存储单元块的字线上的电压进行切换的方式构成；电压供应源，按照每个所述存储单元块组的所述存储单元块设置，切换所述基准电压或所述擦除用正电压并共同地提供给各所述存储单元块组的一个所述存储单元块的所述行解码器，
在所述存储单元块组间共同地进行电压提供的所述存储单元块的任何一个中包含所述擦除对象块的情况下，各个所述电压供应源输出所述基准电压，在不包含所述擦除对象块的情况下，输出所述擦除用正电压。
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