JP3863342B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、例えばロジック回路と混載される半導体記憶装置に係わり、特に、３層メタル配線技術を用いた半導体記憶装置に関する。
【０００２】
【従来の技術】
図８は、従来の不揮発性半導体記憶装置における４Ｍｂマクロの構成を概略的に示している。この不揮発性半導体記憶装置は、例えば３２個のサブアレイ（ＳＢＡ）１を有している。各サブアレイ１は、例えば１６ＫＢ（１６×８＝１２８Ｋｂ）の記憶容量を有しており、第１層金属配線（Ｍ１）からなるビット線ＢＬとワード線ＷＬ、及びこれらビット線ＢＬとワード線ＷＬにより選択される例えばフラッシュＥＥＰＲＯＭからなる図示せぬメモリセルが配置されている。ビット線ＢＬ方向に隣接する２つのサブアレイ１の相互間には、センスアンプ（Ｓ／Ａ）とカラムサブデコーダ（ＣＳＤＣ）が配置された２つのカラムデコーダ領域２が設けられ、各カラムサブデコーダにより対応するサブアレイ１のビット線１が選択される。
【０００３】
また、ワード線ＷＬの選択には、２重ワード線デコード方式が採用されている。すなわち、ワード線ＷＬ方向に隣接する２つのサブアレイ１の相互間にはロウサブデコーダ（ＲＳＤＣ）３が設けられ、このロウサブデコーダ３は２つのサブアレイ１で共有される。このロウサブデコーダ３により、サブアレイ１のワード線が選択される。さらに、ワード線ＷＬ方向に隣接する４つのサブアレイ毎に対して、ロウメインデコーダ（ＲＭＤＣ）４が配置されている。このロウメインデコーダ４には、第２層金属配線（Ｍ２）からなるロウメインデコード線５が接続されている。このロウメインデコーダ４及びロウメインデコード線５により、所要のロウサブデコーダ３が選択される。
【０００４】
また、上記複数のサブアレイ１に隣接して周辺回路領域６が設けられている。この周辺回路領域６には、図示せぬカラムメインデコーダが設けられている。このカラムメインデコーダには、例えば第３層金属配線（Ｍ３）からなるカラムメインデコード線７が接続され、これらカラムメインデコード線７は、前記各カラムデコーダ領域２に接続されている。これらカラムメインデコーダ及びカラムメインデコード線７により所要のカラムサブデコーダが選択される。
【０００５】
図９は、上記２重ワード線デコード方式の回路例を示しており、図８と同一部分には、同一符号を付す。図９に示すように、１つのロウメインデコーダ４に対して複数のロウサブデコーダ３が接続されている。これらロウサブデコーダ３は、例えば相補型ＭＯＳトランジスタからなるＣＭＯＳトランスファーゲート３ａにより構成されている。各トランスファーゲート３ａの入力端はブロックデコーダ８にそれぞれ接続され、出力端は各ワード線ＷＬに接続されている。
【０００６】
上記構成において、アドレス信号に応じてロウメインデコーダ４から信号が出力され、複数のロウサブデコーダ３が選択される。これとともに、ブロックデコーダ８の１つから信号が出力され、所要の１本のワード線ＷＬが選択される。
【０００７】
【発明が解決しようとする課題】
ところで、上記不揮発性半導体記憶装置は、高速動作が要求されている。このため、メモリセルに対してデータを書き込んだり、メモリセルからデータを読み出す際、ビット線電位及びワード線電位を高速に変化させることが重要である。特に、ワード線は一般にポリサイド配線により構成されている。このポリサイド配線はメタル配線に比べて抵抗値が高いため、ワード線の長さを短縮することにより、配線抵抗が低減され高速動作が可能となる。そこで、図８に示すように、メモリセルアレイを多くのサブアレイ１に分割し、サブアレイ１内のビット線ＢＬやワード線ＷＬの長さが短くされている。
【０００８】
しかし、図８に示すように、各サブアレイ１にはカラムデコーダ領域２が設けられ、２つのサブアレイ１に対してロウサブデコーダ３が設けられ、４つのサブアレイ１に対してロウメインデコーダ４が設けられている。このため、サブアレイ１の数が多くなると、これらカラムデコーダ領域２、ロウサブデコーダ３、ロウメインデコーダ４の数が多くなり、コア部９の面積が大きくなる。
【０００９】
ここで、ロウメインデコーダ４の面積をＡmain、ロウサブデコーダ３の面積をＡsub、分割しないときのメモリセルアレイの面積をＡ０、複数のサブアレイに分割したときに発生するデッドスペースの面積をＡd、１つのアレイに対するコア部の面積をＡcoreとすると、メモリセルアレイを分割しないときのコア部の面積Ａcoreは次式のようになる。
【００１０】
また、メモリセルアレイを２分割した場合、コア部の面積をＡcoreは次式のようになる。
【００１１】
一般に、必要なコア部の面積とメモリセルアレイの分割数Ｎとの関係は次式のようになる。
【００１２】
Ａcore＝Ａmain＋Ｎ×Ａsub＋Ａ０＋Ａd×（Ｎ−１）
このように、分割数Ｎが大きくなると、コア部の面積が増加することが分かる。
【００１３】
また、上記ロウサブデコーダ３を構成するＣＭＯＳトランスファーゲート３ａはオン抵抗が大きい。このため、ワード線の電圧波形が鈍り、高速な読み出し動作の妨げとなっている。
【００１４】
さらに、図１０は、ロウメインデコーダ４を概略的に示している。このロウメインデコーダ４は、周辺回路領域６に設けられたアドレスバッファ６ａから供給される電源電圧レベルのアドレス信号に応じて、不揮発性半導体記憶装置の各種動作モードに対応した電圧をワード線に供給する。このため、デコード回路を構成するアンド回路４ａ、４ｂの相互間にレベルシフタ４ｃ、４ｄが設けられている。レベルシフタ４ｃはアンド回路４ａから供給される電源電圧レベルの信号を読み出しや書き込み動作に使用する高電圧に変換し、レベルシフタ４ｄは消去用の負電圧に変換する。このように、ロウメインデコーダ４は、デコード回路以外にレベルシフタ４ｃ、４ｄを有しているため、アドレスバッファ６ａから信号が供給されてから出力レベルが確定するまでに時間を要する。
【００１５】
しかも、このロウメインデコーダ４において、アンド回路４ａは入力信号が電源電圧レベルであるため、低耐圧のトランジスタにより構成され、レベルシフタ４ｃ、４ｄ、アンド回路４ｂは高電圧が供給されるため、高耐圧のトランジスタにより構成されている。このように、耐圧の異なる複数のトランジスタを形成する場合、これらトランジスタを分離する素子分離領域を大きくする必要がある。このため、ロウメインデコーダ４の占有面積が大きくなるという問題を有している。
【００１６】
また、センスアンプが各サブアレイに配置されているため、これらセンスアンプを周辺回路領域６に設けられたセンスアンプデコーダ、及び長いカラムメインデコード線７を介して選択する必要がある。このため、センスアンプのデコードに時間を要し、読み出し動作の高速化が困難であった。
【００１７】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、コア部の面積の増大を抑えることが可能であるとともに、高速動作が可能な半導体記憶装置を提供しようとするものである。
【００１８】
【課題を解決するための手段】
本発明の半導体記憶装置の第１の態様は、それぞれ複数の第１のビット線、ワード線及びこれら第１のビット線とワード線に接続された複数のメモリセルを有する複数のメモリセルアレイと、前記各メモリセルアレイに設けられ、前記ワード線を選択するワード線選択回路と、前記各メモリセルアレイに設けられ、前記第１のビット線を選択する第１のビット線選択回路と、前記第１のビット線の上方で前記複数のメモリセルアレイに共有され、前記第１のビット線選択回路により選択された第１のビット線が接続される複数の第２のビット線と、前記複数の第２のビット線から隣接する一対の第２のビット線を選択する第２のビット線選択回路と、第１、第２の入力端を有し、前記第１の入力端に前記メモリセルから読み出されたデータが供給され、前記第２の入力端に定電流源が接続されたセンスアンプと、データの読み出し時に前記センスアンプの前記第１の入力端に前記第２のビット線選択回路により選択された一対の第２のビット線のうち第１のビット線が接続された第２のビット線を接続し、前記第２の入力端に前記第２のビット線選択回路により選択された一対の第２のビット線のうち第１のビット線が接続されていない第２のビット線を接続するスイッチ回路とを具備し、前記ワード線選択回路は、一種類のゲート酸化膜厚を有する相補型ＭＯＳトランジスタからなる論理回路により構成されていることを特徴とする。
【００１９】
本発明の半導体記憶装置の第２の態様は、コア部と、前記コア部に隣接した周辺回路領域とを具備し、前記コア部はそれぞれ複数の第１のビット線、ワード線及びこれら第１のビット線とワード線に接続された複数のメモリセルを有する複数のメモリセルアレイと、前記各メモリセルアレイに設けられ、一種類のゲート酸化膜厚を有する相補型ＭＯＳトランジスタからなる論理回路により構成され、前記ワード線を選択するワード線選択回路と、前記各メモリセルアレイに設けられ、前記第１のビット線を選択する第１のビット線選択回路と、前記複数のメモリセルアレイに共有され、前記第１のビット線選択回路により選択された第１のビット線が接続される複数の第２のビット線とを有し、前記周辺回路領域は、前記複数の第２のビット線から隣接する一対の第２のビット線を選択する第２のビット線選択回路と、第１、第２の入力端を有し、前記第１の入力端に前記メモリセルから読み出されたデータが供給され、前記第２の入力端に定電流源が接続されたセンスアンプと、データの読み出し時に前記センスアンプの前記第１の入力端に前記第２のビット線選択回路により選択された一対の第２のビット線のうち第１のビット線が接続された第２のビット線を接続し、前記第２の入力端に前記第２のビット線選択回路により選択された一対の第２のビット線のうち第１のビット線が接続されていない第２のビット線を接続するスイッチ回路とを有することを特徴とする。
【００２０】
本発明の半導体記憶装置の第３の態様は、第１層金属配線からなる複数の第１のビット線、ワード線及びこれら第１のビット線とワード線に接続された複数のメモリセルをそれぞれ有する複数のメモリセルアレイと、前記各メモリセルアレイに設けられるとともに、一種類のゲート酸化膜厚を有する相補型ＭＯＳトランジスタからなる論理回路により構成され、前記ワード線を選択するワード線選択回路と、前記ワード線に沿って配置され、前記ワード線選択回路に接続された第１層金属配線からなる第１の配線を介して前記ワード線に接続された第２層金属配線からなる第２の配線と、前記各メモリセルアレイに設けられ、前記第１のビット線を選択する第１のビット線選択回路と、前記各第１のビット線に沿って配置されるとともに、前記複数のメモリセルアレイに共有され、前記第１のビット線選択回路により選択された第１のビット線が接続される第３層金属配線からなる複数の第２のビット線と、前記複数の第２のビット線から隣接する一対の第２のビット線を選択する第２のビット線選択回路と、第１、第２の入力端を有し、前記第１の入力端に前記メモリセルから読み出されたデータが供給され、前記第２の入力端に定電流源が接続されたセンスアンプと、データの読み出し時に前記センスアンプの前記第１の入力端に前記第２のビット線選択回路により選択された一対の第２のビット線のうち第１のビット線が接続された第２のビット線を接続し、前記第２の入力端に前記第２のビット線選択回路により選択された一対の第２のビット線のうち第１のビット線が接続されていない第２のビット線を接続するスイッチ回路とを具備することを特徴とする。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００２２】
図１（ａ）（ｂ）は、本発明の半導体記憶装置に係わり、４Ｍｂマクロの構成を概略的に示している。この半導体記憶装置において、コア部１０は、例えば８個のサブアレイ（ＳＢＡ）１１を有している。各サブアレイ１１は、例えば６４ＫＢ（６４×８＝５１２Ｋｂ）の記憶容量を有しており、第１層金属配線（Ｍ１）からなるビット線ＢＬとワード線ＷＬ、及びこれらビット線ＢＬとワード線ＷＬにより選択される例えばフラッシュＥＥＰＲＯＭからなる図示せぬメモリセルＭＣが配置されている。
【００２３】
前記ワード線ＷＬ方向に隣接する２つの前記サブアレイ１１の相互間には、各サブアレイ１１に対応して２つのロウデコーダ（ＲＤＣ）１２が配置されている。これらロウデコーダ１２は周辺回路領域１６から供給される信号に応じて前記ワード線ＷＬを選択する。これとともに、これらロウデコーダ１２は、データの読み出し、書き込み、消去時に、周辺回路領域１６から供給される所要の電圧をワード線ＷＬに供給する。すなわち、周辺回路領域１６より、データの読み出し時には例えば５Ｖが供給され、書き込み時には例えば１０Ｖが供給され、消去時には例えば−７Ｖが供給される。
【００２４】
さらに、各サブアレイ１１上には、各ワード線ＷＬに沿って例えば第２層金属配線（Ｍ２）からなる配線１３が配置され、この配線１３は対応するワード線ＷＬに接続される。この配線１３の詳細は後述する。
【００２５】
また、ビット線ＢＬ方向に隣接するサブアレイ１１の相互間には、ビット線ＢＬを選択するビット線セレクタ（ＢＬＳ）１４が設けられている。このビット線セレクタ１４に隣接してカラムデコーダ（ＣＤＣ）１５が設けられている。このカラムデコーダ１５はワード線ＷＬ方向に隣接する２つのサブアレイ１１の相互間の配置されている。このカラムデコーダ１５によりビット線セレクタ１４が選択的に駆動される。
【００２６】
前記ビット線ＢＬの選択には、２重ビット線デコード方式が採用されている。このため、ビット線ＢＬ方向に配置された複数のサブアレイ１１上には、例えば第３層金属配線（Ｍ３）からなる複数のメインビット線ＭＢＬが配置されている。これらメインビット線ＭＢＬには、後述するように、各サブアレイ１１のビット線ＢＬが接続される。これらメインビット線ＭＢＬは周辺回路領域１６に配置された図示せぬメインビット線セレクタを介してセンスアンプに接続される。メモリセルに対する書き込みデータの転送、及びメモリセルから読み出されたデータの転送はこれらメインビット線ＭＢＬとビット線ＢＬを用いて行われる。
【００２７】
図２は、図１の１つのサブアレイ１１と周辺回路領域１６の構成を概略的に示している。周辺回路領域１６には、メインビット線セレクタ２１、このメインビット線セレクタ２１を駆動するメインビット線デコーダ（ＭＢＤＣ）２３、メインビット線ＭＢＬをセンスアンプ２２に選択的に接続するスイッチ回路２４、このスイッチ回路２４の動作を制御するスイッチデコーダ（ＳＷＤＣ）２５が設けられている。
【００２８】
図３（ａ）（ｂ）（ｃ）は、前記ワード線ＷＬと配線１３との関係を示している。図３（ａ）において、例えばＰ型の基板３１内には、Ｎ型のウェル３２が形成され、このウェル３２内にＰ型のウェル３３が形成されている。このウェル３３内に前記ＥＥＰＲＯＭからなる図示せぬ複数のメモリセルが形成されている。
【００２９】
基板３１内には、前記ウェル３２の一端部に隣接して例えばＮ型のウェル３４が形成され、前記ウェル３２の他端部に隣接して例えばＮ型のウェル３５が形成されている。
【００３０】
前記ウェル３４内には、前記ロウデコーダ１２を構成するＰチャネルＭＯＳトランジスタ３６が形成されている。また、このウェル３４内にはＮ＋拡散層が形成され、このＮ＋拡散層には電圧ＶＳＷが供給されている。この電圧ＶＳＷはデータの読み出し、書き込み、消去時にワード線ＷＬに供給される電圧と同一である。
【００３１】
尚、ロウデコーダ１２は例えばＣＭＯＳ論理回路により形成されている。このため、図示していないが、基板３１内には、ＮチャネルＭＯＳトランジスタが形成されるＰ型のウェルも形成されている。
【００３２】
前記ウェル３５には、Ｐ＋拡散層とＮ＋拡散層が形成され、これらＰ＋拡散層とＮ＋拡散層とにより保護ダイオード３７が形成されている。また、Ｎ＋拡散層には電圧ＶＳＷが供給されている。
【００３３】
前記基板３１の上方には、メモリセルの制御ゲートに接続されたワード線ＷＬが配置されている。このワード線ＷＬは、ポリサイド構造とされ、このワード線ＷＬの上方には前記配線１３が配置されている。この配線１３の両端部、及び中間部の複数箇所は、第１層金属配線Ｍ１を介してワード線ＷＬに接続される。このため、ワード線ＷＬと配線１３は導電となる。このような構成とすることにより、ワード線ＷＬの抵抗を低減できる。
【００３４】
図３（ｂ）は、ワード線ＷＬ、第１層金属配線Ｍ１、及び配線１３の接続構造を示している。このように、第１層金属配線Ｍ１を介してワード線ＷＬと配線１３とを接続することにより、配線１３のみによりワード線ＷＬと接続する場合に比べて、コンタクトホールのアスペクト比を小さくすることができ、配線１３とワード線ＷＬを確実に接続することができる。
【００３５】
しかし、第２層金属配線Ｍ２からなる配線１３を第１層金属配線Ｍ１に接続するためのコンタクトホールをエッチングにより形成する際、エッチング時の過剰プラズマによりメモリセルのゲート酸化膜が破壊される危険性がある。この問題を回避するため、図３（ａ）に示すように、ワード線ＷＬの一端部は第１層金属配線Ｍ１を介してロウデコーダ１２を構成する前記ＰチャネルＭＯＳトランジスタ３６のＰ＋拡散層に接続されている。また、ワード線ＷＬの他端部は第１層金属配線Ｍ１を介して保護ダイオード３７を構成するＰ＋拡散層に接続されている。
【００３６】
図３（ｃ）は、保護ダイオード３７の構成を示している。ウェル３５内には、複数のＰ＋拡散層が形成され、これらＰ＋拡散層に各ワード線に接続された第１層金属配線Ｍ１がそれぞれ接続される。
【００３７】
このような構成とすることにより、エッチングにより第１層金属配線Ｍ１を露出するコンタクトホールを形成する際、過剰プラズマをウェル３４、３５に逃がすことができるため、ゲート酸化膜の破壊を防止できる。したがって、メモリセルの性能のばらつきを防止できる。
【００３８】
また、ウェル３４とウェル３５は同一構成であり、ウェル３５内に形成される保護ダイオード３７をロウデコーダ３６の形成工程と同一の工程で形成することができる。このため、製造工程の増加を防止できる。
【００３９】
図４は、前記ロウデコーダ１２の概略構成を示しており、図３と同一部分には同一符号を付している。本発明において、ロウデコーダ１２はＣＭＯＳ論理回路のみにより構成されている。すなわち、この実施例の場合、ロウデコーダ１２はアンド回路４１、４２により構成されている。これらアンド回路４１、４２は周辺回路領域１６に接続された複数の配線４３に接続されている。
【００４０】
図５（ａ）は、アンド回路４１の一例を示している。このアンド回路４１はナンド回路４１ａとインバータ回路４１ｂとにより構成されている。
【００４１】
図５（ｂ）は、ナンド回路４１ａの一例を示し、図５（ｃ）は、インバータ回路４１ｂの一例を示している。
【００４２】
また、図４に示すように、周辺回路領域１６には、メモリセルの各種動作モードに応じた電圧をロウデコーダ１２に供給する電圧発生器４４が設けられている。この電圧発生器４４は、アドレスバッファ５２に接続された第１、第２の経路４５、４６を有し、これら第１、第２の経路４６、４７の出力電圧がスイッチ回路４８により選択的に出力されるように構成されている。
【００４３】
第１の経路４６は、直列接続されたハイレベルシフタ４９、ローレベルシフタ５０を有し、第２の経路４７はハイレベルシフタ５１のみにより構成されている。ハイレベルシフタ４９、５１には電源として電圧ＶＳＷと接地電圧が供給され、ローレベルシフタ５０には電源として電圧ＶＳＷと消去時の低電圧ＶＬが供給される。電圧ＶＳＷは読み出し時に５Ｖ、書き込み時に１０Ｖとされる。また、低電圧ＶＬは読み出し時、及び書き込み時に０Ｖ、消去時に−７Ｖとされる。ローレベルシフタ５０の出力端、及びハイレベルシフタ５１の出力端はスイッチ回路５２に接続されている。このスイッチ回路５２には、制御信号ＣＳが供給されており、この制御信号ＣＳに応じてローレベルシフタ５０の出力電圧あるいはハイレベルシフタ５１の出力電圧が選択される。
【００４４】
上記構成において、電圧発生器４４の動作について説明する。例えばデータの読み出し時、及び書き込み時において、低電位ＶＬは０Ｖである。また、ハイレベルシフタの４９、５１の一方の出力電圧は接地電圧（０Ｖ）である。このため、読み出し動作時においては、第１、第２の経路４５、４６のどちらをも使用することができる。しかし、第１の経路４５を用いた場合、ハイレベルシフタ４９、ローレベルシフタ５０の両方が動作してレベルが変換されるため、出力電圧のレベルが確定するまでに時間がかかる。したがって、読み出し動作時において、スイッチ回路４８は、制御信号ＣＳに応じて第２の経路４６のハイレベルシフタ５１の出力電圧を選択する。このように、制御することにより、高速に所要の電圧を出力することができる。
【００４５】
一方、読み出し、書き込み動作以外の消去動作時は負の電位が必要となる。このため、スイッチ回路４８は制御信号ＣＳに応じて、第１の経路４５のローレベルシフタ５０の出力電圧を選択する。一般に、消去動作時は読み出し動作時ほどメモリセルの選択に高速動作を要求されない。このため、スピード的なことは問題とならない。
【００４６】
さらに、書き込み動作時は一般に読み出し動作ほど高速動作が要求されない。したがって、スイッチ回路４８により、第１、第２の経路４５、４６のうちのどちらを選択してもよい。しかし、高速動作を考慮した場合、ハイレベルシフタ５１の出力電圧を選択するほうがよい。
【００４７】
このようにして、スイッチ回路４８により選択された電圧は配線４３を介してロウデコーダ１２に供給される。
【００４８】
上記のように、ロウデコーダ１２をＣＭＯＳ論理回路のみによって構成することにより、従来のＣＭＯＳトランスファーゲートを含む場合に比べて高速動作が可能である。
【００４９】
また、酸化膜厚が異なる高耐圧トランジスタと低耐圧トランジスタにより構成された電圧発生回路４４をロウデコーダから離れた周辺回路領域１６に配置することにより、ロウデコーダ１２を高耐圧トランジスタのみにより構成することができる。すなわち、ロウデコーダ１２を一種類の酸化膜厚のトランジスタにより構成できる。酸化膜厚が異なる複数のトランジスタを形成する場合、これらトランジスタを分離するための素子分離領域が大きくなり、ロウデコーダ１２が大きくなる。しかし、この実施例の場合、ロウデコーダ１２の占有面積を縮小できる。
【００５０】
図６は、本発明の２重ビット線方式による読み出し回路を示すものであり、図１、図２に示す回路を具体的に示している。尚、図６において、図１、図２と同一部分には同一符号を付す。
【００５１】
各サブアレイ１１のビット線ＢＬはビット線セレクタ１４を介してメインビット線ＭＢＬ１、ＭＢＬ２の一方に接続される。メインビット線ＭＢＬ１、ＭＢＬ２は、複数のメインビット線のうちから隣接する一対のメインビット線を選択するメインビット線セレクタ２１を介してスイッチ回路２４に接続される。このスイッチ回路２４は、スイッチ素子２４ａ、２４ｂ、２４ｃ、２４ｄにより構成されている。このスイッチ回路２４は、メインビット線ＭＢＬ１、ＭＢＬ２の一方をセンスアンプ２２の一方入力端ＩＮ１に接続する。このセンスアンプ２２の他方入力端には、基準電流源６１が接続されている。
【００５２】
図６に示すように、前記スイッチ素子２４ａ、２４ｄがオン、スイッチ素子２４ｂ、２４ｃがオフである場合、メインビット線ＭＢＬ１がセンスアンプ２２の一方入力端ＩＮ１に接続され、他方入力端ＩＮ２には、メインビット線ＭＢＬ２と基準電流源６１が接続される。このため、メインビット線ＭＢＬ１に接続されたビット線ＢＬの電位がセンスアンプ２２により検出される。
【００５３】
また、スイッチ素子２４ａ、２４ｄがオフ、スイッチ素子２４ｂ、２４ｃがオンである場合、メインビット線ＭＢＬ２がセンスアンプ２２の一方入力端ＩＮ１に接続され、他方入力端ＩＮ２には、メインビット線ＭＢＬ１と基準電流源６１が接続される。このため、メインビット線ＭＢＬ２に接続されたビット線ＢＬの電位がセンスアンプ２２により検出される。
【００５４】
このように、センスアンプ２２の他方入力端ＩＮ２に、選択されたビット線ＢＬが接続されていないメインビット線（以下、非選択のメインビット線と称す）を接続している。このため、センスアンプ２２の他方入力端ＩＮ２に、非選択のメインビット線の容量を付加することができる。したがって、センスアンプ２２の両入力端ＩＮ１、ＩＮ２のアンバランスを防止でき、電源ノイズの影響を受けることなく、データの読み出し動作を高速化できる。
【００５５】
図７は、図６の変形例を示すものであり、図６と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【００５６】
図７に示す回路において、隣接するサブアレイ１１のビット線セレクタ１４が隣接して配置されている。このような構成とした場合、２つのビット線セレクタ１４を構成するトランジスタを同一のウェル７１内に形成することができる。したがって、複数のビット線セレクタ１４を形成するためのウェルの面積を削減できる。
【００５７】
上記実施例によれば、センスアンプ２２を各サブアレイ１１に配置せず、周辺回路領域１６に配置している。このため、サブアレイ１１の数と同数のセンスアンプを設ける必要がないため、コア部の面積の増大を防止できる。
【００５８】
また、センスアンプ２２が周辺回路領域１６に設けられているため、センスアンプのデコードに要する時間を短縮でき、高速動作が可能である。
【００５９】
さらに、センスアンプ２２の他方入力端には、非選択のメインビット線が接続される。このため、センスアンプ２２の入力端における容量のアンバランスを解消でき、高速な読み出し動作が可能である。
【００６０】
さらに、ロウデコーダ１２をＣＭＯＳ論理回路のみにより構成しているため、従来のＣＭＯＳトランスファーゲートを含む場合に比べてワード線の選択を高速化できる。
【００６１】
また、ワード線に供給する種々の電圧を発生する電圧発生器４４を周辺回路領域１６に設けている。このため、ロウデコーダ１２を一種類の酸化膜厚のトランジスタにより構成することができる。したがって、ロウデコーダ１２の構成を簡単化でき、ロウデコーダの占有面積を削減できる。
【００６２】
尚、上記実施例では、本発明を不揮発性半導体記憶装置に適用した場合について説明したが、これに限らず、他の半導体記憶装置に適用することも可能である。
【００６３】
また、本発明はロジック回路と混載用される半導体記憶装置に限らず、汎用の半導体記憶装置に適用することも可能である。
【００６４】
その他、本発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【００６５】
【発明の効果】
以上、詳述したように本発明によれば、コア部の面積の増大を抑えることが可能であるとともに、高速動作が可能な半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】図１（ａ）は、本発明の一実施例を示す概略構成図、図１（ｂ）は図１（ａ）の一部の構成を示す断面図。
【図２】図１の一部の構成を示す概略構成図。
【図３】図３（ａ）は、前記ワード線ＷＬの構成を示す概略構成図、図３（ｂ）は図３（ａ）の一部を示す断面図、図３（ｃ）は図３（ａ）の一部を示す平面図。
【図４】本発明のロウデコーダを示す回路図。
【図５】図４に示すロウデコーダの一例を示す回路図。
【図６】本発明の２重ビット線方式による読み出し回路の一例を示す回路図。
【図７】図６の他の例を示す回路図。
【図８】従来の半導体記憶装置を示す概略構成図。
【図９】従来のロウデコーダを示す回路図。
【図１０】図９の一部を示す回路図。
【符号の説明】
１０…コア部、
１１…サブアレイ、
１２…ロウデコーダ、
１３…配線（Ｍ２）、
１４…ビット線セレクタ、
１５…カラムデコーダ、
１６…周辺回路領域、
２１…メインビット線セレクタ、
２２…センスアンプ、
２３…メインビット線デコーダ、
２４…スイッチ回路、
２５…スイッチデコーダ、
４４…電圧発生器、
６１…基準電流源、
７１…ウェル、
ＢＬ…ビット線、
ＷＬ…ワード線、
ＭＢＬ、ＭＢＬ１、ＭＢＬ２…メインビット線。
【発明の属する技術分野】
本発明は、例えばロジック回路と混載される半導体記憶装置に係わり、特に、３層メタル配線技術を用いた半導体記憶装置に関する。
【０００２】
【従来の技術】
図８は、従来の不揮発性半導体記憶装置における４Ｍｂマクロの構成を概略的に示している。この不揮発性半導体記憶装置は、例えば３２個のサブアレイ（ＳＢＡ）１を有している。各サブアレイ１は、例えば１６ＫＢ（１６×８＝１２８Ｋｂ）の記憶容量を有しており、第１層金属配線（Ｍ１）からなるビット線ＢＬとワード線ＷＬ、及びこれらビット線ＢＬとワード線ＷＬにより選択される例えばフラッシュＥＥＰＲＯＭからなる図示せぬメモリセルが配置されている。ビット線ＢＬ方向に隣接する２つのサブアレイ１の相互間には、センスアンプ（Ｓ／Ａ）とカラムサブデコーダ（ＣＳＤＣ）が配置された２つのカラムデコーダ領域２が設けられ、各カラムサブデコーダにより対応するサブアレイ１のビット線１が選択される。
【０００３】
また、ワード線ＷＬの選択には、２重ワード線デコード方式が採用されている。すなわち、ワード線ＷＬ方向に隣接する２つのサブアレイ１の相互間にはロウサブデコーダ（ＲＳＤＣ）３が設けられ、このロウサブデコーダ３は２つのサブアレイ１で共有される。このロウサブデコーダ３により、サブアレイ１のワード線が選択される。さらに、ワード線ＷＬ方向に隣接する４つのサブアレイ毎に対して、ロウメインデコーダ（ＲＭＤＣ）４が配置されている。このロウメインデコーダ４には、第２層金属配線（Ｍ２）からなるロウメインデコード線５が接続されている。このロウメインデコーダ４及びロウメインデコード線５により、所要のロウサブデコーダ３が選択される。
【０００４】
また、上記複数のサブアレイ１に隣接して周辺回路領域６が設けられている。この周辺回路領域６には、図示せぬカラムメインデコーダが設けられている。このカラムメインデコーダには、例えば第３層金属配線（Ｍ３）からなるカラムメインデコード線７が接続され、これらカラムメインデコード線７は、前記各カラムデコーダ領域２に接続されている。これらカラムメインデコーダ及びカラムメインデコード線７により所要のカラムサブデコーダが選択される。
【０００５】
図９は、上記２重ワード線デコード方式の回路例を示しており、図８と同一部分には、同一符号を付す。図９に示すように、１つのロウメインデコーダ４に対して複数のロウサブデコーダ３が接続されている。これらロウサブデコーダ３は、例えば相補型ＭＯＳトランジスタからなるＣＭＯＳトランスファーゲート３ａにより構成されている。各トランスファーゲート３ａの入力端はブロックデコーダ８にそれぞれ接続され、出力端は各ワード線ＷＬに接続されている。
【０００６】
上記構成において、アドレス信号に応じてロウメインデコーダ４から信号が出力され、複数のロウサブデコーダ３が選択される。これとともに、ブロックデコーダ８の１つから信号が出力され、所要の１本のワード線ＷＬが選択される。
【０００７】
【発明が解決しようとする課題】
ところで、上記不揮発性半導体記憶装置は、高速動作が要求されている。このため、メモリセルに対してデータを書き込んだり、メモリセルからデータを読み出す際、ビット線電位及びワード線電位を高速に変化させることが重要である。特に、ワード線は一般にポリサイド配線により構成されている。このポリサイド配線はメタル配線に比べて抵抗値が高いため、ワード線の長さを短縮することにより、配線抵抗が低減され高速動作が可能となる。そこで、図８に示すように、メモリセルアレイを多くのサブアレイ１に分割し、サブアレイ１内のビット線ＢＬやワード線ＷＬの長さが短くされている。
【０００８】
しかし、図８に示すように、各サブアレイ１にはカラムデコーダ領域２が設けられ、２つのサブアレイ１に対してロウサブデコーダ３が設けられ、４つのサブアレイ１に対してロウメインデコーダ４が設けられている。このため、サブアレイ１の数が多くなると、これらカラムデコーダ領域２、ロウサブデコーダ３、ロウメインデコーダ４の数が多くなり、コア部９の面積が大きくなる。
【０００９】
ここで、ロウメインデコーダ４の面積をＡmain、ロウサブデコーダ３の面積をＡsub、分割しないときのメモリセルアレイの面積をＡ０、複数のサブアレイに分割したときに発生するデッドスペースの面積をＡd、１つのアレイに対するコア部の面積をＡcoreとすると、メモリセルアレイを分割しないときのコア部の面積Ａcoreは次式のようになる。
【００１０】
【００１１】
【００１２】
Ａcore＝Ａmain＋Ｎ×Ａsub＋Ａ０＋Ａd×（Ｎ−１）
このように、分割数Ｎが大きくなると、コア部の面積が増加することが分かる。
【００１３】
また、上記ロウサブデコーダ３を構成するＣＭＯＳトランスファーゲート３ａはオン抵抗が大きい。このため、ワード線の電圧波形が鈍り、高速な読み出し動作の妨げとなっている。
【００１４】
さらに、図１０は、ロウメインデコーダ４を概略的に示している。このロウメインデコーダ４は、周辺回路領域６に設けられたアドレスバッファ６ａから供給される電源電圧レベルのアドレス信号に応じて、不揮発性半導体記憶装置の各種動作モードに対応した電圧をワード線に供給する。このため、デコード回路を構成するアンド回路４ａ、４ｂの相互間にレベルシフタ４ｃ、４ｄが設けられている。レベルシフタ４ｃはアンド回路４ａから供給される電源電圧レベルの信号を読み出しや書き込み動作に使用する高電圧に変換し、レベルシフタ４ｄは消去用の負電圧に変換する。このように、ロウメインデコーダ４は、デコード回路以外にレベルシフタ４ｃ、４ｄを有しているため、アドレスバッファ６ａから信号が供給されてから出力レベルが確定するまでに時間を要する。
【００１５】
しかも、このロウメインデコーダ４において、アンド回路４ａは入力信号が電源電圧レベルであるため、低耐圧のトランジスタにより構成され、レベルシフタ４ｃ、４ｄ、アンド回路４ｂは高電圧が供給されるため、高耐圧のトランジスタにより構成されている。このように、耐圧の異なる複数のトランジスタを形成する場合、これらトランジスタを分離する素子分離領域を大きくする必要がある。このため、ロウメインデコーダ４の占有面積が大きくなるという問題を有している。
【００１６】
また、センスアンプが各サブアレイに配置されているため、これらセンスアンプを周辺回路領域６に設けられたセンスアンプデコーダ、及び長いカラムメインデコード線７を介して選択する必要がある。このため、センスアンプのデコードに時間を要し、読み出し動作の高速化が困難であった。
【００１７】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、コア部の面積の増大を抑えることが可能であるとともに、高速動作が可能な半導体記憶装置を提供しようとするものである。
【００１８】
【課題を解決するための手段】
本発明の半導体記憶装置の第１の態様は、それぞれ複数の第１のビット線、ワード線及びこれら第１のビット線とワード線に接続された複数のメモリセルを有する複数のメモリセルアレイと、前記各メモリセルアレイに設けられ、前記ワード線を選択するワード線選択回路と、前記各メモリセルアレイに設けられ、前記第１のビット線を選択する第１のビット線選択回路と、前記第１のビット線の上方で前記複数のメモリセルアレイに共有され、前記第１のビット線選択回路により選択された第１のビット線が接続される複数の第２のビット線と、前記複数の第２のビット線から隣接する一対の第２のビット線を選択する第２のビット線選択回路と、第１、第２の入力端を有し、前記第１の入力端に前記メモリセルから読み出されたデータが供給され、前記第２の入力端に定電流源が接続されたセンスアンプと、データの読み出し時に前記センスアンプの前記第１の入力端に前記第２のビット線選択回路により選択された一対の第２のビット線のうち第１のビット線が接続された第２のビット線を接続し、前記第２の入力端に前記第２のビット線選択回路により選択された一対の第２のビット線のうち第１のビット線が接続されていない第２のビット線を接続するスイッチ回路とを具備し、前記ワード線選択回路は、一種類のゲート酸化膜厚を有する相補型ＭＯＳトランジスタからなる論理回路により構成されていることを特徴とする。
【００１９】
本発明の半導体記憶装置の第２の態様は、コア部と、前記コア部に隣接した周辺回路領域とを具備し、前記コア部はそれぞれ複数の第１のビット線、ワード線及びこれら第１のビット線とワード線に接続された複数のメモリセルを有する複数のメモリセルアレイと、前記各メモリセルアレイに設けられ、一種類のゲート酸化膜厚を有する相補型ＭＯＳトランジスタからなる論理回路により構成され、前記ワード線を選択するワード線選択回路と、前記各メモリセルアレイに設けられ、前記第１のビット線を選択する第１のビット線選択回路と、前記複数のメモリセルアレイに共有され、前記第１のビット線選択回路により選択された第１のビット線が接続される複数の第２のビット線とを有し、前記周辺回路領域は、前記複数の第２のビット線から隣接する一対の第２のビット線を選択する第２のビット線選択回路と、第１、第２の入力端を有し、前記第１の入力端に前記メモリセルから読み出されたデータが供給され、前記第２の入力端に定電流源が接続されたセンスアンプと、データの読み出し時に前記センスアンプの前記第１の入力端に前記第２のビット線選択回路により選択された一対の第２のビット線のうち第１のビット線が接続された第２のビット線を接続し、前記第２の入力端に前記第２のビット線選択回路により選択された一対の第２のビット線のうち第１のビット線が接続されていない第２のビット線を接続するスイッチ回路とを有することを特徴とする。
【００２０】
本発明の半導体記憶装置の第３の態様は、第１層金属配線からなる複数の第１のビット線、ワード線及びこれら第１のビット線とワード線に接続された複数のメモリセルをそれぞれ有する複数のメモリセルアレイと、前記各メモリセルアレイに設けられるとともに、一種類のゲート酸化膜厚を有する相補型ＭＯＳトランジスタからなる論理回路により構成され、前記ワード線を選択するワード線選択回路と、前記ワード線に沿って配置され、前記ワード線選択回路に接続された第１層金属配線からなる第１の配線を介して前記ワード線に接続された第２層金属配線からなる第２の配線と、前記各メモリセルアレイに設けられ、前記第１のビット線を選択する第１のビット線選択回路と、前記各第１のビット線に沿って配置されるとともに、前記複数のメモリセルアレイに共有され、前記第１のビット線選択回路により選択された第１のビット線が接続される第３層金属配線からなる複数の第２のビット線と、前記複数の第２のビット線から隣接する一対の第２のビット線を選択する第２のビット線選択回路と、第１、第２の入力端を有し、前記第１の入力端に前記メモリセルから読み出されたデータが供給され、前記第２の入力端に定電流源が接続されたセンスアンプと、データの読み出し時に前記センスアンプの前記第１の入力端に前記第２のビット線選択回路により選択された一対の第２のビット線のうち第１のビット線が接続された第２のビット線を接続し、前記第２の入力端に前記第２のビット線選択回路により選択された一対の第２のビット線のうち第１のビット線が接続されていない第２のビット線を接続するスイッチ回路とを具備することを特徴とする。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００２２】
図１（ａ）（ｂ）は、本発明の半導体記憶装置に係わり、４Ｍｂマクロの構成を概略的に示している。この半導体記憶装置において、コア部１０は、例えば８個のサブアレイ（ＳＢＡ）１１を有している。各サブアレイ１１は、例えば６４ＫＢ（６４×８＝５１２Ｋｂ）の記憶容量を有しており、第１層金属配線（Ｍ１）からなるビット線ＢＬとワード線ＷＬ、及びこれらビット線ＢＬとワード線ＷＬにより選択される例えばフラッシュＥＥＰＲＯＭからなる図示せぬメモリセルＭＣが配置されている。
【００２３】
前記ワード線ＷＬ方向に隣接する２つの前記サブアレイ１１の相互間には、各サブアレイ１１に対応して２つのロウデコーダ（ＲＤＣ）１２が配置されている。これらロウデコーダ１２は周辺回路領域１６から供給される信号に応じて前記ワード線ＷＬを選択する。これとともに、これらロウデコーダ１２は、データの読み出し、書き込み、消去時に、周辺回路領域１６から供給される所要の電圧をワード線ＷＬに供給する。すなわち、周辺回路領域１６より、データの読み出し時には例えば５Ｖが供給され、書き込み時には例えば１０Ｖが供給され、消去時には例えば−７Ｖが供給される。
【００２４】
さらに、各サブアレイ１１上には、各ワード線ＷＬに沿って例えば第２層金属配線（Ｍ２）からなる配線１３が配置され、この配線１３は対応するワード線ＷＬに接続される。この配線１３の詳細は後述する。
【００２５】
また、ビット線ＢＬ方向に隣接するサブアレイ１１の相互間には、ビット線ＢＬを選択するビット線セレクタ（ＢＬＳ）１４が設けられている。このビット線セレクタ１４に隣接してカラムデコーダ（ＣＤＣ）１５が設けられている。このカラムデコーダ１５はワード線ＷＬ方向に隣接する２つのサブアレイ１１の相互間の配置されている。このカラムデコーダ１５によりビット線セレクタ１４が選択的に駆動される。
【００２６】
前記ビット線ＢＬの選択には、２重ビット線デコード方式が採用されている。このため、ビット線ＢＬ方向に配置された複数のサブアレイ１１上には、例えば第３層金属配線（Ｍ３）からなる複数のメインビット線ＭＢＬが配置されている。これらメインビット線ＭＢＬには、後述するように、各サブアレイ１１のビット線ＢＬが接続される。これらメインビット線ＭＢＬは周辺回路領域１６に配置された図示せぬメインビット線セレクタを介してセンスアンプに接続される。メモリセルに対する書き込みデータの転送、及びメモリセルから読み出されたデータの転送はこれらメインビット線ＭＢＬとビット線ＢＬを用いて行われる。
【００２７】
図２は、図１の１つのサブアレイ１１と周辺回路領域１６の構成を概略的に示している。周辺回路領域１６には、メインビット線セレクタ２１、このメインビット線セレクタ２１を駆動するメインビット線デコーダ（ＭＢＤＣ）２３、メインビット線ＭＢＬをセンスアンプ２２に選択的に接続するスイッチ回路２４、このスイッチ回路２４の動作を制御するスイッチデコーダ（ＳＷＤＣ）２５が設けられている。
【００２８】
図３（ａ）（ｂ）（ｃ）は、前記ワード線ＷＬと配線１３との関係を示している。図３（ａ）において、例えばＰ型の基板３１内には、Ｎ型のウェル３２が形成され、このウェル３２内にＰ型のウェル３３が形成されている。このウェル３３内に前記ＥＥＰＲＯＭからなる図示せぬ複数のメモリセルが形成されている。
【００２９】
基板３１内には、前記ウェル３２の一端部に隣接して例えばＮ型のウェル３４が形成され、前記ウェル３２の他端部に隣接して例えばＮ型のウェル３５が形成されている。
【００３０】
前記ウェル３４内には、前記ロウデコーダ１２を構成するＰチャネルＭＯＳトランジスタ３６が形成されている。また、このウェル３４内にはＮ＋拡散層が形成され、このＮ＋拡散層には電圧ＶＳＷが供給されている。この電圧ＶＳＷはデータの読み出し、書き込み、消去時にワード線ＷＬに供給される電圧と同一である。
【００３１】
尚、ロウデコーダ１２は例えばＣＭＯＳ論理回路により形成されている。このため、図示していないが、基板３１内には、ＮチャネルＭＯＳトランジスタが形成されるＰ型のウェルも形成されている。
【００３２】
前記ウェル３５には、Ｐ＋拡散層とＮ＋拡散層が形成され、これらＰ＋拡散層とＮ＋拡散層とにより保護ダイオード３７が形成されている。また、Ｎ＋拡散層には電圧ＶＳＷが供給されている。
【００３３】
前記基板３１の上方には、メモリセルの制御ゲートに接続されたワード線ＷＬが配置されている。このワード線ＷＬは、ポリサイド構造とされ、このワード線ＷＬの上方には前記配線１３が配置されている。この配線１３の両端部、及び中間部の複数箇所は、第１層金属配線Ｍ１を介してワード線ＷＬに接続される。このため、ワード線ＷＬと配線１３は導電となる。このような構成とすることにより、ワード線ＷＬの抵抗を低減できる。
【００３４】
図３（ｂ）は、ワード線ＷＬ、第１層金属配線Ｍ１、及び配線１３の接続構造を示している。このように、第１層金属配線Ｍ１を介してワード線ＷＬと配線１３とを接続することにより、配線１３のみによりワード線ＷＬと接続する場合に比べて、コンタクトホールのアスペクト比を小さくすることができ、配線１３とワード線ＷＬを確実に接続することができる。
【００３５】
しかし、第２層金属配線Ｍ２からなる配線１３を第１層金属配線Ｍ１に接続するためのコンタクトホールをエッチングにより形成する際、エッチング時の過剰プラズマによりメモリセルのゲート酸化膜が破壊される危険性がある。この問題を回避するため、図３（ａ）に示すように、ワード線ＷＬの一端部は第１層金属配線Ｍ１を介してロウデコーダ１２を構成する前記ＰチャネルＭＯＳトランジスタ３６のＰ＋拡散層に接続されている。また、ワード線ＷＬの他端部は第１層金属配線Ｍ１を介して保護ダイオード３７を構成するＰ＋拡散層に接続されている。
【００３６】
図３（ｃ）は、保護ダイオード３７の構成を示している。ウェル３５内には、複数のＰ＋拡散層が形成され、これらＰ＋拡散層に各ワード線に接続された第１層金属配線Ｍ１がそれぞれ接続される。
【００３７】
このような構成とすることにより、エッチングにより第１層金属配線Ｍ１を露出するコンタクトホールを形成する際、過剰プラズマをウェル３４、３５に逃がすことができるため、ゲート酸化膜の破壊を防止できる。したがって、メモリセルの性能のばらつきを防止できる。
【００３８】
また、ウェル３４とウェル３５は同一構成であり、ウェル３５内に形成される保護ダイオード３７をロウデコーダ３６の形成工程と同一の工程で形成することができる。このため、製造工程の増加を防止できる。
【００３９】
図４は、前記ロウデコーダ１２の概略構成を示しており、図３と同一部分には同一符号を付している。本発明において、ロウデコーダ１２はＣＭＯＳ論理回路のみにより構成されている。すなわち、この実施例の場合、ロウデコーダ１２はアンド回路４１、４２により構成されている。これらアンド回路４１、４２は周辺回路領域１６に接続された複数の配線４３に接続されている。
【００４０】
図５（ａ）は、アンド回路４１の一例を示している。このアンド回路４１はナンド回路４１ａとインバータ回路４１ｂとにより構成されている。
【００４１】
図５（ｂ）は、ナンド回路４１ａの一例を示し、図５（ｃ）は、インバータ回路４１ｂの一例を示している。
【００４２】
また、図４に示すように、周辺回路領域１６には、メモリセルの各種動作モードに応じた電圧をロウデコーダ１２に供給する電圧発生器４４が設けられている。この電圧発生器４４は、アドレスバッファ５２に接続された第１、第２の経路４５、４６を有し、これら第１、第２の経路４６、４７の出力電圧がスイッチ回路４８により選択的に出力されるように構成されている。
【００４３】
第１の経路４６は、直列接続されたハイレベルシフタ４９、ローレベルシフタ５０を有し、第２の経路４７はハイレベルシフタ５１のみにより構成されている。ハイレベルシフタ４９、５１には電源として電圧ＶＳＷと接地電圧が供給され、ローレベルシフタ５０には電源として電圧ＶＳＷと消去時の低電圧ＶＬが供給される。電圧ＶＳＷは読み出し時に５Ｖ、書き込み時に１０Ｖとされる。また、低電圧ＶＬは読み出し時、及び書き込み時に０Ｖ、消去時に−７Ｖとされる。ローレベルシフタ５０の出力端、及びハイレベルシフタ５１の出力端はスイッチ回路５２に接続されている。このスイッチ回路５２には、制御信号ＣＳが供給されており、この制御信号ＣＳに応じてローレベルシフタ５０の出力電圧あるいはハイレベルシフタ５１の出力電圧が選択される。
【００４４】
上記構成において、電圧発生器４４の動作について説明する。例えばデータの読み出し時、及び書き込み時において、低電位ＶＬは０Ｖである。また、ハイレベルシフタの４９、５１の一方の出力電圧は接地電圧（０Ｖ）である。このため、読み出し動作時においては、第１、第２の経路４５、４６のどちらをも使用することができる。しかし、第１の経路４５を用いた場合、ハイレベルシフタ４９、ローレベルシフタ５０の両方が動作してレベルが変換されるため、出力電圧のレベルが確定するまでに時間がかかる。したがって、読み出し動作時において、スイッチ回路４８は、制御信号ＣＳに応じて第２の経路４６のハイレベルシフタ５１の出力電圧を選択する。このように、制御することにより、高速に所要の電圧を出力することができる。
【００４５】
一方、読み出し、書き込み動作以外の消去動作時は負の電位が必要となる。このため、スイッチ回路４８は制御信号ＣＳに応じて、第１の経路４５のローレベルシフタ５０の出力電圧を選択する。一般に、消去動作時は読み出し動作時ほどメモリセルの選択に高速動作を要求されない。このため、スピード的なことは問題とならない。
【００４６】
さらに、書き込み動作時は一般に読み出し動作ほど高速動作が要求されない。したがって、スイッチ回路４８により、第１、第２の経路４５、４６のうちのどちらを選択してもよい。しかし、高速動作を考慮した場合、ハイレベルシフタ５１の出力電圧を選択するほうがよい。
【００４７】
このようにして、スイッチ回路４８により選択された電圧は配線４３を介してロウデコーダ１２に供給される。
【００４８】
上記のように、ロウデコーダ１２をＣＭＯＳ論理回路のみによって構成することにより、従来のＣＭＯＳトランスファーゲートを含む場合に比べて高速動作が可能である。
【００４９】
また、酸化膜厚が異なる高耐圧トランジスタと低耐圧トランジスタにより構成された電圧発生回路４４をロウデコーダから離れた周辺回路領域１６に配置することにより、ロウデコーダ１２を高耐圧トランジスタのみにより構成することができる。すなわち、ロウデコーダ１２を一種類の酸化膜厚のトランジスタにより構成できる。酸化膜厚が異なる複数のトランジスタを形成する場合、これらトランジスタを分離するための素子分離領域が大きくなり、ロウデコーダ１２が大きくなる。しかし、この実施例の場合、ロウデコーダ１２の占有面積を縮小できる。
【００５０】
図６は、本発明の２重ビット線方式による読み出し回路を示すものであり、図１、図２に示す回路を具体的に示している。尚、図６において、図１、図２と同一部分には同一符号を付す。
【００５１】
各サブアレイ１１のビット線ＢＬはビット線セレクタ１４を介してメインビット線ＭＢＬ１、ＭＢＬ２の一方に接続される。メインビット線ＭＢＬ１、ＭＢＬ２は、複数のメインビット線のうちから隣接する一対のメインビット線を選択するメインビット線セレクタ２１を介してスイッチ回路２４に接続される。このスイッチ回路２４は、スイッチ素子２４ａ、２４ｂ、２４ｃ、２４ｄにより構成されている。このスイッチ回路２４は、メインビット線ＭＢＬ１、ＭＢＬ２の一方をセンスアンプ２２の一方入力端ＩＮ１に接続する。このセンスアンプ２２の他方入力端には、基準電流源６１が接続されている。
【００５２】
図６に示すように、前記スイッチ素子２４ａ、２４ｄがオン、スイッチ素子２４ｂ、２４ｃがオフである場合、メインビット線ＭＢＬ１がセンスアンプ２２の一方入力端ＩＮ１に接続され、他方入力端ＩＮ２には、メインビット線ＭＢＬ２と基準電流源６１が接続される。このため、メインビット線ＭＢＬ１に接続されたビット線ＢＬの電位がセンスアンプ２２により検出される。
【００５３】
また、スイッチ素子２４ａ、２４ｄがオフ、スイッチ素子２４ｂ、２４ｃがオンである場合、メインビット線ＭＢＬ２がセンスアンプ２２の一方入力端ＩＮ１に接続され、他方入力端ＩＮ２には、メインビット線ＭＢＬ１と基準電流源６１が接続される。このため、メインビット線ＭＢＬ２に接続されたビット線ＢＬの電位がセンスアンプ２２により検出される。
【００５４】
このように、センスアンプ２２の他方入力端ＩＮ２に、選択されたビット線ＢＬが接続されていないメインビット線（以下、非選択のメインビット線と称す）を接続している。このため、センスアンプ２２の他方入力端ＩＮ２に、非選択のメインビット線の容量を付加することができる。したがって、センスアンプ２２の両入力端ＩＮ１、ＩＮ２のアンバランスを防止でき、電源ノイズの影響を受けることなく、データの読み出し動作を高速化できる。
【００５５】
図７は、図６の変形例を示すものであり、図６と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【００５６】
図７に示す回路において、隣接するサブアレイ１１のビット線セレクタ１４が隣接して配置されている。このような構成とした場合、２つのビット線セレクタ１４を構成するトランジスタを同一のウェル７１内に形成することができる。したがって、複数のビット線セレクタ１４を形成するためのウェルの面積を削減できる。
【００５７】
上記実施例によれば、センスアンプ２２を各サブアレイ１１に配置せず、周辺回路領域１６に配置している。このため、サブアレイ１１の数と同数のセンスアンプを設ける必要がないため、コア部の面積の増大を防止できる。
【００５８】
また、センスアンプ２２が周辺回路領域１６に設けられているため、センスアンプのデコードに要する時間を短縮でき、高速動作が可能である。
【００５９】
さらに、センスアンプ２２の他方入力端には、非選択のメインビット線が接続される。このため、センスアンプ２２の入力端における容量のアンバランスを解消でき、高速な読み出し動作が可能である。
【００６０】
さらに、ロウデコーダ１２をＣＭＯＳ論理回路のみにより構成しているため、従来のＣＭＯＳトランスファーゲートを含む場合に比べてワード線の選択を高速化できる。
【００６１】
また、ワード線に供給する種々の電圧を発生する電圧発生器４４を周辺回路領域１６に設けている。このため、ロウデコーダ１２を一種類の酸化膜厚のトランジスタにより構成することができる。したがって、ロウデコーダ１２の構成を簡単化でき、ロウデコーダの占有面積を削減できる。
【００６２】
尚、上記実施例では、本発明を不揮発性半導体記憶装置に適用した場合について説明したが、これに限らず、他の半導体記憶装置に適用することも可能である。
【００６３】
また、本発明はロジック回路と混載用される半導体記憶装置に限らず、汎用の半導体記憶装置に適用することも可能である。
【００６４】
その他、本発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【００６５】
【発明の効果】
以上、詳述したように本発明によれば、コア部の面積の増大を抑えることが可能であるとともに、高速動作が可能な半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】図１（ａ）は、本発明の一実施例を示す概略構成図、図１（ｂ）は図１（ａ）の一部の構成を示す断面図。
【図２】図１の一部の構成を示す概略構成図。
【図３】図３（ａ）は、前記ワード線ＷＬの構成を示す概略構成図、図３（ｂ）は図３（ａ）の一部を示す断面図、図３（ｃ）は図３（ａ）の一部を示す平面図。
【図４】本発明のロウデコーダを示す回路図。
【図５】図４に示すロウデコーダの一例を示す回路図。
【図６】本発明の２重ビット線方式による読み出し回路の一例を示す回路図。
【図７】図６の他の例を示す回路図。
【図８】従来の半導体記憶装置を示す概略構成図。
【図９】従来のロウデコーダを示す回路図。
【図１０】図９の一部を示す回路図。
【符号の説明】
１０…コア部、
１１…サブアレイ、
１２…ロウデコーダ、
１３…配線（Ｍ２）、
１４…ビット線セレクタ、
１５…カラムデコーダ、
１６…周辺回路領域、
２１…メインビット線セレクタ、
２２…センスアンプ、
２３…メインビット線デコーダ、
２４…スイッチ回路、
２５…スイッチデコーダ、
４４…電圧発生器、
６１…基準電流源、
７１…ウェル、
ＢＬ…ビット線、
ＷＬ…ワード線、
ＭＢＬ、ＭＢＬ１、ＭＢＬ２…メインビット線。
Claims (5)
- それぞれ複数の第１のビット線、ワード線及びこれら第１のビット線とワード線に接続された複数のメモリセルを有する複数のメモリセルアレイと、
前記各メモリセルアレイに設けられ、前記ワード線を選択するワード線選択回路と、
前記各メモリセルアレイに設けられ、前記第１のビット線を選択する第１のビット線選択回路と、
前記第１のビット線の上方で前記複数のメモリセルアレイに共有され、前記第１のビット線選択回路により選択された第１のビット線が接続される複数の第２のビット線と、
前記複数の第２のビット線から隣接する一対の第２のビット線を選択する第２のビット線選択回路と、
第１、第２の入力端を有し、前記第１の入力端に前記メモリセルから読み出されたデータが供給され、前記第２の入力端に定電流源が接続されたセンスアンプと、
データの読み出し時に前記センスアンプの前記第１の入力端に前記第２のビット線選択回路により選択された一対の第２のビット線のうち第１のビット線が接続された第２のビット線を接続し、前記第２の入力端に前記第２のビット線選択回路により選択された一対の第２のビット線のうち第１のビット線が接続されていない第２のビット線を接続するスイッチ回路とを具備し、
前記ワード線選択回路は、一種類のゲート酸化膜厚を有する相補型ＭＯＳトランジスタからなる論理回路により構成されていることを特徴とする半導体記憶装置。 - 前記各メモリセルアレイに配置された第１のビット線選択回路のうち、ビット線方向に隣接された２つのメモリセルアレイの第１のビット線選択回路は互いに隣接して配置され、同一のウェル内に形成されることを特徴とする請求項１記載の半導体記憶装置。
- 前記センスアンプは周辺回路領域に配置されることを特徴とする請求項１記載の半導体記憶装置。
- コア部と、
前記コア部に隣接した周辺回路領域とを具備し、
前記コア部は
それぞれ複数の第１のビット線、ワード線及びこれら第１のビット線とワード線に接続された複数のメモリセルを有する複数のメモリセルアレイと、
前記各メモリセルアレイに設けられ、一種類のゲート酸化膜厚を有する相補型ＭＯＳトランジスタからなる論理回路により構成され、前記ワード線を選択するワード線選択回路と、
前記各メモリセルアレイに設けられ、前記第１のビット線を選択する第１のビット線選択回路と、
前記複数のメモリセルアレイに共有され、前記第１のビット線選択回路により選択された第１のビット線が接続される複数の第２のビット線とを有し、
前記周辺回路領域は、
前記複数の第２のビット線から隣接する一対の第２のビット線を選択する第２のビット線選択回路と、
第１、第２の入力端を有し、前記第１の入力端に前記メモリセルから読み出されたデータが供給され、前記第２の入力端に定電流源が接続されたセンスアンプと、
データの読み出し時に前記センスアンプの前記第１の入力端に前記第２のビット線選択回路により選択された一対の第２のビット線のうち第１のビット線が接続された第２のビット線を接続し、前記第２の入力端に前記第２のビット線選択回路により選択された一対の第２のビット線のうち第１のビット線が接続されていない第２のビット線を接続するスイッチ回路と
を有することを特徴とする半導体記憶装置。 - 第１層金属配線からなる複数の第１のビット線、ワード線及びこれら第１のビット線とワード線に接続された複数のメモリセルをそれぞれ有する複数のメモリ セルアレイと、
前記各メモリセルアレイに設けられ、一種類のゲート酸化膜厚を有する相補型ＭＯＳトランジスタからなる論理回路により構成され、前記ワード線を選択するワード線選択回路と、
前記ワード線に沿って配置され、前記ワード線選択回路に接続された第１層金属配線からなる第１の配線を介して前記ワード線に接続された第２層金属配線からなる第２の配線と、
前記各メモリセルアレイに設けられ、前記第１のビット線を選択する第１のビット線選択回路と、
前記各第１のビット線に沿って配置されるとともに、前記複数のメモリセルアレイに共有され、前記第１のビット線選択回路により選択された第１のビット線が接続される第３層金属配線からなる複数の第２のビット線と、
前記複数の第２のビット線から隣接する一対の第２のビット線を選択する第２のビット線選択回路と、
第１、第２の入力端を有し、前記第１の入力端に前記メモリセルから読み出されたデータが供給され、前記第２の入力端に定電流源が接続されたセンスアンプと、
データの読み出し時に前記センスアンプの前記第１の入力端に前記第２のビット線選択回路により選択された一対の第２のビット線のうち第１のビット線が接続された第２のビット線を接続し、前記第２の入力端に前記第２のビット線選択回路により選択された一対の第２のビット線のうち第１のビット線が接続されていない第２のビット線を接続するスイッチ回路と
を具備することを特徴とする半導体記憶装置。
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