CN116168749B - 嵌入式Flash存储器的驱动电路 - Google Patents

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Abstract

本公开提供了一种嵌入式Flash存储器的驱动电路，嵌入式Flash存储器包括多个扇区，每个扇区包括至少一行的多个存储单元，各行存储单元的控制栅极连接于同一条控制栅线，各行存储单元的选择栅极连接于同一条选择栅线；各列存储单元的漏端连接于同一条位线，同一扇区的多个存储单元的源端连接于同一条源线，同一扇区中的多个存储单元的控制栅极连接于同一条控制栅线；驱动电路向选中扇区和非选中扇区提供相同的选择电压、相同的位线电压、相同的源线电压以及相同的阱区电压，向选中扇区和非选中扇区提供不同的控制电压。本公开可以降低非选中扇区的阱区电压和源线电压之间的压差以及控制电压和源线电压之间的压差从而减小擦除干扰。

Description

嵌入式Flash存储器的驱动电路
技术领域
本公开涉及闪存技术领域，具体涉及一种嵌入式Flash存储器的驱动电路。
背景技术
快闪存储器(Flash Memory)是一种非挥发性存储集成电路，其主要特点是工作速度快、单元面积小、集成度高、可靠性好、可重复擦写10万次以上，数据可靠保持超过10年。嵌入式Flash（Embedded Flash，简称EMB Flash）在MCU(microcontroller Unit，微控制器)和DSP(Digital Signal Process，数字信号处理器)中得到越来越广泛的应用，几乎所有的MCU和DSP都带有嵌入式Flash。
图1示出现有技术中嵌入式Flash存储器的存储单元的电路示意图，图2示出现有技术中嵌入式Flash存储器的存储单元的结构示意图。如图1和图2所示，该存储单元为2T单元，由选择晶体管Q0和带悬浮栅的存储晶体管M0组成。选择晶体管Q0的栅极与选择栅线SG连接，漏极与位线BL连接，源极与存储晶体管M0的漏极连接，衬底连接至阱区WELL；存储晶体管M0的栅极与控制栅线CG连接，源极与源线SL连接。其中，存储晶体管M0的栅极到衬底之间有一个特殊的存储数据层用来存储电子或空穴，通过对存储单元的选择栅线SG、控制栅线CG、位线BL、源线SL以及阱区WELL施加操作电压实现对存储单元的读操作、写操作以及擦除操作。
在擦除操作过程中，阱区WELL和源线SL之间的压差较大导致存储晶体管M2的PN结拐角处产生电子空穴对，在源线SL和控制栅线CG之间的电场影响下，有可能将空穴引入隧穿氧化层甚至浮栅中；另外，源线SL和控制栅线CG之间的电场会发生类似FN隧穿擦除效应，源线SL和控制栅线CG之间的压差越大，越容易引起浮栅中的电子流失。当非选择单元的存储信息为“0”时，上述影响会造成浮栅中净余电子逐渐减少进而导致存储单元阈值降低，甚至最终引发存储信息从“0”变为“1”的失效。
发明内容
本公开提供的一种，可以降低非选中扇区的阱区电压和源线电压之间的压差以及控制电压和源线电压之间的压差从而减小擦除干扰。
一方面本公开提供了一种嵌入式Flash存储器的驱动电路，所述嵌入式Flash存储器包括多个扇区，每个扇区包括至少一行的多个存储单元，各行的存储单元的控制栅极连接于同一条控制栅线，各行的存储单元的选择栅极连接于同一条选择栅线；各列的存储单元的漏端连接于同一条位线，同一扇区的多个存储单元的源端连接于同一条源线，同一扇区中的多个存储单元的控制栅极连接于同一条控制栅线；所述驱动电路向选中扇区和非选中扇区提供相同的选择电压、相同的位线电压、相同的源线电压以及相同的阱区电压，向选中扇区和非选中扇区提供不同的控制电压，其中，选中扇区的控制电压为负电压，非选中扇区的控制电压为正电压。
优选地，非选中扇区的控制电压和源线电压之间的压差不大于存储晶体管的阈值电压。
优选地，所述驱动电路包括：控制栅线电路，分别与多个扇区的控制栅线连接，用于向多个扇区提供控制电压。
优选地，所述控制栅线电路包括多个控制栅线单元，控制栅线单元的个数与扇区的个数相同。
优选地，所述控制栅线单元包括第一晶体管、第二晶体管、正电压产生电路和负电压产生电路，其中，第一晶体管和第二晶体管串联连接在正电压产生电路和负电压产生电路之间；第一晶体管和第二晶体管的控制端与选通电压连接；正电压产生电路根据扇区的选中信号输出第一正电压或第二正电压；负电压产生电路根据扇区的选中信号输出第一负电压或第二负电压；其中，所述控制栅线单元根据扇区的选中信号将第一正电压或第二负电压作为选通电压。
优选地，当该扇区的选中信号为有效电平时，正电压产生电路输出第一正电压，负电压产生电路输出第一负电压，第一正电压作为选通电压，第一晶体管关断，第二晶体管导通，控制栅线单元输出第一负电压作为控制电压。
优选地，当该扇区的选中信号为无效电平时，正电压产生电路输出第二正电压，负电压产生电路输出第二负电压，第二负电压作为选通电压，第一晶体管导通，第二晶体管关断，控制栅线单元输出第二正电压作为控制电压。
优选地，所述第一正电压和所述第一负电压之间的压差小于第一晶体管和第二晶体管的最大耐压，所述第二正电压和所述第二负电压之间的压差小于第一晶体管和第二晶体管的最大耐压。
优选地，所述控制栅线单元还包括：译码器，根据被选中扇区的地址和当前扇区的地址产生当前扇区的选中信号；选择器，其第一输入端和第二输入端分别与正电压产生电路和负电压产生电路，控制端接收选择信号，输出端输出选通电压；其中，当被选中扇区的地址和当前扇区的地址相同时，所述选中信号为有效电平，选择器输出第一正电压作为选通电压；当被选中扇区的地址和当前扇区的地址不相同时，选中信号为无效电平，选择器输出第二负电压作为选通电压。
优选地，第一正电压为1.2V，第一负电压为-10.1V；第二正电压为10.2V-Vth~10.2V，第二负电压为0V，其中，Vth为存储晶体管的阈值电压。
优选地，所述控制栅线单元包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、正电压产生电路、负电压产生电路和译码器；其中，第一晶体管、第三晶体管、第四晶体管和第二晶体管串联连接在正电压产生电路和负电压产生电路之间，第五晶体管、第三晶体管、第四晶体管和第二晶体管串联连接在第一偏置电压和负电压产生电路之间；第一晶体管的控制端接收第一选通电压，第二晶体管的控制端接收第二选通电压，第五晶体管的控制端接收第三选通电压，第三晶体管和第四晶体管的控制端接收第一偏置电压；所述译码器根据被选中扇区的地址和当前扇区的地址产生当前扇区的选中信号；所述控制栅线单元根据所述选中信号选择正电压产生电路产生的正电压和地电压中的一个作为第一选通电压，选择正电压产生电路产生的正电压和地电压中的另一个作为第二选通电压，选择第一偏置电压和负电压产生电路产生负电压中的一个作为第三选通电压。
优选地，所述控制栅线单元还包括：第一选择器，其第一输入端和第二输入端分别接收正电压产生电路输出的正电压以及地电压，控制端接收选中信号，输出端输出第一选通电压；第二选择器，其第一输入端和第二输入端分别接收正电压产生电路输出的正电压以及地电压，控制端接收选中信号，输出端输出第二选通电压；第三选择器的第一输入端和第二输入端分别接收第一偏置电压以及负电压产生电路输出的负电压，控制端接收选中信号，输出端输出第三选通电压。
优选地，当被选中扇区的地址和当前扇区的地址相同时，当前扇区的选中信号为有效电平，当被选中扇区的地址和当前扇区的地址不相同时，当前扇区的选中信号为无效电平。
优选地，当选中信号为有效电平时，第一选择器输出正电压作为第一选通电压，第二选择器输出地电压作为第二选通电压，第三选择器输出第一偏置电压作为第三选通电压；当选中信号为无效电平时，第一选择器输出地电压作为第一选通电压，第二选择器输出正电压作为第二选通电压，第三选择器输出负电压作为第三选通电压。
优选地，正电压为10.2V-Vth~10.2V，负电压为-10.1V，地电压为0V，第一偏置电压为1.2V。
优选地，所述正电压产生电路包括选择单元、第六晶体管至第八晶体管；其中，选择单元用于根据选中信号将第一电压或第二电压输出作为供电电压；第六晶体管和第八晶体管串联连接在供电电压和接地端之间，第七晶体管和第八晶体管串联连接在供电电压和接地端之间；第六晶体管和第八晶体管之间的节点输出正电压；第七晶体管的控制端与第六晶体管和第八晶体管之间的节点连接；第六晶体管的控制端接收第一开关控制信号；第八晶体管的控制端接收第二开关控制信号。
优选地，当选中信号为有效电平时，选择单元输出第一电压作为供电电压，第二开关控制信号控制第八晶体管关断；当第一开关控制信号控制第六晶体管关断时，正电压产生电路输出的正电压为供电电压与阈值电压之差；当第一开关控制信号控制第六晶体管导通时，第七晶体管关断，正电压产生电路输出的正电压为供电电压；当选中信号为无效电平时，选择单元输出第二电压作为供电电压，第二开关控制信号控制第八晶体管关断，第一开关控制信号控制第六晶体管导通，第七晶体管关断，正电压产生电路输出的正电压为供电电压。
优选地，所述正电压产生电路包括选择单元、第六晶体管至第十一晶体管；其中，选择单元用于根据选中信号将第一电压或第二电压输出作为供电电压；第六晶体管、第九晶体管、第十晶体管、第十一晶体管和第八晶体管串联连接在供电电压和接地端之间，第七晶体管、第九晶体管、第十晶体管、第十一晶体管和第八晶体管串联连接在供电电压和接地端之间；第六晶体管和第九晶体管之间的节点输出正电压；第七晶体管的控制端与第六晶体管和第九晶体管之间的节点连接；第六晶体管的控制端接收第一开关控制信号；第八晶体管的控制端接收第二开关控制信号；第九晶体管和第十晶体管的控制端接收第二电压；第十一晶体管的控制端接收第二偏置电压。
优选地，当选中信号为有效电平时，选择单元输出第一电压作为供电电压，当第一开关控制信号控制第六晶体管关断时，第二开关控制信号控制第八晶体管导通，第二偏置电压控制第十一晶体管导通，第二电压控制第九晶体管和第十晶体管导通，正电压产生电路输出的正电压为供电电压与阈值电压之差，其中，第九晶体管、第十晶体管、第十一晶体管和第八晶体管形成放电路径；当第一开关控制信号控制第六晶体管导通时，第七晶体管关断，第二开关控制信号控制第八晶体管关断正电压产生电路输出的正电压为供电电压；当选中信号为无效电平时，选择单元输出第二电压作为供电电压，第二开关控制信号控制第八晶体管关断，第九晶体管至第十一晶体管关断，第一开关控制信号控制第六晶体管导通，第七晶体管关断，正电压产生电路输出的正电压为供电电压。
本发明的有益效果是：本公开提供的嵌入式存储器的驱动电路，向选中扇区和非选中扇区提供相同的选择电压、相同的位线电压、相同的源线电压以及相同的阱区电压，向选中扇区和非选中扇区提供不同的控制电压，其中，源线电压、位线电压和阱区电压相同，非选中扇区的控制电压和源线电压小于存储晶体管的阈值电压，可以降低非选中扇区的阱区电压和源线电压之间的压差以及控制电压和源线电压之间的压差从而减小擦除干扰。
进一步地，正电压产生电路根据扇区的选中信号输出第一正电压或第二正电压；负电压产生电路根据扇区的选中信号输出第一负电压或第二负电压；其中，所述控制栅线单元根据扇区的选中信号将第一正电压或第二负电压作为选通电压，从而使得选中扇区和非选中扇区的正电压和负电压之间的压差在晶体管的耐压范围内，解决晶体管的耐压问题。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚。
图1示出现有技术中闪存单元的电路结构图；
图2示出现有技术中闪存单元的结构示意图；
图3示出本发明实施例提供的嵌入式存储器的存储阵列及驱动电路的结构示意图；
图4示出根据本发明实施例提供的擦除操作过程中被选中扇区和未选中扇区的操作电压示意图；
图5示出本发明第一实施例提供的控制栅线单元的电路示意图；
图6示出本发明第二实施例提供的控制栅线单元的电路示意图；
图7示出根据本发明实施例提供的正电压产生电路的电路示意图；
图8示出根据本发明另一实施例提供的正电压产生电路的电路示意图。
实施方式
为了便于理解本公开，下面将参照相关附图对本公开进行更全面的描述。附图中给出了本公开的较佳实施例。但是，本公开可以通过不同的形式来实现，并不限于本文所描述的实施例。相反的，提供这些实施例的目的是使对本公开内容的理解更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。在本公开的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本公开。
下面，参照附图对本公开进行详细说明。
图3示出本发明实施例提供的嵌入式存储器的存储单元阵列及驱动电路的结构示意图。如图3所示，所述嵌入式存储器包括存储单元阵列100和驱动电路200，其中，存储单元阵列由阵列排布的存储单元组成，其中，各行的存储单元的控制栅极连接于同一条控制栅线CG，各行的存储单元的选择栅极连接于同一条选择栅线SG；各列的存储单元的漏端连接于同一条位线(BL，Bit Line)上；至少一行的多个存储单元组成一个扇区，同一扇区的多个存储单元的源端连接于同一条源线SL，同一扇区中的多个存储单元的控制栅极连接于同一条控制栅线CG，同一扇区中的多个存储单元的衬底Sub连接于同一阱区电压WELL(图中未示出)。通过选择存储单元阵列中相应的控制栅线CG和选择栅线SG，可以选择相应的扇区。
本实施例中以相邻两行的多个存储单元组成一个扇区为例进行说明，但并不局限于此。例如每一行的多个存储单元组成一个扇区；或者相邻多行的多个存储单元组成一个扇区。
在本实施例中，驱动电路200向选中扇区和非选中扇区提供相同的选择电压VSG、相同的位线电压VBL、相同的源线电压VSL以及相同的阱区电压WELL，向选中扇区和非选中扇区提供不同的控制电压VCG。
其中，源线电压VSL、位线电压VBL和阱区电压WELL相同，非选中扇区的控制电压VCG和源线电压SL之间的压差不大于存储晶体管的阈值电压Vth。
具体地，驱动电路200包括控制栅线电路210、选择栅线电路220、位线电路230以及源线电路240。
其中，控制栅线电路210，分别与多个扇区的控制栅线CG连接，用于向多个扇区提供控制电压VCG。
具体地，控制栅线电路210包括多个控制栅线单元211-21m，控制栅线单元的个数与扇区的个数相同。
在本实施例中，参见图5，多个控制栅线单元211-211m均包括第一晶体管Q1、第二晶体管Q2、正电压产生电路2101和负电压产生电路2102，其中，第一晶体管Q1和第二晶体管Q2串联连接在正电压产生电路2101和负电压产生电路2102之间；第一晶体管Q1和第二晶体管Q2的控制端接收选通电压DEC。
在本实施例中，第一晶体管Q1为PMOS管，第二晶体管Q2为NMOS管。
所述控制栅线单元211的正电压产生电路2101和负电压产生电路2102根据扇区的选中信号SEL输出不同的电压值，选通电压DEC根据扇区的选中信号SEL与正电压产生电路2101或负电压产生电路2102连接。当该扇区的选中信号SEL为有效电平时，正电压产生电路2101输出第一正电压V1+，负电压产生电路2102输出第一负电压V1-，即V1+=1.2V，V1-=10.1V，选通电压DEC与正电压产生电路2101连接，选通电压DEC为第一正电压V1+；当该扇区的选中信号SEL为无效电平时，正电压产生电路2101输出第二正电压V2+，负电压产生电路2102输出第二负电压V2-，即V2+=10.2V-Vth，V2-=0V，Vth为存储晶体管的阈值电压，选通电压DEC与负电压产生电路2102连接，选通电压DEC为第二负电压V2-。因此，每个扇区对应的控制栅线单元211在被选中时或未被选中时将正电压V+和负电压V-的最大压差小于第一晶体管和第二晶体管的最大耐压，从而在晶体管可承受的耐压范围内，避免发生晶体管耐压击穿。
在本实施例中，所述控制栅线单元211还包括译码器2103和选择器2104，所述译码器2103根据被选中扇区的地址和当前扇区的地址产生当前扇区的选中信号SEL，当被选中扇区的地址和当前扇区的地址相同时，当前扇区的选中信号SEL为有效电平，当被选中扇区的地址和当前扇区的地址不相同时，当前扇区的选中信号SEL为无效电平。选择器2104的第一输入端和第二输入端分别与正电压产生电路2101和负电压产生电路2102，控制端接收选择信号SEL，输出端输出选通电压DEC。
当选中信号SEL为有效电平时，当前扇区为被选中扇区，此时，选通电压DEC和正电压产生电路2101连接，第一晶体管Q1关断，第二晶体管Q2导通，输出的控制电压VCG被下拉至第一负电压。当选中信号SEL为无效电平时，当前扇区为未选中扇区，此时，选通电压DEC和负电压产生电路2102连接，第一晶体管Q1导通，第二晶体管Q2导通，输出的控制电压VCG被上拉至第二正电压V2+。
选择栅线电路220，分别与多个扇区的选择栅线SG连接，用于向多个扇区的选择栅线SG提供相同的选择电压VSG。
位线电路230，分别每列存储单元的漏端连接，用于向每列存储单元的位线BL提供相同的位线电压VBL。
源线电路240，分别与多个扇区的存储单元的源端连接，用于向多个扇区的源线SL提供相同的源线电压VSL。
驱动电路200还包括衬底电路250(图中未示出)，与多个扇区的存储单元的衬底连接，用于向多个扇区的存储单元的衬底提供相同的阱区电压WELL。
由于源线电压VSL、位线电压VBL和阱区电压WELL完全相同，因此可以源线电路240、位线电路230以及衬底电路250可以共用同一电荷泵电路以减小驱动电路的面积，降低功耗。
在一个优选地实施例中，参见图6，所述控制栅线单元211-21m包括第一晶体管Q1至第五晶体管Q5以及正电压产生电路2101和负电压产生电路2102，其中，第一晶体管Q1、第三晶体管Q3、第四晶体管Q4和第二晶体管Q2串联连接在正电压产生电路2101和负电压产生电路2102之间，第一晶体管Q1、第三晶体管Q3、第四晶体管Q4和第二晶体管Q2串联连接在第一偏置电压Vb1和负电压产生电路2102之间。第一晶体管Q1的控制端接收第一选通电压DEC1，第二晶体管Q2的控制端接收第二选通电压DEC2，第五晶体管Q5的控制端接收第三选通电压DEC3，第三晶体管Q3和第四晶体管Q4的控制端接收第一偏置电压Vb1。其中，正电压产生电路2101固定输出正电压V+，且V+=10.2V-Vth，负电压产生电路2102定输出负电压V-，且V-=-10.1V；第一偏置电压Vb1为1.2V。
在本实施例中，第一晶体管Q1和第五晶体管Q5以及第三晶体管Q3为PMOS管，第二晶体管Q2和第四晶体管Q4为NMOS管。其中，第三晶体管和第四晶体管Q4可耐受20V的高压，仅用于隔离管。
所述译码器2103根据被选中扇区的地址和当前扇区的地址产生当前扇区的选中信号SEL，当被选中扇区的地址和当前扇区的地址相同时，当前扇区的选中信号SEL为有效电平，当被选中扇区的地址和当前扇区的地址不相同时，当前扇区的选中信号SEL为无效电平。
控制栅线单元211还包括第一选择器2104至第三选择器2106，其中，第一选择器2104的第一输入端和第二输入端分别接收正电压产生电路输出的正电压V+以及地电压Vgnd，Vgnd=0V，控制端接收选中信号SEL，输出端输出第一选通电压DEC1；第二选择器2105的第一输入端和第二输入端分别接收第一偏置电压Vb1以及负电压产生电路输出的负电压V-，控制端接收选中信号SEL，输出端输出第二选通电压DEC2；第三选择器2106的第一输入端和第二输入端分别接收正电压产生电路输出的正电压V+以及地电压Vgnd，控制端接收选中信号SEL，输出端输出第三选通电压DEC3。
当选中信号SEL为有效电平时，第一选择器2104输出正电压V+作为第一选通电压DEC1，第二选择器2105输出第一偏置电压Vb1作为第二选通电压DEC2，第三选择器2106输出地电压Vgnd作为第三选通电压DEC3。
当选中信号SEL为无效电平时，第一选择器2104输出地电压Vgnd作为第一选通电压DEC1，第二选择器2105输出负电压V-作为第二选通电压DEC2，第三选择器2106输出正电压V+作为第三选通电压DEC3。
当选中信号SEL为有效电平时，第一晶体管Q1和第三晶体管Q3关断，第二晶体管Q2、第四晶体管Q4以及第五晶体管Q5导通，第五晶体管Q5导通将第三晶体管Q3的源端置位为第一偏置电压Vb1，通过第二晶体管Q2和第四晶体管Q4将控制电压VCG下拉至-10.1V；当选中信号SEL为无效电平时，第一晶体管Q1、第三晶体管Q3和第四晶体管Q4导通，第二晶体管Q2以及第五晶体管Q5关断，第五晶体管Q5导通将第三晶体管Q3的源端置位为第一偏置电压Vb1，通过第一晶体管Q1和第三晶体管Q3将控制电压VCG上拉至10.2V-Vth。本实施例中，只要正电压产生电路2101输出的正电压V+小于9.9V即可使第三晶体管Q3和第四晶体管Q4的源端和阱区电压之间的压差控制在晶体管可承受的耐压范围内，避免发生晶体管耐压击穿。
图7示出本发明实施例提供的正电压产生电路的电路示意图。参见图7，正电压产生电路2101包括选择单元21011、第六晶体管Q6至第八晶体管Q8，其中，选择单元21011用于根据选中信号SEL将第一电压V1或第二电压V2输出作为供电电压Vpp；正电压产生电路2101可以与源线电路240、位线电路230以及衬底电路250共用同一电荷泵电路，电荷泵电路向正电压产生电路2101提供第一电压V1，第一电压V1=10.2V。其中，第二电压V2=1.2V。
第六晶体管Q6和第八晶体管Q8串联连接在供电电压Vpp和接地端之间，第七晶体管Q7和第八晶体管Q8串联连接在供电电压Vpp和接地端之间；第六晶体管Q6和第八晶体管Q8之间的节点输出正电压V+；第七晶体管Q7的控制端与第六晶体管Q6和第八晶体管Q8之间的节点连接；第六晶体管Q6的控制端接收第一开关控制信号SW1；第八晶体管Q8的控制端接收第二开关控制信号SW2。
在本实施例中，第六晶体管Q6和第七晶体管Q7为高压PMOS管，第八晶体管Q8为低压NMOS管。
当选中信号SEL为有效电平时，选择单元21011输出第一电压V1作为供电电压Vpp，第二开关控制信号SW2控制第八晶体管Q8关断，可以通过切换第一开关控制信号SW1控制正电压V+的输出，例如，当第一开关控制信号SW1控制第六晶体管Q6关断时，正电压产生电路2101输出的正电压V+为供电电压与阈值电压之差，即V+=Vpp-Vth；当第一开关控制信号SW1控制第六晶体管Q6导通时，第七晶体管Q7关断，正电压产生电路2101输出的正电压为供电电压，即V+=Vpp。
当选中信号SEL为无效电平时，选择单元21011输出第二电压V2作为供电电压Vpp，第二开关控制信号SW2控制第八晶体管Q8关断，第一开关控制信号SW1控制第六晶体管Q6导通，第七晶体管Q7关断，正电压产生电路2101输出的正电压为供电电压，即V+=Vpp。
图8示出本发明另一实施例提供的正电压产生电路的电路示意图。与上述实施例提供的正电压产生电路相比，本实施例提供的正电压产生电路2101还包括第九晶体管Q9、第十晶体管Q10和第十一晶体管Q11；
其中，第六晶体管Q6、第九晶体管Q9、第十晶体管Q10、第十一晶体管Q11和第八晶体管Q8串联连接在供电电压Vpp和接地端之间，第七晶体管Q7、第九晶体管Q9、第十晶体管Q10、第十一晶体管Q11和第八晶体管Q8串联连接在供电电压Vpp和接地端之间；第六晶体管Q6和第九晶体管Q9之间的节点输出正电压V+。第七晶体管Q7的控制端与第六晶体管Q6和第九晶体管Q9之间的节点连接；第六晶体管Q6的控制端接收第一开关控制信号SW1；第八晶体管Q8的控制端接收第二开关控制信号SW2；第九晶体管Q9和第十晶体管Q10的控制端接收第二电压V2；第十一晶体管Q11的控制端接收第二偏置电压Vb2。
其中，第九晶体管Q9为高压PMOS管，第十晶体管Q10为高压NMOS管，第十一晶体管Q11为低压NMOS管。
当选中信号SEL为有效电平时，选择单元21011输出第一电压V1作为供电电压Vpp，可以通过切换第一开关控制信号SW1控制正电压V+的输出，例如，当第一开关控制信号SW1控制第六晶体管Q6关断时，第二开关控制信号SW2控制第八晶体管Q8导通，第二偏置电压Vb2控制第十一晶体管Q11导通，第二电压V2控制第九晶体管Q9和第十晶体管Q10导通，正电压产生电路2101输出的正电压为供电电压与阈值电压之差，即V+=Vpp-Vth，其中，当正电压产生电路2101输出的正电压V+高于Vpp-Vth时，第九晶体管Q9、第十晶体管Q10、第十一晶体管Q11和第八晶体管Q8形成放电路径，该放电路径提供一个0.5uA左右偏置电流，可以解决晶体管的耐压问题；当第一开关控制信号SW1控制第六晶体管Q6导通时，第七晶体管Q7关断，第二开关控制信号SW2控制第八晶体管Q8关断，正电压产生电路2101输出的正电压为供电电压，即V+=Vpp。
当选中信号SEL为无效电平时，选择单元21011输出第二电压V2作为供电电压Vpp，第二开关控制信号SW2控制第八晶体管Q8关断，第一开关控制信号SW1控制第六晶体管Q6导通，第七晶体管Q7关断，正电压产生电路2101输出的正电压为供电电压，即V+=Vpp。
本公开提供的嵌入式存储器的驱动电路，向选中扇区和非选中扇区提供相同的选择电压VSG、相同的位线电压VBL、相同的源线电压VSL以及相同的阱区电压WELL，向选中扇区和非选中扇区提供不同的控制电压VCG，其中，源线电压VSL、位线电压VBL和阱区电压WELL相同，非选中扇区的控制电压VCG和源线电压SL小于存储晶体管的阈值电压Vth，可以降低非选中扇区的阱区电压和源线电压之间的压差以及控制电压和源线电压之间的压差从而减小擦除干扰。
应当说明的是，在本公开的描述中，需要理解的是，术语“上”、“下”、“内”等指示方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的组件或元件必须具有特定的方位，以特定的方位构造和操作，因此不能理解为对本公开的限制。
此外，在本文中，所含术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
最后应说明的是：显然，上述实施例仅仅是为清楚地说明本公开所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引申出的显而易见的变化或变动仍处于本公开的保护范围之中。

Claims (25)

1.一种嵌入式Flash存储器的驱动电路，其特征在于，所述嵌入式Flash存储器包括多个扇区，每个扇区包括至少一行的多个存储单元，各行的存储单元的控制栅极连接于同一条控制栅线，各行的存储单元的选择栅极连接于同一条选择栅线；各列的存储单元的漏端连接于同一条位线，同一扇区的多个存储单元的源端连接于同一条源线，同一扇区中的多个存储单元的控制栅极连接于同一条控制栅线；
所述驱动电路向选中扇区和非选中扇区提供相同的选择电压、相同的位线电压、相同的源线电压以及相同的阱区电压，向选中扇区和非选中扇区提供不同的控制电压，其中，选中扇区的控制电压为负电压，非选中扇区的控制电压为正电压，
其中，所述驱动电路包括控制栅线电路，所述控制栅线电路包括多个控制栅线单元，所述控制栅线单元包括第一晶体管、第二晶体管、正电压产生电路和负电压产生电路，
其中，第一晶体管和第二晶体管串联连接在正电压产生电路和负电压产生电路之间；第一晶体管和第二晶体管的控制端与选通电压连接；
正电压产生电路根据扇区的选中信号输出第一正电压或第二正电压；
负电压产生电路根据扇区的选中信号输出第一负电压或第二负电压；
所述控制栅线单元根据扇区的选中信号将第一正电压或第二负电压作为选通电压。
2.根据权利要求1所述的驱动电路，其特征在于，非选中扇区的控制电压和源线电压之间的压差不大于存储晶体管的阈值电压。
3.根据权利要求2所述的驱动电路，其特征在于，所述控制栅线电路分别与多个扇区的控制栅线连接，用于向多个扇区提供控制电压。
4.根据权利要求3所述的驱动电路，其特征在于，所述控制栅线单元的个数与扇区的个数相同。
5.根据权利要求1所述的驱动电路，其特征在于，当该扇区的选中信号为有效电平时，正电压产生电路输出第一正电压，负电压产生电路输出第一负电压，第一正电压作为选通电压，第一晶体管关断，第二晶体管导通，控制栅线单元输出第一负电压作为控制电压。
6.根据权利要求1所述的驱动电路，其特征在于，当该扇区的选中信号为无效电平时，正电压产生电路输出第二正电压，负电压产生电路输出第二负电压，第二负电压作为选通电压，第一晶体管导通，第二晶体管关断，控制栅线单元输出第二正电压作为控制电压。
7.根据权利要求1所述的驱动电路，其特征在于，所述第一正电压和所述第一负电压之间的压差小于第一晶体管和第二晶体管的最大耐压，所述第二正电压和所述第二负电压之间的压差小于第一晶体管和第二晶体管的最大耐压。
8.根据权利要求1所述的驱动电路，其特征在于，所述控制栅线单元还包括：
译码器，根据被选中扇区的地址和当前扇区的地址产生当前扇区的选中信号；
选择器，其第一输入端和第二输入端分别与正电压产生电路和负电压产生电路，控制端接收选择信号，输出端输出选通电压；
其中，当被选中扇区的地址和当前扇区的地址相同时，所述选中信号为有效电平，选择器输出第一正电压作为选通电压；当被选中扇区的地址和当前扇区的地址不相同时，选中信号为无效电平，选择器输出第二负电压作为选通电压。
9.根据权利要求4所述的驱动电路，其特征在于，第一正电压为1.2V，第一负电压为-10.1V；第二正电压为10.2V-Vth~10.2V，第二负电压为0V，其中，Vth为存储晶体管的阈值电压。
10.根据权利要求1所述的驱动电路，其特征在于，所述正电压产生电路包括选择单元、第六晶体管至第八晶体管；
其中，选择单元用于根据选中信号将第一电压或第二电压输出作为供电电压；
第六晶体管和第八晶体管串联连接在供电电压和接地端之间，第七晶体管和第八晶体管串联连接在供电电压和接地端之间；第六晶体管和第八晶体管之间的节点输出正电压；第七晶体管的控制端与第六晶体管和第八晶体管之间的节点连接；第六晶体管的控制端接收第一开关控制信号；第八晶体管的控制端接收第二开关控制信号。
11.根据权利要求10所述的驱动电路，其特征在于，当选中信号为有效电平时，选择单元输出第一电压作为供电电压，第二开关控制信号控制第八晶体管关断；当第一开关控制信号控制第六晶体管关断时，正电压产生电路输出的正电压为供电电压与阈值电压之差；当第一开关控制信号控制第六晶体管导通时，第七晶体管关断，正电压产生电路输出的正电压为供电电压；
当选中信号为无效电平时，选择单元输出第二电压作为供电电压，第二开关控制信号控制第八晶体管关断，第一开关控制信号控制第六晶体管导通，第七晶体管关断，正电压产生电路输出的正电压为供电电压。
12.根据权利要求1所述的驱动电路，其特征在于，所述正电压产生电路包括选择单元、第六晶体管至第十一晶体管；
其中，选择单元用于根据选中信号将第一电压或第二电压输出作为供电电压；
第六晶体管、第九晶体管、第十晶体管、第十一晶体管和第八晶体管串联连接在供电电压和接地端之间，第七晶体管、第九晶体管、第十晶体管、第十一晶体管和第八晶体管串联连接在供电电压和接地端之间；第六晶体管和第九晶体管之间的节点输出正电压；
第七晶体管的控制端与第六晶体管和第九晶体管之间的节点连接；第六晶体管的控制端接收第一开关控制信号；第八晶体管的控制端接收第二开关控制信号；第九晶体管和第十晶体管的控制端接收第二电压；第十一晶体管的控制端接收第二偏置电压。
13.根据权利要求12所述的驱动电路，其特征在于，当选中信号为有效电平时，选择单元输出第一电压作为供电电压，当第一开关控制信号控制第六晶体管关断时，第二开关控制信号控制第八晶体管导通，第二偏置电压控制第十一晶体管导通，第二电压控制第九晶体管和第十晶体管导通，正电压产生电路输出的正电压为供电电压与阈值电压之差，其中，第九晶体管、第十晶体管、第十一晶体管和第八晶体管形成放电路径；当第一开关控制信号控制第六晶体管导通时，第七晶体管关断，第二开关控制信号控制第八晶体管关断，正电压产生电路输出的正电压为供电电压；
当选中信号为无效电平时，选择单元输出第二电压作为供电电压，第二开关控制信号控制第八晶体管关断，第九晶体管至第十一晶体管关断，第一开关控制信号控制第六晶体管导通，第七晶体管关断，正电压产生电路输出的正电压为供电电压。
14.一种嵌入式Flash存储器的驱动电路，其特征在于，所述嵌入式Flash存储器包括多个扇区，每个扇区包括至少一行的多个存储单元，各行的存储单元的控制栅极连接于同一条控制栅线，各行的存储单元的选择栅极连接于同一条选择栅线；各列的存储单元的漏端连接于同一条位线，同一扇区的多个存储单元的源端连接于同一条源线，同一扇区中的多个存储单元的控制栅极连接于同一条控制栅线；
所述驱动电路向选中扇区和非选中扇区提供相同的选择电压、相同的位线电压、相同的源线电压以及相同的阱区电压，向选中扇区和非选中扇区提供不同的控制电压，其中，选中扇区的控制电压为负电压，非选中扇区的控制电压为正电压，
其中，所述驱动电路包括控制栅线电路，所述控制栅线电路包括多个控制栅线单元，所述控制栅线单元包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、正电压产生电路、负电压产生电路和译码器；
其中，第一晶体管、第三晶体管、第四晶体管和第二晶体管串联连接在正电压产生电路和负电压产生电路之间，第五晶体管、第三晶体管、第四晶体管和第二晶体管串联连接在第一偏置电压和负电压产生电路之间；
第一晶体管的控制端接收第一选通电压，第二晶体管的控制端接收第二选通电压，第五晶体管的控制端接收第三选通电压，第三晶体管和第四晶体管的控制端接收第一偏置电压；
所述译码器根据被选中扇区的地址和当前扇区的地址产生当前扇区的选中信号；
所述控制栅线单元根据所述选中信号选择正电压产生电路产生的正电压和地电压中的一个作为第一选通电压，选择第一偏置电压和负电压产生电路产生负电压中的一个作为第二选通电压，选择正电压产生电路产生的正电压和地电压中的另一个作为第三选通电压。
15.根据权利要求14所述的驱动电路，其特征在于，非选中扇区的控制电压和源线电压之间的压差不大于存储晶体管的阈值电压。
16.根据权利要求15所述的驱动电路，其特征在于，所述控制栅线电路分别与多个扇区的控制栅线连接，用于向多个扇区提供控制电压。
17.根据权利要求16所述的驱动电路，其特征在于，所述控制栅线单元的个数与扇区的个数相同。
18.根据权利要求14所述的驱动电路，其特征在于，所述控制栅线单元还包括：
第一选择器，其第一输入端和第二输入端分别接收正电压产生电路输出的正电压以及地电压，控制端接收选中信号，输出端输出第一选通电压；
第二选择器，其第一输入端和第二输入端分别接收第一偏置电压以及负电压产生电路输出的负电压，控制端接收选中信号，输出端输出第二选通电压；
第三选择器，其第一输入端和第二输入端分别接收正电压产生电路输出的正电压以及地电压，控制端接收选中信号，输出端输出第三选通电压。
19.根据权利要求14所述的驱动电路，其特征在于，当被选中扇区的地址和当前扇区的地址相同时，当前扇区的选中信号为有效电平，当被选中扇区的地址和当前扇区的地址不相同时，当前扇区的选中信号为无效电平。
20.根据权利要求18所述的驱动电路，其特征在于，当选中信号为有效电平时，第一选择器输出正电压作为第一选通电压，第二选择器输出第一偏置电压作为第二选通电压，第三选择器输出地电压作为第三选通电压；
当选中信号为无效电平时，第一选择器输出地电压作为第一选通电压，第二选择器输出负电压作为第二选通电压，第三选择器输出正电压作为第三选通电压。
21.根据权利要求20所述的驱动电路，其特征在于，正电压为10.2V-Vth~10.2V，负电压为-10.1V，地电压为0V，第一偏置电压为1.2V。
22.根据权利要求14所述的驱动电路，其特征在于，所述正电压产生电路包括选择单元、第六晶体管至第八晶体管；
其中，选择单元用于根据选中信号将第一电压或第二电压输出作为供电电压；
第六晶体管和第八晶体管串联连接在供电电压和接地端之间，第七晶体管和第八晶体管串联连接在供电电压和接地端之间；第六晶体管和第八晶体管之间的节点输出正电压；第七晶体管的控制端与第六晶体管和第八晶体管之间的节点连接；第六晶体管的控制端接收第一开关控制信号；第八晶体管的控制端接收第二开关控制信号。
23.根据权利要求22所述的驱动电路，其特征在于，当选中信号为有效电平时，选择单元输出第一电压作为供电电压，第二开关控制信号控制第八晶体管关断；当第一开关控制信号控制第六晶体管关断时，正电压产生电路输出的正电压为供电电压与阈值电压之差；当第一开关控制信号控制第六晶体管导通时，第七晶体管关断，正电压产生电路输出的正电压为供电电压；
当选中信号为无效电平时，选择单元输出第二电压作为供电电压，第二开关控制信号控制第八晶体管关断，第一开关控制信号控制第六晶体管导通，第七晶体管关断，正电压产生电路输出的正电压为供电电压。
24.根据权利要求14所述的驱动电路，其特征在于，所述正电压产生电路包括选择单元、第六晶体管至第十一晶体管；
其中，选择单元用于根据选中信号将第一电压或第二电压输出作为供电电压；
第六晶体管、第九晶体管、第十晶体管、第十一晶体管和第八晶体管串联连接在供电电压和接地端之间，第七晶体管、第九晶体管、第十晶体管、第十一晶体管和第八晶体管串联连接在供电电压和接地端之间；第六晶体管和第九晶体管之间的节点输出正电压；
第七晶体管的控制端与第六晶体管和第九晶体管之间的节点连接；第六晶体管的控制端接收第一开关控制信号；第八晶体管的控制端接收第二开关控制信号；第九晶体管和第十晶体管的控制端接收第二电压；第十一晶体管的控制端接收第二偏置电压。
25.根据权利要求24所述的驱动电路，其特征在于，当选中信号为有效电平时，选择单元输出第一电压作为供电电压，当第一开关控制信号控制第六晶体管关断时，第二开关控制信号控制第八晶体管导通，第二偏置电压控制第十一晶体管导通，第二电压控制第九晶体管和第十晶体管导通，正电压产生电路输出的正电压为供电电压与阈值电压之差，其中，第九晶体管、第十晶体管、第十一晶体管和第八晶体管形成放电路径；当第一开关控制信号控制第六晶体管导通时，第七晶体管关断，第二开关控制信号控制第八晶体管关断，正电压产生电路输出的正电压为供电电压；
当选中信号为无效电平时，选择单元输出第二电压作为供电电压，第二开关控制信号控制第八晶体管关断，第九晶体管至第十一晶体管关断，第一开关控制信号控制第六晶体管导通，第七晶体管关断，正电压产生电路输出的正电压为供电电压。
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