CN1988032B

CN1988032B - 存储器的负载平衡架构

Info

Publication number: CN1988032B
Application number: CN2005100035374A
Authority: CN
Inventors: 林志升; 张嘉伯; 林展瑞
Original assignee: Industrial Technology Research Institute ITRI
Current assignee: Industrial Technology Research Institute ITRI
Priority date: 2005-12-23
Filing date: 2005-12-23
Publication date: 2011-06-22
Anticipated expiration: 2025-12-23
Also published as: CN1988032A

Abstract

本发明为一种存储器，其包含一感测放大器，具有一单元输入端及一参考输入端；一第一子阵列，经由一第一开关耦接于该单元输入端，并经由一第二开关耦接于该参考输入端；一第二子阵列，经由一第三开关耦接于该单元输入端，并经由一第四开关耦接于该参考输入端；以及一参考单元阵列，耦接于该第二开关与该第四开关之间，并耦接至该参考输入端。

Description

存储器的负载平衡架构

技术领域

本发明为一种负载平衡架构，尤指一种存储器的负载平衡架构。

背景技术

在一般非挥发性存储器(nonvolatile memory)架构中，为了使参考磁性穿隧接面(Reference Magnetic Tunneling Junction，Reference MTJ)不致因制程漂移的因素而与单元磁性穿隧接面(Cell MTJ)阻值相差太多，常将参考磁性穿隧接面(Reference MTJ)置于两组单元磁性穿隧接面阵列(Cell MTJ array)中间，而读取时则利用感测放大器(Sense Amplifier，SA)将所选取到的单元磁性穿隧接面与参考Cell MTJ作比较，以读取出存放于单元Cell MTJ的数据。

请参阅图1，其为一常用的存储器负载平衡架构的示意图，在该架构中，感测放大器11的参考(Ref)输入端接有两个开关MRefH，MRefL，分别接至高电位参考线(High state Reference Line)和低电位参考线(Low state Reference Line)，以提供作参考电压或参考电流用；而单元(Cell)输入端则接有M个开关，分别接至M条位元线(Bitline)。以M＝64为例，该感测放大器11两输入端Ref，Cell所连接的开关负载即相差32倍，使得该感测放大器11在读取数据时，因两输入端Ref，Cell充放电时间不同，而使得读取速度变慢，且读取的数据也可能判断错误。

请参阅图2，其为另一常用的存储器负载平衡架构的示意图，其为Motorola的US6,711,068专利。该架构具有一上半部位元线区域BLT0-BLT31与一下半部位元线区域BLB0-BLB31，行解码器220具有N通道晶体管234、N通道晶体管235、及N通道晶体管236。

行解码器222左半部具有多个晶体管，例如晶体管238、239、240及位于晶体管239与240之间的晶体管(图中未示)。

N通道晶体管244的源极耦接于一参考电压端以接收一第一高参考电压，栅极耦接于一控制信号TRE(Top Reference Enable)，漏极耦接于该第一数据线41。N通道晶体管246的源极耦接于一参考电压端以接收一第二高参考电压，栅极耦接于一控制信号BRE(Bottom Reference Enable)，漏极耦接于该第一数据线237。N通道晶体管264的源极耦接于一参考电压端以接收一第一低参考电压，栅极耦接于控制信号TRE，漏极耦接于该行解码器222的一第四数据线263。N通道晶体管266的源极耦接于一参考电压端以接收一第二低参考电压，栅极耦接于控制信号BRE，漏极耦接于该第四数据线263。

多工开关模组232包含多个N通道晶体管272、274、276、278、282、284、286、288、292、294、296、298。

在操作上，每一条位元线BLT0-BLT15，BLT16-BLT31，BLB0-BLB15，BLB16-BLB31皆耦接于一存储器子阵列行(图中未示)。假设要存取左上方存储器子阵列的一特定行，例如BLT1，则晶体管235将导通，而BLT1上的数据将传送至该第一数据线237，且控制信号TRE将被启动，而该高参考位元线与该低参考位元线上的数据将分别传送至该第二数据线241与该第四数据线。因为只有一个子阵列被启动，故晶体管238、239、240及晶体管260、261、262并不会导通。假定耦接于该第一数据线237、该第二数据线241、该第三数据线251及该第四数据线263的开关数量相同，则该架构上的电容是平衡的。

感测放大器224的三个输入与导线270、280、290具有相等的开关接面(4个)，并维持彼此之间的电容平衡。晶体管272、274、276、278的负载经由晶体管282、284、286、288的负载而取得平衡，亦经由晶体管292、294、296、298的负载而取得平衡。因为该第一数据线237、该第二数据线241、该第三数据线251及该第四数据线263彼此之间完全平衡，且该多工开关模组232的架构完全平衡，故来自任何位元线及其对应的高参考信号与低参考信号，能以完全平衡的方式传送至感测放大器224。

由上可知，该专利将存储器分为四个存储器子阵列，并利用开关将每个子单元的开关各接至一个高或低的参考单元开关(Reference cell Switch)，并利用一个三输入的感测放大器来作读取，使得感测放大器的三个输入端的负载均为存储器子阵列之开关加上一个参考单元开关的数目，而达到感测放大器各输入端负载平衡的目的，但此架构必须将存储器分为四个存储器子阵列，且操作较为复杂。

请参阅图3，其是又一常用的存储器负载平衡架构的示意图，其为IBM的US6,269,040专利。该架构包含两个存储器单元行子阵列342、344，两个开关单元341、343、两个感测放大器346、348，及两个连接单元345、347。每个子阵列包含多个存储器单元行与两个参考单元行。例如第一子阵列342包含多个存储器单元行CL_A、CL_B、CL_C、CL_D与两个参考单元行CL₀、CL₁。参考单元行CL₁具有多个参考单元，每一参考单元具有值”1”(亦即较高电阻)，且参考单元行CL₀具有多个参考单元，每一参考单元具有值”0”(亦即较低电阻)。

除了该第二开关单元343的参考开关与该第二感测放大器348的输入线间的连接外，第二子阵列344与第二开关单元343的结构相同于该第一子阵列342与该第一开关单元341。

在解码信号R1的控制下，该第一连接单元345能进行电连接，因此一传导路径经由该第一连接单元345而形成，该传导路径位于该参考单元行CL₁的一选取参考单元与该参考单元行CL’₀的一选取参考单元之间。因此，值”1”与值”0”被加总以提供该参考值(亦即平均值”1/2”)至该第一及第二感测放大器346、348的负输入端。类似地，该第二连接单元347可加总分别来自该参考单元行CL₀及该参考单元行CL’₁的选取参考单元的值”0”及值”1”，一旦传导路径形成且具有逻辑值”0”及”1”的电流被加总时，该第一及第二感测放大器346、348除或均分该加总电流，因此每一感测放大器皆接收到平均(亦即中电位”1/2”)电流。

由上可知，该专利将存储器分为左右两个子单元阵列，而参考单元也增为两组，并采用两个感测放大器作读取，并利用中间的开关，使得每个感测放大器读取时的负载均相同，来达到平衡感测放大器输入端负载的目的。但此架构实施时需要两个感测放大器，且中间的开关使得感测放大器的输入端负载无法相当平衡。

因此申请人有鉴于已知技术的缺点，发明出“存储器的负载平衡架构”，用以改善上述常用手段的缺点。

发明内容

本发明的主要目的在于提供一种存储器，具有比已知技术更简单的架构。

根据上述构想，本发明提供一种存储器，其包含一感测放大器，具有一单元输入端及一参考输入端；一第一子阵列，经由一第一开关耦接于该单元输入端，并经由一第二开关耦接于该参考输入端；一第二子阵列，经由一第三开关耦接于该单元输入端，并经由一第四开关耦接于该参考输入端；以及一参考单元阵列，耦接于该第二开关与该第四开关之间，并耦接至该参考输入端。

如所述的存储器，该第一子阵列包含N个开关与多个存储器单元。

如所述的存储器，该第一开关连接于该第二开关。

如所述的存储器，该第一开关与该第二开关例如是晶体管。

如所述的存储器，该第二子阵列包含N个开关与多个存储器单元。

如所述的存储器，该第三开关连接于该第四开关。

如所述的存储器，该第三开关与该第四开关为晶体管。

如所述的存储器，该参考单元阵列包含二个开关与多个参考单元。

如所述的存储器，这些参考单元包含多个高电位参考单元及多个低电位参考单元。

如所述的存储器，当该第一子阵列被读取时，该第二子阵列的这些开关经由该第四开关电连接于该参考输入端。

如所述的存储器，当该第二子阵列被读取时，该第一子阵列的这些开关系经由该第二开关电连接于该参考输入端。

如所述的存储器，更包含二个耦接于该单元输入端的虚设开关。

根据上述构想，本发明另提供一种存储器，其包含一感测放大器，具有一单元输入端及一参考输入端；一第一子阵列，经由一第一开关耦接于该单元输入端，并经由一第二开关耦接于该参考输入端；一第二子阵列，经由一第三开关耦接于该单元输入端，并经由一第四开关耦接于该参考输入端；一第三子阵列，经由一第五开关耦接于该单元输入端，并经由一第六开关耦接于该参考输入端；一第四子阵列，经由一第七开关耦接于该单元输入端，并经由一第八开关耦接于该参考输入端；一第一参考单元阵列，经由一第一控制开关耦接于该第一开关、该第三开关及该单元输入端，并经由一第二控制开关耦接于该第二开关、该第四开关及该参考输入端；以及一第二参考单元阵列，经由一第三控制开关耦接于该第五开关、该第七开关及该单元输入端，并经由一第四控制开关耦接于该第六开关、该第八开关及该参考输入端。

如所述的存储器，该第一开关连接于该第二开关。

如所述的存储器，该第三开关连接于该第四开关。

如所述的存储器，该第一参考单元阵列包含二个开关与多个参考单元。

如所述的存储器，该第三子阵列包含N个开关与多个存储器单元。

如所述的存储器，该第五开关并联于该第六开关。

如所述的存储器，该第四子阵列包含N个开关与多个存储器单元。

如所述的存储器，该第七开关并联于该第八开关。

如所述的存储器，该第二参考单元阵列包含二个开关与多个参考单元。

如所述的存储器，当该第一子阵列被读取时，该第二子阵列的这些开关经由该第四开关电连接于该参考输入端，且该第二参考单元阵列的该二个开关经由该第三控制开关电连接至该单元输入端。

如所述的存储器，当该第二子阵列被读取时，该第一子阵列的这些开关经由该第二开关电连接于该参考输入端，且该第二参考单元阵列的该二个开关经由该第三控制开关电连接至该单元输入端。

如所述的存储器，当该第三子阵列被读取时，该第四子阵列的这些开关系经由该第八开关电连接于该参考输入端，且该第一参考单元阵列的该二个开关系经由该第一控制开关电连接至该单元输入端。

如所述的存储器，当该第四子阵列被读取时，该第三子阵列的这些开关系经由该第六开关电连接于该参考输入端，且该第一参考单元阵列的该二个开关系经由该第一控制开关电连接至该单元输入端。

附图说明

图1是常用的存储器负载平衡架构的示意图。

图2是另一常用的存储器负载平衡架构的示意图。

图3是又一常用的存储器负载平衡架构的示意图。

图4是本发明第一较佳实施例的存储器负载平衡架构的示意图。

图5是本发明第二较佳实施例的存储器负载平衡架构的示意图。

图6是本发明第三较佳实施例的存储器负载平衡架构的示意图。

具体实施方式

请参阅图4，其是本发明的第一较佳实施例的存储器负载平衡架构的示意图。该架构将存储器阵列分成位于左下方的第一子阵列421、位于右下方的第二子阵列422、位于左上方的第三子阵列423及位于右上方的第四子阵列424，其中每一子阵列的存储器单元数量皆相同，且下方有一第一参考单元阵列425，而上方有一第二参考单元阵列426。此外，该架构还包含一感测放大器41，该感测放大器41具有一单元输入端Cell及一参考输入端Ref。图4的每一子阵列的存储器单元数量较佳地相同，但依据实际电路需求，每一子阵列的存储器单元数量也可以不同。

该第一子阵列421包含N个开关M11-M1N与多个存储器单元D，该第二子阵列422包含N个开关M1(N+1)-M1(2N)与多个存储器单元D，该第三子阵列423包含N个开关M21-M2N与多个存储器单元D，而该第四子阵列424包含N个开关M2(N+1)-M2(2N)与多个单元D。该第一参考单元阵列425包含二个开关M1RefH，M1RefL与多个参考单元H，L，而该第二参考单元阵列426包含二个开关M2RefH，M2RefL与多个参考单元H，L。

该第一子阵列421经由一第一开关S1耦接于该单元输入端Cell，并经由一第二开关S2耦接于该参考输入端Ref。该第二子阵列422经由一第三开关S3耦接于该单元输入端Cell，并经由一第四开关S4耦接于该参考输入端Ref。该第三子阵列423经由一第五开关S5耦接于该单元输入端Cell，并经由一第六开关S6耦接于该参考输入端Ref。该第四子阵列424经由一第七开关S7耦接于该单元输入端Cell，并经由一第八开关S8耦接于该参考输入端Ref。该第一参考单元阵列425经由一第一控制开关S9耦接于该第一开关S1、该第三开关S3及该单元输入端Cell，并经由一第二控制开关S10耦接于该第二开关S2、该第四开关S4及该参考输入端Ref。而该第二参考单元阵列426经由一第三控制开关S11耦接于该第五开关S5、该第七开关S7及该单元输入端Cell，并经由一第四控制开关S12耦接于该第六开关S6、该第八开关S8及该参考输入端Ref。利用上述架构，使该感测放大器41在动作时，该单元输入端Cell与该参考输入端Ref的负载能相同，且能使得负载减半。

因为该第一参考单元阵列425的实体位置位于该第一子阵列421与该第二子阵列422之间，而该第二参考单元阵列426的实体位置位于该第三子阵列423与该第四子阵列424之间，故当读取的位址在该第一子阵列421中的话，则该第二子阵列422的这些开关M1(N+1)，M1(2N)经由该第四开关S4电连接于该参考输入端Ref，且该第二参考单元阵列426的该二个开关M2RefH，M2RefL经由该第三控制开关S11电连接至该单元输入端Cell。

当读取的位址在该第二子阵列422中的话，该第一子阵列421的这些开关M11，M1N经由该第二开关S2电连接于该参考输入端Ref，且该第二参考单元阵列426的该二个开关M2RefH，M2RefL经由该第三控制开关S11电连接至该单元输入端Cell。

当读取的位址在该第三子阵列423中的话，该第四子阵列424的这些开关M2(N+1)，M2(2N)经由该第八开关S8电连接于该参考输入端Ref，且该第一参考单元阵列425的该二个开关M1RefH，M1RefL经由该第一控制开关S9电连接至该单元输入端Cell。

而当读取的位址在该第四子阵列424中的话，该第三子阵列423的这些开关M21，M2N经由该第六开关S6电连接于该参考输入端Ref，且该第一参考单元阵列425的该二个开关M1RefH，M1RefL经由该第一控制开关S9电连接至该单元输入端Cell。

经由上述电路运作模式，使得每次读取时，该感测放大器41的该参考输入端Ref及该单元输入端Cell的负载均为N+2个开关负载，且该单元输入端Cell的负载能减少一半。

请参阅图5，其是本发明第二较佳实施例的存储器负载平衡架构的示意图。该架构将存储器阵列分成位于左方的第一子阵列521及位于右方的第二子阵列522，其中每一子阵列的存储器单元数量皆相同，且该第一子阵列521与该第二子阵列522之间设置有一参考单元阵列523。此外，该架构还包含一感测放大器51，该感测放大器51具有一单元输入端Cell及一参考输入端Ref。上述的每一子阵列的存储器单元数量较佳地相同，但依据实际电路需求，每一子阵列的存储器单元数量也可以不同。

该第一子阵列521包含N个开关M1-MN与多个存储器单元D，而该第二子阵列522包含N个开关M(N+1)-M(2N)与多个存储器单元D。该参考单元阵列523包含二个开关M1RH，M1RL与多个参考单元H，L，而该感测放大器51的该单元输入端Cell则固定接二个与该参考单元阵列523的这些开关M1RH，M1RL相同负载的虚设开关M2RH，M2RL。

该第一子阵列521经由一第一开关S1耦接于该单元输入端Cell，并经由一第二开关S2耦接于该参考输入端Ref。而该第二子阵列522经由一第三开关S3耦接于该单元输入端Cell，并经由一第四开关S4耦接于该参考输入端Ref。该参考单元阵列523耦接于该第二开关S2与该第四开关S4之间，并耦接至该参考输入端Ref。

因为该参考单元阵列523的实体位置位于该第一子阵列521与该第二子阵列522之间，故当读取的位址在该第一子阵列521中的话，则该第二子阵列522的这些开关M(N+1)，M(2N)经由该第四开关S4电连接于该参考输入端Ref。而当读取的位址在该第二子阵列522中的话，该第一子阵列521的这些开关M1，MN经由该第二开关S2电连接于该参考输入端Ref。

经由上述电路运作模式，使得每次读取时，该感测放大器51的该参考输入端Ref及该单元输入端Cell的负载均为相同(N个开关负载)。

请参阅图6，其是本发明第三较佳实施例的存储器负载平衡架构的示意图。该架构将存储器阵列分成位于左方的第一子阵列621及位于右方的第二子阵列622，其中每一子阵列的存储器单元数量皆相同，且该第一子阵列621与该第二子阵列622之间设置有一参考单元阵列623。此外，该架构更包含一感测放大器61，该感测放大器61具有一单元输入端Cell及一参考输入端Ref。上述的每一子阵列的存储器单元数量较佳地相同，但依据实际电路需求，每一子阵列的存储器单元数量也可以不同。

该第一子阵列621包含N个开关M1-MN与多个存储器单元D，而该第二子阵列622包含N个开关M(N+1)-M(2N)与多个存储器单元D。该参考单元阵列623包含二个开关M1RH，M1RL与多个参考单元H，L。

该第一子阵列621经由一第一开关S1耦接于该单元输入端Cell，并经由一第二开关S2耦接于该参考输入端Ref。而该第二子阵列622经由一第三开关S3耦接于该单元输入端Cell，并经由一第四开关S4耦接于该参考输入端Ref。该参考单元阵列623耦接于该第二开关S2与该第四开关S4之间，并耦接至该参考输入端Ref。

因为该参考单元阵列623的实体位置位于该第一子阵列621与该第二子阵列622之间，故当读取的位址在该第一子阵列621中的话，则该第二子阵列622的这些开关M(N+1)，M(2N)经由该第四开关S4电连接于该参考输入端Ref。而当读取的位址在该第二子阵列622中的话，该第一子阵列621的这些开关M1，MN经由该第二开关S2电连接于该参考输入端Ref。

图6的存储器负载平衡架构并不使用单定接于该单元输入端的虚设开关，而其余动作则同图5的架构，使用图6的架构可使该感测放大器61的该单元输入端Cell与该参考输入端Ref间的负载仅相差该参考单元阵列623的参考开关M1RH，M1RL的负载，而一般参考开关的负载与该第一子阵列621及该第二子阵列622的开关的负载比较之下相当小，因此仍可达到负载平衡的效果，且此架构有操作较为简单的优点。

综上所述，本发明的存储器具有比已知技术更简单的架构，有效改善已知技术的缺点。

本发明可由熟悉本技术领域者任施匠思而为诸般修饰，然皆不脱如附申请专利范围所欲保护范围。

Claims

1.一种存储器，其包含：

一感测放大器，具有一单元输入端及一参考输入端；

一第一子阵列，经由一第一开关耦接于该单元输入端，并经由一第二开关耦接于该参考输入端；

一第二子阵列，经由一第三开关耦接于该单元输入端，并经由一第四开关耦接于该参考输入端；以及

一参考单元阵列，耦接于该第二开关与该第四开关之间，并耦接至该参考输入端。

2.如权利要求1所述的存储器，其特征在于，

该第一子阵列包含N个开关与多个存储器单元；该第二子阵列包含N个开关与多个存储器单元；

该第一开关连接于该第二开关；及

该第三开关连接于该第四开关。

3.如权利要求2所述的存储器，其特征在于，该第一开关与该第二开关为晶体管。

4.如权利要求2所述的存储器，其特征在于，

该第三开关与该第四开关为晶体管。

5.如权利要求2所述的存储器，其特征在于，该参考单元阵列包含二个开关与多个参考单元，而这些参考单元包含多个高电位参考单元及多个低电位参考单元。

6.如权利要求2所述的存储器，其特征在于，

当该第一子阵列被读取时，该第二子阵列的N个开关经由该第四开关电连接于该参考输入端；及/或

当该第二子阵列被读取时，该第一子阵列的N个开关经由该第二开关电连接于该参考输入端。

7.如权利要求1所述的存储器，其特征在于，还包含二个耦接于该单元输入端的虚设开关。

8.一种存储器，其包含：

一感测放大器，具有一单元输入端及一参考输入端；

一第二子阵列，经由一第三开关耦接于该单元输入端，并经由一第四开关耦接于该参考输入端；

一第三子阵列，经由一第五开关耦接于该单元输入端，并经由一第六开关耦接于该参考输入端；

一第四子阵列，经由一第七开关耦接于该单元输入端，并经由一第八开关耦接于该参考输入端；

一第一参考单元阵列，经由一第一控制开关耦接于该第一开关、该第三开关及该单元输入端，并经由一第二控制开关耦接于该第二开关、该第四开关及该参考输入端；以及

一第二参考单元阵列，经由一第三控制开关耦接于该第五开关、该第七开关及该单元输入端，并经由一第四控制开关耦接于该第六开关、该第八开关及该参考输入端。

9.如权利要求8所述的存储器，其特征在于，

该第三子阵列包含N个开关与多个存储器单元；及/或

该第五开关关联于该第六开关。

10.如权利要求8所述的存储器，其特征在于，

该第一子阵列包含N个开关与多个存储器单元；

该第二子阵列包含N个开关与多个存储器单元；

该第三子阵列包含N个开关与多个存储器单元；

该第四子阵列包含N个开关与多个存储器单元；

该第一参考单元阵列包含二个开关与多个参考单元；及该第二参考单元阵列包含二个开关与多个参考单元。

11.如权利要求10所述的存储器，其特征在于，

该第七开关并联于该第八开关。

12.如权利要求10所述的存储器，其特征在于，

当该第一子阵列被读取时，该第二子阵列的N个开关经由该第四开关电连接于该参考输入端，且该第二参考单元阵列的该二个开关经由该第三控制开关电连接至该单元输入端；及/或

当该第二子阵列被读取时，该第一子阵列的N个开关经由该第二开关电连接于该参考输入端，且该第二参考单元阵列的该二个开关经由该第三控制开关电连接至该单元输入端。

13.如权利要求10所述的存储器，其特征在于，

当该第三子阵列被读取时，该第四子阵列的N个开关经由该第八开关电连接于该参考输入端，且该第一参考单元阵列的该二个开关经由该第一控制开关电连接至该单元输入端；当该第四子阵列被读取时，该第三子阵列的N个开关经由该第六开关电连接于该参考输入端，且该第一参考单元阵列的该二个开关经由该第一控制开关电连接至该单元输入端。