KR970067340A - 반도체 기억 장치 - Google Patents

반도체 기억 장치 Download PDF

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KR970067340A
KR970067340A KR1019960033518A KR19960033518A KR970067340A KR 970067340 A KR970067340 A KR 970067340A KR 1019960033518 A KR1019960033518 A KR 1019960033518A KR 19960033518 A KR19960033518 A KR 19960033518A KR 970067340 A KR970067340 A KR 970067340A
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야스오 스미나가
고지 고마쯔
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쯔지 하루오
샤프 가부시끼가이샤
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Abstract

반도체 기억 장치에 있어서, 메모리셀 어레이로부터 선택된 워드선의 위치에 대응하는 전위가 뱅크 선택 트랜지스터의 ON 전위로서 뱅크 선택 트랜지스터의 게이트에 접속된 뱅크 선택선에 인가되며, 이에 따라 뱅크 시스템을 사용한 ROM의 뱅크에 있어서의 메모리셀의 위치에 따른 비트선 전위의 변동을 감소시킬 수 있다.

Description

반도체 기억 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 의한 반도체 기억 장치로서 뱅크 시스템을 사용한 ROM을 도시한 회로도로, 특히 상기 ROM을 구성하는 메모리셀 어레이 및 그의 주변 회로의 일부를 보인 도면, 제2도는 본 발명의 제2실시예에 의한 반도체 기억 장치로서 뱅크 시스템을 사용한 ROM을 도시한 회로도로, 특히 상기 ROM을 구성하는 메모리셀 어레이 및 그의 주변 회로의 일부를 보인 도면.

Claims (38)

  1. 그의 각각이, 메모리 트랜지스터로 형성괴는 복수의 메모리셀을 매트릭스형태로 배열하여 형성되는 메모리셀 어레이; 각각에 소정의 전위가 인가되며, 선택된 메모리셀로부터 정보를 독출하기 위한 제1주비트선 및 제2주비트선; 메모리셀의 각 열에 대응하여 제공되고, 그의 각각이, 메모리셀을 형성하는 메모리 트랜지스터의 공통 소스 또는 공통 드레인 중 어느 것으로 각각 기능하는 복수의 제1부비트선 및 복수의 제2부비트선; 메모리셀의 각 행에 대응하여 제공되고, 그의 각각이, 메모리셀을 형성하는 메모리 트랜지스터의 게이트에 각각 접속되는 복수의 워드선; 메모리셀 열들의 하나를 선택하기 위해 상기 제1부비트선의 하나가 상기 제1주비트선간에 접속되는 제1뱅크 선택 트랜지스터; 메모리셀 열들의 하나를 선택하기 위해 상기 제2부비트선의 하나와 상기 제2주비트선간에 접속되는 제2뱅크 선택 트랜지스터; 및 그의 각각이 상기 뱅크 선택 트랜지스터마다 제공되고, 각각의 게이트에 접속된 뱅크 선택선을 포함하며, 상기 메모리셀 어레이에 있어서의 선택된 워드선의 위치에 대응하는 전위는 조합된 뱅크 선택 트랜지스터의 ON 전위로서 상기 뱅크 선택선들중 적어도 선택된 하나에 인가되는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 선택된 뱅크 선택선은 상기 제1 및 제2주비트선의 하나에 교호로 접속된, 선택된 뱅크 선택 트랜지스터에 접속되며, 상기 주비트선에는 저전위가 인가되는 것을 특징으로 하는 반도체 기억장치.
  3. 제1항에 있어서, 상기 메모리셀 어레이에 있어서의 상기 선택된 워드선의 위치에 대응하는 전위는 상기 조합된 뱅크 선택 트랜지스터의 ON 전위로서 상기 뱅크 선택선의 각각에 인가되는 것을 특징으로 하는 반도체 기억장치.
  4. 제1항에 있어서, 복수의 원드선군이 형성되도록 상기 메모리셀의 열을 따른 방향으로 복수의 워드선이 분할되고, 상기 조합된 뱅크 선택 트랜지스터의 ON전위로서 상기 선택된 뱅크 선택선에 인가되는 전위는 상기 선택된 워드선이 속하는 워드선군의 부위에 대응하는 전위인 것을 특징으로 하는 반도체 기억장치.
  5. 제1항에 있어서, 상기 선택된 뱅크 선택선은 상기 제1 및 제2주비트선의 하나에 교호로 접속되는 상기 선택된 뱅크 선택 트랜지스터에 접속되고, 상기 주비트선에는 저전위가 인가되며, 상기 선택된 뱅크 선택선에 공급되는 전위는 상기 선택된 메모리셀과 상기 선택된 뱅크 선택 트랜지스터간의 거리가 멀수록 높아지는 것을 특징으로 하는 반도체 기억장치.
  6. 제1항에 있어서, 상기 조합된 뱅크 선택 트랜지스터의 ON 전위로서 상기 뱅크 선택선에 인가되는 전위를 발생하기 위한 기준전압발생기를 더 포함하고, 상기 기준전압발생기에 의해 발생된 기준전위는 상기 뱅크 선택선을 구동하기 위한 뱅크 선택선 드라이버의 전원전압으로 사용되는 것을 특징으로 하는 반도체 기억장치.
  7. 제6항에 있어서, 상기 기준전압발생기는, 제1기준전위와 제2기준전위간에 직렬 접속되고 이 두 기준 전위간의 전압을 저항 분할하기 위한 복수의 저항 소자; 그의 각각이 상기 저항 소자중 하나의 일단과 공통 접속노드간에 접속된 복수의 분할 스위치; 그의 일단이 상기 제1기준전위에 접속되고 그의 타단이 상기 뱅크 선택선 드리이버의 기준전위를 출력하기 위한 출력단으로 되어 있는 전원 스위치; 및 상기 분할 스위치의 공통 접속 노드의 전위와 상기 전원 스위치의 타단의 전위를 비교하고, 그 비교결과에 대응하는 전위를 상기 전원 스위치의 ON/OFF 상태를 제어하기 위한 전압으로서 출력하기 위한 비교기를 포함하며, 상기 복수의 분할 스위치의 소정의 하나는 상기 선택된 워드선을 나타내는 신호 또는 상기 선택된 원드선이 속하는 워드선군을 나타내는 신호의 어느 하나에 따라 도통되어, 상기 전원 스위치의 출력단에서 소망 레벨의 전위를 발생시키는 것을 특징으로 하는 반도체 기억장치.
  8. 그의 각각이, 메모리 트랜지스터로 형성되는 복수의 메모리셀을 매트릭스형태로 배열하여 형성되는 메모리셀 어레이; 상기 메모리셀로부터 정보를 독출하기 위해 상기 메모리셀의 각 열에 대응하여 제공된 복수의 비트선; 그의 각각이 상기 메모리셀을 형성하는 상기 메모리 트랜지스터의 게이트에 접속되고, 상기 메모리셀의 각 행에 대응하여 제공된 복수의 워드선; 상기 메모리셀 어레이에 있어서의 선택된 워드선의 위치에 따라 소정 제어신호를 발생하기 위한 제어기;및 선택 트랜지스터를 통해 상기 복수의 비트선의 적어도 하나에 접속되고, 그의 부하 특성이 상기 제어신호에 따라 변경가능하게 구성되는 부하 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  9. 그의 각각이, 메모리 트랜지스터로 형성되는 복수의 메모리셀을 메트릭스 형태로 배열하여 형성되는 메모리셀 어레이; 상기 부비트선 또는 상기 부그라운드선의 어느 일방이 상기 메모리셀의 각 열에 대응하도록 교호로 배치되는 부비트선 및 부그라운드선; 상기 메모리셀의 데이타를 출력하기 위한 데이타선; 상기 데이타선에 접속되고 그의 부하특성이 소정 제어신호에 따라 변경가능하게 되도록 구성되는 부하 회로; 컬럼 선택 트랜지스터를 통해 상기 데이타선에 접속된 주비트선; 다른 컬럼 선택 트랜지스터를 통해 그라운드선에 접속된 주그라운드선; 사익 메모리셀 어레이에 있어서의 상기 메모리셀 열의 일측에 배치되고 상기 주비트선과 상기 부비트선간에 접속된 제1뱅크 선택 트랜지스터; 상기 메모리셀 어레이에 있어서의 메모리셀 열의 타측에 배치되고 상기 주그라운드선과 상기 부그라운드선간에 접속된 제2뱅크 선택 트랜지스터; 및 상기 메모리셀의 각 열에 대응하여 제공되고 복수의 워드선군이 형성되도록 상기 메모리셀의 열을 따른 방향으로 분할되며, 그의 각각이 상기 메모리셀을 형성하는 메모리 트랜지스터의 게이트에 접속된 복수의 워드선을 포함하고, 상기 복수의 워드선중 하나가 선택될때, 상기 선택된 워드선이 속하는 워드선군에 대응하는 제어신호에 따라 상기 부하 회로의 부하특성이 절환되는 것을 특징으로 하는 반도체 기억 장치.
  10. 그의 각각이, 메모리 트랜지스터로 형성되는 복수의 메모리셀을 매트릭스형태로 배열하여 형성되는 메모리셀 어레이; 상기 부비트선의 어느 하나가 상기 메모리셀의 각 열에 대응하도록 소정 순서로 반복적으로 배치되는 제1부비트선, 제2부비트선, 제3부비트선 및 제4부비트선; 상기 메모리셀의 데이타를 출력하기 위한 데이타선; 상기 데이타선에 접속되고 그의 부하특성이 소정 제어신호에 따라 변경가능하게 되도록 구성되는 부하회로; 컬럼 선택 트랜지스터를 통해 상기 데이타선에 접속된 주비트선; 다른 컬럼 선택 트랜지스터를 통해 그라운드선에 접속된 주그라운드선; 및 상기 메모리셀의 각 행에 대응하여 제공되고 복수의 워드선군이 형성되도록 상기 메모리셀의 열을 따른 방향으로 분할되며, 그의 각각이, 상기 메모리셀을 형성하는 메모리 트랜지스터의 게이트에 접속된 복수의 워드선을 포함하고, 상기 제1부비트선은 상기 메모리셀 어레이의 일측상의 제1뱅크 선택 트랜지스터를 통해 상기 주그라운드선에 접속되고 상기 메모리셀 어레이의 타측상의 제2뱅크 선택 트랜지스터를 통해 상기 주비트선에 접속되며, 상기 제2부비트선은 각각, 상기 메모리셀 어레이의 양측상의 상기 제1 및 제2뱅크 선택 트랜지스터를 통해 주그라운선에 접속되고, 상기 제3부비트선은 상기 메모리셀 어레이의 일측상의 상기 제1뱅크 선택 트랜지스터를 통해 상기 주비트선에 접속되고 상기 메모리셀 어레이의 타측상의 상기 제2뱅크 선택 트랜지스터를 통해 주그라운드선에 접속되며, 상기 제4부비트선은 각각 상기 메모리셀 어레이의 양측상의 상기 제1 및 제2뱅크 선택 트랜지스터를 통해 상기 주비트선에 접속되고, 상기 복수의 워드선중 하나가 선택되었을때, 상기 선택된 워드선이 속하는 워드선군에 대응하는 제어신호에 따라 상기 부하 회로의 부하특성이 절환되는 것을 특징으로 하는 반도체 기억 장치.
  11. 제9항에 있어서, 상기 부비트선의 하나 또는 2개는 상기 제1뱅크 선택 트랜지스터를 통해 상기 주그라운드선에 접속되고, 상기 부그라운드선의 적어도 2개는 상기 뱅크 선택 트랜지스터를 통해 상기 주 그라운드선에 접속되며, 상기 제1뱅크 선택 트랜지스터의 하나와 상기 제2뱅크 선택 트랜지스터의 하나가 선택될 때, 상기 주비트선 및 이에 인접한 상기 부비트선이 서로 전기적으로 접속되고, 상기 주그라운드선 및 이에 인접한 상기 부그라운드선이 전기적으로 접속되는 것을 특징으로 하는 반도체 기억 장치.
  12. 그의 각각이, 메모리 트랜지스터로 형성되는 복수의 메모리셀을 매트릭스형태로 배열하여 형성되는 메모리셀 어레이; 상기 메모리셀의 각 열에 대응하여 제공된 복수의 부비트선; 상기 메모리셀의 데이타를 출력하기 위한 데이타 선; 제1컬럼 선택 트랜지스터를 통해 상기 데이타선에 접속되고 제2컬럼 선택 트랜지스터를 통해 그라운드선에 접속된 제1주비트선 및 제2주비트선; 상기 제1주비트선 및 두 인접한 상기 부비트선의 일방에 접속된 제1뱅크 선택 트랜지스터; 상기 제2주비트선 및 두 인접한 부비트선의 타방에 접속된 제2뱅크 선택 트랜지스터;상기 메모리셀의 각 행에 대응하여 제공되고, 그의 각각이 상기 메모리셀을 형성하는 메모리 트랜지스터의 게이트에 접속된 복수의 워드선; 및 상기 메모리셀 어레이에 있어서의 상기 선택된 워드선의 위치에 따라 소정 제어신호를 발생하기 위한 제어기를 포함하며, 상기 제1주비트선이 상기 데이타선에 전기적으로 접속되고 상기 제2주비트선이 상기 그라운드선에 전기적으로 접속되는 제1상태 및 상기 제1주비트선이 상기 그라운드선에 전기적으로 접속되고 상기 제2주비트선이 상기 데이타선에 전기적으로 접속되는 제2상태가 상기 제어신호에 따라 선택되는 것을 특징으로 하는 반도체 기억 장치.
  13. 그의 각각이, 메모리 트랜지스터로 형성되는 복수의 메모리셀을 매트릭스형태로 배열하여 형성되는 메모리셀 어레이; 제1부비트선 및 제2부비트선 중 어느 하나가 상기 메모리셀의 각 열에 대응하도록 교호로 제공되는 제1부비트선 및 제2부비트선; 상기 메모리셀의 데이타를 출력하기 위한 데이타 선; 제1컬럼 선택 트랜지스터를 통해 상기 데이타선에 접속되고 제2컬럼 선택 트랜지스터를 통해 그라운드선에 접속된 제1주비트선; 제3커럼 선택 트랜지스터를 통해 상기 데이타선에 접속되고 제4컬럼 선택 트랜지스터를 통해 상기 그라운드선에 접속된 제2주비트선; 상기 메모리셀 어레이에 있어서의 상기 메모리셀 열의 일측에 배치되고 상기 제1주비트선과 상기 제1주비트선간에 접속된 제1뱅크 선택 트랜지스터; 상기 메모리셀 어레이에 있어서의 상기 메모리셀 열의 타측에 배치되고 상기 제2주비트선과 상기 제2부비트선간에 접속된 제2뱅크 선택 트랜지스터; 및 상기 메모리셀의 각 행에 대응하여 제공되고, 상기 제1뱅크 선택 트랜지스터의 일측상에 위치된 제1워드선군 및 상기 제2뱅크 선택 트랜지스터의 일측상에 위치된 제2워드선군으로 분할되고, 그의 각각이, 상기 메모리셀을 형성하는 메모리 트랜지스터의 게이트에 접속되는 복수의 워드선을 포함하며, 상기 제1워드선군에 속하는 워드선중 하나가 선택되었을때, 상기 제2및 제3컬럼 선택 트랜지스터가 선택되며, 이에 따라 상기 그라운드선에 제1주비트선이 전기적으로 접속되고 상기 데이타선에 상기 제2주비트선이 전기적으로 접속되며, 이에 따라 상기 그라운드선에 상기 제2주비트선이 전기적으로 접속되고, 상기 데이타선에 상기 제1주비트선이 전기적으로 접속되는 것을 특징으로 하는 반도체 기억 장치.
  14. 제13항에 있어서, 각각의 상기 제1워드선군 및 제2워드선군은 둘 이상의 워드선 서브그룹으로 분할되고, 상기 데이타선에 접속되고 그의 부하특성이 소정 제어신호에 따라 가변적으로 되도록 구성되는 부하 회로가 제공되며, 워드선중 하나가 선택되었을 때, 상기 부하 회로의 부하특성은 상기 선택된 워드선이 속하는 워드선 서브그룹에 대응하는 제어신호에 따라 절환되는 것을 특징으로 하는 반도체 기억 장치.
  15. 제1항에 있어서, 각 메모리셀은 다치 ROM을 형성하는 3개 이상의전위레벨에 대응하는 정보를 유지하도록 구성되는 것을 특징으로 하는 반도체 기억 장치.
  16. 제1항에 있어서, 복수의 메모리셀 어레이가 반도체 기판에 제공되며, 이 메모리셀 어레이의 각각은 상기 주비트선의 하나 및 상기 주그라운드선의 하나에 접속된 복수의 메모리셀을 포함하고, 상기 복수의 메모리셀 어레이의 인접하는 것들을 전기적으로 분리하기 위한 분리영역이 열방향으로 제공된 복수의 분리용 메모리셀에 의해 형성되며, 상기 분리용 메모리셀의 각각의 임계치는, 상기 메모리셀이 선택 상태 또는 비선택 상태에 있는지에 무관하게 상기 메모리셀의 메모리 트랜지스터가 항상 비도통상태에 있도록 설정되는 것을 특징으로 하는 반도체 기억 장치.
  17. 제16항에 있어서, 상기 분리용 메모리셀의 각각의 임계치는 상기 메모리셀을 형성하는 메모리 트랜지스터의 영역내로 이온을 주입함으로써 설정되는 것을 특징으로 하는 반도체 기억 장치.
  18. 제17항에 있어서, 상기 메모리셀은 각각은 적어도 2개의 임계치를 가지며, 상기 메모리셀의 이들 임계치 중 하나는, 메모리셀이 선택 상태 또는 비선택 상태에 있는지에 무관하게 상기 메모리셀의 메모리 트랜지스터가 항상 비도통상태에 있도록 설정되고, 상기 메모리셀의 임계치는 분리용 메모리셀의 임계치와 같은 것을 특징으로 하는 반도체 기억 장치.
  19. 제8항에 있어서, 상기 각 메모리셀은 다치 ROM을 형성하는 3개 이상의 전위레벨에 대응하는 정보를 유지하도록 구성되는 것을 특징으로 하는 반도체 기억 장치.
  20. 제8항에 있어서, 복수의 메모리셀 어레이가 반도체 기판에 제공되며, 이 메모리셀 어레이의 각각은 상기 주비트선의 하나 및 상기 주그라운드선의 하나에 접속된 복수의 메모리셀을 포함하고, 상기 복수의 메모리셀 어레이의 인접하는 것들을 전기적으로 분리하기 위한 분리영역이 열방향으로 제공된 복수의 분리용 메모리셀에 의해 형성되며, 상기 분리용 메모리셀의 각각의 임계치는, 상기 메모리셀이 선택 상태 또는 비선택 상태에 있는지에 무관하게 상기 메모리셀의 메모리 트랜지스터가 항상 비도통상태에 있도록 설정되는 것을 특징으로 하는 반도체 기억 장치.
  21. 제20항에 있어서, 상기 분리용 메모리셀의 각각의 임계치는 상기 메모리셀을 형성하는 메모리 트랜지스터의 영역내로 이온을 주입함으로써 설정되는 것을 특징으로 하는 반도체 기억 장치.
  22. 제21항에 있어서, 상기 메모리셀의 각각은 적어도 2개의 임계치를 가지며, 상기 메모리셀의 이들 임계치 중 하나는, 상기 메모리셀이 선택 상태 또는 비선택 상태에 있는지에 무관하게 상기 메모리셀의 메모리 트랜지스터가 항상 비도통상태에 있도록 설정되고, 상기 메모리셀의 임계치는 상기 분리용 메모리셀의 임계치와 같은 것을 특징으로 하는 반도체 기억 장치.
  23. 제9항에 있어서, 상기 각 메모리셀은 다치 ROM을 형성하는 3개 이상의 전위레벨에 대응하는 정보를 유지하도록 구성되는 것을 특징으로 하는 반도체 기억 장치.
  24. 제9항에 있어서, 복수의 메모리셀 어레이가 반도체 기판에 제공되며, 이 메모리셀 어레이의 각각은 상기 주비트선의 하나 및 상기 주그라운드선의 하나에 접속된 복수의 메모리셀을 포함하고, 상기 복수의 메모리셀 어레이의 인접하는 것들을 전기적으로 분리하기 위한 분리영역이 열방향으로 제공된 복수의 분리용 메모리셀에 의해 형성되며, 상기 분리용 메모리셀의 각각의 임계치는, 상기 메모리셀이 선택 또는 비선택 상태에 있는지에 무관하게 상기 메모리셀의 메모리 트랜지스터가 항상 비도통상태에 있도록 설정되는 것을 특징으로 하는 반도체 기억 장치.
  25. 제24항에 있어서, 상기 분리용 메모리셀의 각각의 임계치는 상기 메모리셀을 형성하는 메모리 트랜지스터의 영역내로 이온을 주입함으로써 설정되는 것을 특징으로 하는 반도체 기억 장치.
  26. 제25항에 있어서, 상기 메모리셀의 각각은 적어도 2개의 임계치를 가지며, 상기 메모리셀의 이들 임계치 중 하나는, 상기 메모리셀이 선택 상태 또는 비선택 상태에 있는지에 무관하게 상기 메모리셀의 메모리 트랜지스터가 항상 비도통상태에 있도록 설정되고, 상기 메모리셀의 임계치는 상기 분리용 메모리셀의 임계치와 같은 것을 특징으로 하는 반도체 기억 장치.
  27. 제10항에 있어서, 상기 각 메모리셀은 다치 ROM을 형성하는 3개 이상의 전위레벨에 대응하는 정보를 유지하도록 구성되는 것을 특징으로 하는 반도체 기억 장치.
  28. 제10항에 있어서, 복수의 메모리셀 어레이가 반도체 기판에 제공되며, 이 메모리셀 어레이의 각각은 상기 주비트선의 하나 및 상기 주그라운드선의 하나에 접속된 복수의 메모리셀을 포함하고, 상기 복수의 메모리셀 어레이의 인접하는 것들을 전기적으로 분리하기 위한 분리영역이 열방향으로 제공된 복수의 분리용 메모리셀에 의해 형성되며, 상기 분리용 메모리셀의 각각의 임계치는, 상기 메모리셀이 선택 상태 또는 비선택 상태에 있는지에 무관하게 상기 메모리셀의 메모리 트랜지스터가 항상 비도통상태에 있도록 설정되는 것을 특징으로 하는 반도체 기억 장치.
  29. 제28항에 있어서, 상기 분리용 메모리셀의 각각의 임계치는 상기 메모리셀을 형성하는 메모리 트랜지스터의 영역내로 이온을 주입함으로써 설정되는 것을 특징으로 하는 반도체 기억 장치.
  30. 제29항에 있어서, 상기 메모리셀의 각각은 적어도 2개의 임계치를 가지며, 상기 메모리셀의 이들 임계치 중 하나는, 상기 메모리셀이 선택 상태 또는 비선택 상태에 있는지에 무관하게 상기 메모리셀의 메모리 트랜지스터가 항상 비도통상태에 있도록 설정되고, 상기 메모리셀의 임계치는 상기 분리용 메모리셀의 임계치와 같은 것을 특징으로 하는 반도체 기억 장치.
  31. 제12항에 있어서, 상기 각 메모리셀은 다치 ROM을 형성하는 3개 이상의 전위레벨에 대응하는 정보를 유지하도록 구성되는 것을 특징으로 하는 반도체 기억 장치.
  32. 제12항에 있어서, 복수의 메모리셀 어레이가 반도체 기판에 제공되며, 이 메모리셀 어레이의 각각은 상기 주비트선의 하나 및 상기 주그라운드선의 하나에 접속된 복수의 메모리셀을 포함하고, 상기 복수의 메모리셀 어레이의 인접하는 것들을 전기적으로 분리하기 위한 분리영역이 열방향으로 제공된 복수의 분리용 메모리셀에 의해 형성되며, 상기 분리용 메모리셀의 각각의 임계치는, 상기 메모리셀이 선택 또는 비선택 상태에 있는지에 무관하게 상기 메모리셀의 메모리 트랜지스터가 항상 비도통상태에 있도록 설정되는 것을 특징으로 하는 반도체 기억 장치.
  33. 제32항에 있어서, 상기 분리용 메모리셀의 각각의 임계치는 상기 메모리셀을 형성하는 메모리 트랜지스터의 영역내로 이온을 주입함으로써 설정되는 것을 특징으로 하는 반도체 기억 장치.
  34. 제33항에 있어서, 상기 메모리셀의 각각은 적어도 2개의 임계치를 가지며, 상기 메모리셀의 이들 임계치 중 하나는, 상기 메모리셀이 선택 상태 또는 비선택 상태에 있는지에 무관하게 상기 메모리셀의 메모리 트랜지스터가 항상 비도통상태에 있도록 설정되고, 상기 메모리셀의 임계치는 상기 분리용 메모리셀의 임계치와 같은 것을 특징으로 하는 반도체 기억 장치.
  35. 제12항에 있어서, 상기 각 메모리셀은 다치 ROM을 형성하는 3개 이상의 전위레벨에 대응하는 정보를 유지하도록 구성되는 것을 특징으로 하는 반도체 기억 장치.
  36. 제13항에 있어서, 복수의 메모리셀 어레이가 반도체 기판에 제공되며, 이 메모리셀 어레이의 각각은 상기 주비트선의 하나 및 상기 주그라운드선의 하나에 접속된 복수의 메모리셀을 포함하고, 상기 복수의 메모리셀 어레이의 인접하는 것들을 전기적으로 분리하기 위한 분리영역이 열방향으로 제공된 복수의 분리용 메모리셀에 의해 형성되며, 상기 분리용 메모리셀의 각각의 임계치는, 상기 메모리셀이 선택 또는 비선택 상태에 있는지에 무관하게 상기 메모리셀의 메모리 트랜지스터가 항상 비도통상태에 있도록 설정되는 것을 특징으로 하는 반도체 기억 장치.
  37. 제36항에 있어서, 상기 분리용 메모리셀의 각각의 임계치는 상기 메모리셀을 형성하는 메모리 트랜지스터의 영역내로 이온을 주입함으로써 설정되는 것을 특징으로 하는 반도체 기억 장치.
  38. 제37항에 있어서, 상기 메모리셀의 각각은 적어도 2개의 임계치를 가지며, 상기 메모리셀의 이들 임계치 중 하나는, 상기 메모리셀이 선택 상태 또는 비선택 상태에 있는지에 무관하게 상기 메모리셀의 메모리 트랜지스터가 항상 비도통상태에 있도록 설정되고, 상기 메모리셀의 임계치는 상기 분리용 메모리셀의 임계치와 같은 것을 특징으로 하는 반도체 기억 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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