KR870007519A - 리드 온리 메모리 - Google Patents

Abstract

내용 없음

Description

리드 온리 메모리

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 본 발명을 적용한 마스크형 ROM의 1실시예를 도시한 회로도.

제2도는 제1도의 마스크형 ROM의 중요부의 블럭도.

제3도는 제1도의 마스크형 ROM의 메모리셀의 평면도.

Claims (23)

1. 다음 사항으로 되는 리드 온리 메모리. 여러개의 워드선과, 여기에 교차하는 여러개의 데이터선과, 상기 워드선과, 데이터선과의 교차점에 대응하여 마련된 여러개의 메모리셀을 포함하는 메모리 어레이와, 상기 메모리셀은, MOSFET로 된다. 일부의 메모리셀의 스레쉬 홀드 전압은, 그 게이트 전극을 통한 불순물의 이온 주입에 의해서, 나머지의 메모리셀의 스레쉬 홀드 전압과 틀리는 수치로 된다. 그리고, 상기 데이터선과 전원 전위와의 사이에 접속되고, 그 게이트 전극에 접지 전위가 인가된 디플레이선형 MOSFET.
2. 특허청구의 범위 제1항에 따른 리드 온리 메모리에 있어서, 상기 디플레이선형 MOSFET는 N 찬넬형이다.
3. 특허청구의 범위 제2항에 따른 리드 온리 메모리 장치에 있어서, 상기 디플레선형 MOSFET에 의해서, 상기 데이터선에 인가되는 전위가 3.5V 이하로 된다.
4. 특허청구의 범위 제2항에 따른 리드온리 메모리로서, 또 다음 사항으로 된다. 부의 극성의 전위가 인가된 P형 반도체 기판이기에 있어서, 상기 메모리셀은 N찬넬형 MOSFET이다.
5. 특허청구의 범위 제1항에 따른 리드 온리 메모리에 있어서, 상기 불순물의 이온 주입의 도우스량은 1.0×10¹³이하이다.
6. 다음 사항으로 되는 리드 온리 메모리. 여러개의 워드선과, 이에 교차하는 여러개의 데이터선과, 상기 워드선과 데이터선과의 교차점에 대응해서 마련된 여러개의 메모리셀을 포함하는 메모리 어레이와, 그리고 상기 데이터선과, 전원 전위와의 사이에 접속되고, 그 게이트 전극에 접지 전위가 인가된 디플레션형 MOSFET, 그리고, 상기 전원 전위와, 상기 디플레션형 MOSFET와의 사이에 접속된 제1의 스위치 수단. 이로인해, 칩의 선택기간에 있어서, 적어도 선택된 테이터선에 상기 전원 전위보다 낮은 소정의 전위가 인가된다.
7. 특허청구의 범위 제6항에 따른 리드 온리 메모리로서, 또 다음 사항으로 된다. 상기, 접지 전위와 상기 디플레션형 MOSFET와의 사이에 접속되고, 상기 제1의 스위치 수단과 상보적으로 동작하는 제2의 스위치 수단. 이로인해, 칩의 비선택 기간에 있어서, 상기 데이터선에 상기 접지 전위가 인가된다.
8. 특허청구의 범위 제7항에 따른 리드 온리 메모리에 있어서, 상기 제1과 제2의 스위치 수단은, 각각 그 게이트 전극에 공통의 스위치 제어 신호를 받는 P찬넬형 MOSFET와 N찬넬형 MOSFET로 된다.
9. 다음 사항으로 되는 리드 온리 메모리. 여러개의 워드선과, 여기에 교차하는 여러개의 데이터선과, 상기 워드선과 데이터선과의 교차점에 대응해서 마련된 여러개의 메모리셀을 포함하는 메모리 어레이와, 상기 전데이터선과 원전위와의 사이에 접속되고, 그 게이트 전극에 접지 전위가 인가돈 디플레션형 MOSFET와, 각각이 소정의 여러개의 상기 디플레션형 MOSFET에 대응해서 마련된 제1의 스위치 수단. 이것은, 상기 전원 전위와 상기 소정의 여러개의 디플레션형 MOSFET와의 사이에 접속된다. 그리고, 상기 제1의 스위치 수단의 각각에 대응해서 마련된 제2의 스위치 수단. 이것은, 상기 접지 전위와 상기 디플레션형 MOSFET와의 사이에 접속되어, 상기 제1의 스위치 수단과 상보적으로 동작한다.
10. 특허청구의 범위 제9항에 따른 리드 온리 메모리로서 다음 사항으로 된다. 제1의 어드레스 신호에 따라서 상기 워드선을 선택하기 위한 제1선택 수단과, 제2의 어드레스 신호에 따라서 상기 데이터선을 선택하기 위한 제2선택수단, 그리고, 상기 제1과 제2의 스위치 수단의 제어신호를 형성하기 위한 제3선택 수단. 그리고, 상기 제어신호는 칩선택 신호와 상기 제2의 어드레스 신호의 일부에 따라서 형성된다. 이로인해, 칩의 선택기간에 있어서, 상기 제2의 어드레스 신호의 일부에 따라서 선택된 상기 제1의 스위치 수단에 대응하는 상기 데이터선에 상기 전원 전위보다 낮은 소정의 전위가 인가되고, 나머지의 상기 제1의 스위치 수단에 대응하는 상기 데이터선에 상기 접지 전위가 인가된다.
11. 다음 사항으로 되는 리드 온리 메모리. 여러개의 워드선과 여기에 교차하는 여러개의 데이터선과, 상기 워드선과 데이터선과의 교차점에 대응해서 마련된 여러개의 메모리셀을 포함하는 메모리 어레이와, 상기 데이터선과 전원 전위와의 사이에 접속되어, 그 게이트 전극에 접지 전위가 인가된 디플레션형 MOSFET와, 상기 데이터선에 호출된 상기 메모리셀의 정보를 센스하기 위한 센스 앰프. 이것은 그 입력 노오드에 접속되어 상기 데이터선에 상기 호출하기 위한 전류를 공급하는 증폭 MOSFET를 포함한다. 그리고, 상기 데이터선과 상기 센스 앰프의 입력 노오드와의 사이에 접속되어, 그 게이트 전극에 접지 전위가 인가된 디플레션형 MOSFET.
12. 특허청구의 범위 제11항에 따른 리드 온리 메모리에 있어서, 상기 증폭 MOSFET의 전류 미러의 입력쪽 MOSFET를 구성한다. 상기 전류 미러의 출력은 상기 센스 앰프에 포함되는 차등 증폭회로에 공급된다.
13. 다음 사항으로 되는 리드 온리 메모리. 여러개의 워드선과 여기에 교차하는 여러개의 데이터선과 상기 워드선과 데이터선과의 교차점에 대응해서 마련된 여러개의 N찬넬형 MOSFET의 메모리셀과 적어도 동일한 데이터선에 접속된 상기 MOSFET의 소오스를 접속하는 공통 소오스선을 포함하는 메모리 에레이와, 상기 데이터선과 전원 전위와의 사이에 접속되어 그 게이트 전위에 접지전위가 인가된 제1디플레션형 MOSFET. 그리고, 상기 공통 소오스선과 전원 전위와의 사이에 접속되어, 그 게이트 전극에 접지전위가 인가된 제2디플레션형 MOSFET.
14. 특허청구의 범위 제13항에 따른 리드 온리 메모리에 있어서, 상기 제1과 제2디플레션형 MOSFET에 의해서 상기 데이터선과 공통 소오스선에 인가되는 전위가 3.5V 이하로 된다.
15. 특허청구의 범위 제14항에 따른 리드 온리 메모리로서, 또 다음 사항으로 된다. 각각이 소정의 여러개의 상기 제1과 제2디플레션형 MOSFET에 대응하여 마련된 제1의 스위치 수단, 이것은 상기 전원 전위와 상기 소정의 여러개의 제1과 제2디플레션형 MOSFET와의 사이에 잡속된다. 그리고, 상기 제1의 스위치 수단의 각각에 대응해서 마련된 제2의 스위치 수단, 이것은 상기 접지 전위와 상기 제1과 제2의 디플레션형 MOSFET와의 사이에 접속되어 상기 제1의 스위치 수단과 보적상으로 동작한다.
16. 특허청구의 범위 제15항에 따른 리드 온리 메모리로서, 또 다음 사항으로 된다. 제1의 레드어스 신호에 따라서 상기 워드선을 선택하기 위한 제1선택 수단과, 제2의 어드레스 신호에 따라서 상기 데이터선과 공통 소오스선을 선택하기 위한 제2선택수단, 그리고, 상기 제1과 제2의 스위치 수단의 제어신호를 형성하기 위한 제3선택 수단, 상기 제어 신호는 칩선택 신호와 상기 제2의 어드레스 신호의 일부에 따라서 형성된다. 이로인해, 칩의 선택 기간에 있어서, 상기 제2의 어드레스 신호의 일부에 따라서 선택된 상기 제1의 스위치 수단에 대응하는 상기 데이터선과 공통 소오스선에 상기 전원전이 보다 낮은 소정의 전위가 인가되고, 나머지 상기 제1의 스위치 수단에 대응하는 상기 데이터선과 공통 소오스선에 상기 접지전위가 인가된다.
17. 다음 사항으로 된 리드 온리 메모리. 여러개의 워드선과 여기에 교차하는 여러개의 데이터선과 상기 워드선과 데이터선과의 교차점에 대응해서 마련된 여러개의 메모리셀을 포함하는 메모리 어레이, 상기 워드선과 여기에 교차하는 여러개이 더미 데이터선과 상기 워드선과 더미 데이터선과의 교차점에 대응해서 마련된 여러개의 더미셀을 포함하는 더미셀 어레이. 그리고, 상기 데이터선과 전원 전위와의 사이에 접속되어 게이트 전극에 접지전위가 인가된 제1디플레이션형 MOSFET. 그리고, 상기 더미 데이터선과 전원 전위와의 사이에 접속되어, 게이트 전극에 접지전위가 인가된 제3디플레션형 MOSFET.
18. 특허청구의 범위 제17항에 따른 리드 온리 메모리로서, 또 다음 사항으로 된다. 1대의 입력 노오드를 가지며, 상기 데이터선에 호출된 상기 메모리셀의 정보를 센스하기 위한 센스 앰프와, 상기 센스 앰프는 한쪽의 입력 모오드에 접속되어 상기 데이터선에 상기 호출을 하기 위한 전류를 공급하는 제1의 증폭 MOSFET와, 다른쪽의 일력 모오드에 접속되어 상기 더미 데이터선에 상기 더미셀의 정보를 호출하기 위한 전류를 공급하는 제2의 증폭 MOSFET를 포함한다. 상기 데이터선과 상기 센스 앰프의 한쪽의 입력 모오드와의 사이에 접속되어, 그 게이트 전극에 접지전위가 인가된 디플레션형 MOSFET. 그리고 상기 더미 데이터선과상기 센스 앰프의 다른쪽의 입력 모오드와의 사이에 접속되어, 그 게이트 전극에 접지 전위가 인가된 디플레션형 MOSFET.
19. 특허청구의 범위 제18항에 따른 리드 온리 메모리에 있어서, 상기 센스 앰프는, 또 1대의 입력 모오드를 가진 차등 증폭회로를 포함한다. 상기 제1의 증폭 MOSFET는 제1의 전류 미러의 입력쪽 MOSFET를 구성한다. 상기 제2의 증폭 MOSFET는 제2의 전류 미러의 입력족 MOSFET를 구성한다. 상기 제1과 제2의 전류 미터의 출력은 상기 차등 증폭회로의 1대의 입력 모오드에 공급된다.
20. 특허청구의 범위 제17항에 따른 리드 온리 메모리에 있어서, 상기 메모리셀과 더미셀은 각각의 N찬넬형 MOSFET로 된다. 일부의 메모리셀의 스레쉬 홀드 전압은 그 게이트 전극을 통한 불순물을 이온 주입에 의해서 나머지의 메모리셀의 스레쉬 홀드 전압과 틀리는 수치로 된다. 적어도 동일한 데이터선에 접속된 상기 MOSFET의 소오스는 공통 소스오선에 접속된다. 동일한 더미 데이터선에 접속된 상기 MOSFET의 소오스는 더미 공통 소오스선에 접속된다.
21. 특허청구의 범위 제20항에 따른 리드 온리 메모리로서, 또 다음 사항으로 된다. 상기 공통 소오스선과, 전원 전위와의 사이에 접속되어, 그 게이트 전극에 접지 전위가 인가된 제2디플레션형 MOSFET. 그리고, 상기 더미 공통 소오스선과 전원 전위와의 사이에 접속되어, 그 게이트 전극에 접지 전위가 인가된 제4플레션형 MOSFET.
22. 특허청구의 범위 제21항에 따른 리드 온리 메모리로서, 또 다음 사항으로 된다. 각각이 소정의 여러개의 상기 제1과 제2디플레션형 MOSFET에 대응하여 마련된 제1의 스위치 수단. 이것은 상기 전원 전위와 상기 소정의 여러개의 제1과 제2디플레셔형 MOSFET와의 사이에 접속된다. 상기 제1의 스위치 수단의 각각에 대응해서 마련된 제2의 스위치 수단. 이것은 상기 접지 전위와 상기 제1과 제2디플레션형 MOSFET와의 사이에 접속되어, 상기 제1의 스위치 수단과 상보적으로 동작한다. 상기 전원 전위와 상기 제3과 제4의 디플레션형 MOSFET3와의 사이에 접속된 제3의 스위치 수단, 그리고, 상기 제3의 스위치 수단의 각각에 대응해서 마련된 제4의 스위치 수단. 이것은 상기 접지 전위와 상기 제3과 제4디플레션형 MOSFET에 접속되어, 상기 제3의 스위치 수단과 상보적으로 동작한다. 이로인해, 칩의 선택 기관과 비선택 기관에 있어서, 상기 더미 데이터선과 더미 공통 소오으선에 상기 전원 전위보다 낮은 소정의 전위와 상기 접지전위가 인가된다.
23. 특허청구의 범위 제20항에 따른 리드 온리 메모리에 있어서, 상기 더미셀의 각각은 상기 더미 데이터선과 더미 공통 소오스선과의 사이에 병렬로 접속된 제1과 제2의 MOSFET으로 된다.

    상기 제1의 MOSFET의 스레쉬 홀드 전압은 그 게이트 전극을 통한 불순물의 이온 주입에 의해서 일부의 메모리셀의 스레쉬 홀드 전압과 실질적으로 동일하게 된다. 상기 제2의 MOSFET의 스레쉬 홀드 전압은 나머지의 메모리셀의 스레쉬 홀드 전압과 동일하다.

    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.