DE68926124T2

DE68926124T2 - Halbleiterspeicheranordnung

Info

Publication number: DE68926124T2
Application number: DE68926124T
Authority: DE
Inventors: Hiroshi Iwahashi; Kazuhisa Kanazawa; Shigeru Kumagai; Hiroto Nakai; Isao Sato
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1988-06-24
Filing date: 1989-06-23
Publication date: 1996-09-19
Anticipated expiration: 2009-06-24
Also published as: EP0576046A2; EP0347935A2; EP0576045A3; DE68926124D1; KR910001750A; DE68923588T2; DE68923624T2; EP0347935A3; EP0347935B1; EP0576045A2; DE68923588D1; DE68923624D1; EP0576045B1; KR930001735B1; EP0576046A3; EP0576046B1; US5040148A

Description

Die vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung, die in bezug auf eine Bezugspotential-Erzeugungsschaltung für einen Leseverstärker und in bezug auf Ladeschaltungen für Speicherzellen verbessert ist.
Eine herkömmliche Halbleiterspeichervorrichtung, die in Fig. 1 gezeigt ist, ist ein löschbarer programmierbarer ROM (EPROM), der MOSFETs mit schwebendem Gate als Speicherzellen verwendet.
In der Figur bezeichnen MC11, MC12, ..., MN1n MOSFETs mit schwebendem Gate; DC einen MOSFET mit schwebendem Gate als Dummyzelle; WL1, WL2, .., WLm Reihenleitungen; BL1, BL2, ..., BLn Spaltenleitungen; DBL eine Dummy-Spaltenleitung; 11 einen Reihendecodierer; 12 einen Spaltendecodierer; BT1, BT2, BTn MOSFETs mit Spalten-Gate zur Spaltenauswahl; DBT einen MOSFET, der äquivalent zum Spalten-Gate-MOSFET ist und beim Anlegen einer Leistungsversorgungsspannung Vcc an das Gate des MOSFETs normalerweise in einem leitenden Zustand ist; 13A eine erste vorspannungs-Einstellschaltung, die aus n-Kanal- MOSFETs QM1 bis QM6 gebildet ist; 14A eine erste Ladeschaltung, die aus einem p-Kanal-MOSFET QM7 gebildet ist; 13B eine zweite Vorspannungs-Einstellschaltung, die aus n- Kanal-MOSFETs QD1 bis QD6 gebildet ist; 14B eine zweite Ladeschaltung, die aus einem p-Kanal-MOSFET QM7 gebildet ist; 15 einen Leseverstärker; und 16 einen Ausgangspuffer.
In der folgenden Beschreibung werden MOSFETs, deren Kanäle nicht spezifiziert sind, als n-Kanal-MOSFETs behandelt.
Die Dummyzelle DC besteht aus einem MOSFET, der äquivalent jenem einer Speicherzelle MC ist, die eine beliebige der Speicherzellen MC11 bis MCmn ist. Die Dummy-Spaltenleitung DBL ist äquivalent zur Spaltenleitung BL, die eine beliebige der Spaltenleitungen BL1 bis BLn ist.
Ein Potential V1 am Ausgangsknoten einer Schaltung, die aus MOSFETs QM2 und QM3 gebildet ist, zum Erzeugen eines niedrigen Potentials, das niedriger als die Leistungsversorgungsspannung Vcc ist, wird an das Gate eines MOSFETs QM1 in der ersten Vorspannungs-Einstellschaltung 13A angelegt. Ein Potential V2 am Ausgangsknoten einer Schaltung, die aus MOSFETs QM5 und QM6 gebildet ist, zum Erzeugen eines niedrigen Potentials, das niedriger als das Knotenpotential V1 ist, wird an das Gate eines MOSFETs QM4 angelegt. Das Knqtenpotential V2 wird auf eine Spannung eingestellt, die die Summe eines Potentials auf der Spaltenleitung BL, wenn ein vorbestimmter Strom in die Speicherzelle MC fließt, und einer Schwellenspannung des n-Kanal-MOSFETs, der aufgrund des Substrat -Vorspannungseffekts eine angestiegene Schwellenspannung enthält, ist. Der MOSFET QM4 ist ein Anfangslade-MOSFET zum Beschleunigen eines anfänglichen Ladens zu der Spaltenleitung BL, wobei die Spaltenleitung BL ausgehend von einer Anfangsspannung von 0 V geladen wird. Der Anfangslade-MOSFET wird nichtleitend gelassen, wenn das Spaltenleitungs-Potential ein Potential auf der Spaltenleitung übersteigt, wenn ein vorbestimmter Strom in die Speicherzelle MC fließt.
Im so aufgebauten EPROM wird ein Bezugspotential Vref durch die zweite Ladeschaltung 14B auf der Basis der Daten in der Dummyzelle DC erzeugt und erscheint an einem Knoten B. Ein Eingangspotential Vin wird durch die erste Ladeschaltung 14A auf der Basis der Daten erzeugt, die aus einer Speicherzelle MC ausgelesen werden, wie es durch die Ausgangssignale des Reihendecodierers 11 und des Spaltendecodierers 12 ausgewählt wird, und erscheint an einem Knoten A. Der Leseverstärker 15 vergleicht das Bezugspotential Vref und das Eingangspotential Vin zum Erfassen eines Typs der Daten, die in der Speicherzelle MC gespeichert sind. Die erfaßten Daten werden durch den Leseverstärker 15 verstärkt und durch den Ausgangspuffer 16 ausgegeben.
In jeder Speicherzelle des EPROM werden Daten durch selektives Injizieren von Elektronen in das schwebende Gate der Zelle programmiert. Zum Injizieren von Elektronen in das schwebende Gate wird eine hohe Spannung, z.B. 12,5 bis 21 V, was viel höher als die normale Leistungsversorgungsspannung ist, die z.B. 5 V beträgt, an die Spaltenleitungen und Reihenleitungen angelegt, die durch den Reihendecodierer 11 und den Spaltendecodierer 12 ausgewählt werden. Unter einer solchen hohen Spannung tritt in der Nähe des Drain- Anschlusses der an einer Kreuzungsstelle der ausgewählten Reihen- und Spaltenleitungen angeordneten Speicherzelle eine Stoßionisierung auf, um Elektronen-Loch-Paare zu erzeugen. Von den erzeugten Elektronen-Loch-Paaren werden die Elektronen in das schwebende Gate der Speicherzelle injiziert. Eine Schwellenspannung der mit Elektronen injizierten Speicherzelle ist viel höher als jene der nicht injizierten Speicherzelle. Die Speicherzelle, deren schwebendes Gate mit Elektronen injiziert ist, bleibt selbst dann in einem Aus-Zustand, wenn ein Signal mit einem Pegel von "1" (Leistungsversorgungsspannung Vcc) zum Steuergate der Zelle oder der Reihenleitung geführt wird. Unter derselben Bedingung wird die Speicherzelle, die nicht mit Elektronen injiziert ist, eingeschaltet. Da die Dummyzelle DC nicht mit Elektronen injiziert wird, wird zwischen den Potentialen Vref und Vin keine Potentialdifferenz erzeugt.
Um dies zu vermeiden, wird eine Kanaibreite WD7 des MOSFETs QD7 in der zweiten Ladeschaltung 14B so eingestellt, daß sie größer als jene WM7 des MOSFETs QM7 in der ersten Ladeschaltung 14A ist. Bei einer derartigen Kanaibreiten- Auswahl ist ein Leitungswiderstand des MOSFETs QD7 kleiner als jener des MOSFETs QM7. Genauer ausgedrückt wird der Leitungswiderstand des MOSFETs QD7 so gewählt, daß das Bezugspotential Vref zwischen dem Potential Vin bei Auswahl der mit Elektronen injizierten Speicherzelle und dem Potential Vin bei Auswahl der nicht mit Elektronen injizierten Speicherzelle liegt. Bei einem solchen Aufbau wird selbst dann, wenn die nicht mit Elektronen injizierte Speicherzelle ausgewählt wird, eine voreingestellte Potentialdifferenz zwischen den Potentialen Vref und Vin erzeugt. Wenn die ausgewählte Speicherzelle eine mit Elektronen injizierte ist, stellt das Potential Vin ein Potential dar, das das Ergebnis einer Subtraktion der Schwellenspannung des Lade-MOSFETs QM7 von der Leistungsversorgungs-Quellenspannung Vcc ist.
In der nachfolgenden Beschreibung ist angenommen, daß die mit Elektronen injizierte Speicherzelle oder die Speicherzelle mit einem hohen Schwellenpegel eine Speicherzelle ist, die "0"-Daten speichert. Von der nicht mit Elektronen injizierte Speicherzelle oder der Speicherzelle mit niedriger Schwellenspannung ist angenommen, daß sie eine Speicherzelle ist, die "1" Daten speichert.
Im oben angegebenen EPROM werden die durch den Leseverstärker ausgelesenen Daten durch den Puffer 16 empfangen, und der Puffer 16 gibt die Daten aus. Im Ausgangspuffer 16 ist es nötig, einen externen Kondensator mit großer Ladung zu laden und zu entladen. Daher wird dann, wenn der Ausgangspuffer 16 die Daten erzeugt, Rauschen in der Leistungsquelle erzeugt. Das Rauschen verursacht eine Schwankung der Leistungsversorgungs-Quellenspannung Vcc. Wie es schon angegeben ist, ist der Leitungswiderstand des MOSFETs QD7 in der zweiten Ladeschaltung 14B unterschiedlich von jenem des MOSFETs QM7 in der ersten Ladeschaltung 14A. Daher reagieren diese Transistoren auf die Leistungsversorgungs- Spannungsschwankung auf unterschiedliche Weise. In einem extremen Fall wird eine richtige Amplitudenbeziehung zwischen den Potentialen Vin und Vref umgekehrt, so daß der Leseverstärker fehlerhafte Daten erzeugen kann. Eine solche Fehlfunktion des Leseverstärkers soll vermieden werden.
Der EPROM der Fig. 1 wird in eine derartige Situation gelangen, daß von einer Reihenleitung, die an die gegenwärtig ausgewählten Speicherzellen von "1" Daten angeschlossen ist, zu einer anderen Reihenleitung umgeschaltet wird, die an die Speicherzelle mit denselben Daten angeschlossen ist, und daß die Daten darauffolgend aufeinanderfolgend aus den Speicherzellen an der neuen Reihe ausgelesen werden.
Bei einer derartigen Situation sind die neu ausgewählten Speicherzellen in der Anfangsstufe unzureichend eingeschaltet, bis das Potential der neu ausgewählten Reihenleitung die Leistungsversorgungs-Quellenspannung Vcc erreicht. Folglich ist das Potential der ausgewählten Bitleitung zeitweilig erhöht. Die Schwellenspannung der Speicherzelle der Struktur mit schwebendem Gate ist etwa 2 V. Während der Übergangsperiode einer Zeit, zu der von einer Reihenleitung zur anderen geschaltet wird, sind die an die ausgewählte Spaltenleitung angeschlossenen Speicherzellen dauerhaft in einem Aus-Zustand. Deshalb tritt zu der Zeit eines Umschaltens der Reihenleitungen eine Ladeoperation für die Spaltenleitung auf, und das Potential Vin des Knotens A steigt zeitweilig an, wie es in Fig. 2 gezeigt ist.
Zwischenzeitlich ist, da die Dummyzelle DC durch die Leistungsversorgungsspannung Vcc immer in einem Ein-Zustand versetzt ist, das Bezugspotential Vref immer konstant, wie es in Fig. 2 gezeigt ist, die Wellenformen der Potentiale Vref und Vin zeigt. Wenn das Potential Vin ansteigt und eine Linie des Bezugspotentials Vref kreuzt, wie es gezeigt ist, erzeugt der Leseverstärker 15 zeitweilig die Daten mit nicht richtigem logischen Pegel. Als Ergebnis verändern die Ausgangsdaten des Puffers 16 während einer kurzen Periode ihren logischen Pegel, "1" T "0" T "1" Daher erzeugt ein induktives Bauelement, das in der Zuführung existiert, eine große Veränderung der Erdspannung, was möglicherweise eine Fehlfunktion einer Schaltung im EPROM verursacht.
Zum Verhindern der Fehlfunktion der Schaltung aufgrund einer Veränderung der Erdspannung ist ein EPROM vorgeschlagen worden, wie es in Fig. 3 gezeigt ist.
In diesem EPROM sind die Dummyzellen DC1 bis DCm entsprechend jeweiliger Reihenleitungen WL1 bis WLm vorgesehen. Die Steuergates der Dummyzellen DC1 bis DCm sind an die jeweiligen Reihenleitungen WL1 bis WLm angeschlossen. Die Drain-Anschlüsse der Dummyzellen DC1 bis DCm sind an eine Dummy-Spaltenleitung DBL angeschlossen.
Bei dem Aufbau des EPROM werden die Dummyzellen durch die Signale auf den Reihenleitungen gesteuert. Selbst in der Situation, in der die Reihenleitungen von einer zur anderen umgeschaltet werden, und der Speicherzelle, die "1"-Daten speichert, an der vorherigen oder alten Reihenleitung nachfolgend die Speicherzelle, die die "1"-Daten speichert, an der gegenwärtigen oder neuen Reihenleitung der Leseoperation unterzogen werden, wird die Dummy- Spaltenleitung DBL zur Zeit eines Umschaltens der Reihenleitungen durch die Ladeschaltung 14B geladen. Demgemäß steigt das Bezugspotential Vref an, wenn das Potential Vin ("1"-Pegel) ansteigt, wie es aus Fig. 4 zu sehen ist, die Wellenformen zeigt. Im EPROM kreuzt das Potential Vin die Kurve des Bezugspotentials Vref nicht. Die Ausgangsdaten des Ausgangspuffers 16 sind unveränderbar, und es wird keine Veränderung der Erdspannung verursacht.
Der Anstieg der Potentiale Vin und Vref wird durch die Ladeoperation zu der Zeit eines Umschaltens der Reihenleitungen verursacht, und somit ist das Ausmaß des Potentialanstiegs in Abhängigkeit von den Leitungswiderständen der MOSFETs QM7 und QD7 in den Ladeschaltungen 14A und 14B unterschiedlich. Wie es oben beschrieben ist, wird der Leitungswiderstand des MOSFETs WD7 derart eingestellt, daß er viel kleiner als jener des MOSFETs QM7 ist. Deshalb steigt das Bezugspotential Vref auf einen Pegel (in Fig. 5 mit Vref bezeichnet) an, der viel höher als ein Pegel (in Fig. 5 durch eine gestrichelte Linie bezeichnet) ist, auf dem das Bezugspotential Vref in der Schaltung der Fig. 1 liegt. Daher ist die Geschwindigkeit zum Lesen von "0"-Daten der in Fig. 3 gezeigten Schaltung um eine Zeit T (Fig. 5) niedriger, als jene der in Fig. 1 gezeigten Schaltung.
Wie es oben beschrieben ist, werden in einer herkömmlichen Halbleiterspeichervorrichtung dann, wenn die Reihenleitungen unter der Bedingung umgeschaltet werden, daß eine Speicherzelle, die "1"-Daten speichert, ausgewählt wird, um eine Speicherzelle auszuwählen, die "1"-Daten speichert, Fehlerdaten ausgegeben, und ein Rauschen tritt in der Leistungsquelle auf, was folglich zu einer Fehlfunktion der Halbleiterspeichervorrichtung führt.
Bei einer weiteren herkömmlichen Halbleiterspeichervorrichtung, die das obige Problem löst, ist eine Veränderung des Bezugspotentials größer als jene des Eingangspotentials. Daher wird die Daten-Lesegeschwindigkeit beim Umschalten der ausgewählten Reihenleitung niedrig.
Eine charakteristische Kurve, die in Fig. 6 durch eine durchgezogene Linie gezeigt ist, zeigt eine Spannungs-Strom- Kennlinie der ersten Ladeschaltung 14A in der herkömmlichen Hälbleiterspeichervorrichtung. In der Figur zeigt die Abszisse ein Potential Vin an dem Knoten A und die Ordinate einen Ladestrom, der in die Ladeschaltung fließt. Es wird angenommen, daß Vin ("1"-Pegel) ein Potential an dem Knoten A ist, das dann erzeugt wird, wenn die Speicherzelle einer niedrigen Schwellenspannung ausgewählt wird und ein Speicherzellenstrom 1-Zelle fließt, und Vin ("0"-Pegel) ein Potential an dem Knoten A ist, und Vref ein Potential an dem Knoten B ist.
Es ist bekannt gewesen, daß die für die Reihenleitungs- Auswahl erforderliche Zeit und die Zeit, die für das Laden oder Entladen des Verbindungsstellen-Kondensators erforderlich ist, der an der Reihenleitung angeschlossen ist, eine Daten -Lesegeschwindigkeit einer nicht flüchtigen Halbleiterspeichervorrichtung der in Fig. 1 gezeigten Struktur in starkem Maße bestimmen. Eine Signalverzögerungszeit in der Reihenleitung hängt stark von einem Widerstand des Materials der Reihenleitung ab. Deshalb hat kürzlich eine Wolfram-Silizium-Verbindung herkömmlich verwendetes Polysilizium abgelöst. Der Widerstand der Wolfram-Silizium-Verbindung ist kleiner als jener von Polysilizium. Als Ergebnis hängt die Daten- Lesegeschwindigkeit stark von der Lade- und Entladegeschwindigkeit der Verbindungsstellenkapazität ab, die an die Spaltenleitung angeschlossen ist. Insbesondere dann, wenn von einer zur anderen Spaltenleitung umgeschaltet wird und die Speicherzelle einer hohen Schwellenspannung ausgewählt wird, beginnt das Laden zu der neuen ausgewählten Spaltenleitung bei der Spannung von 0 V. Demgemäß ist die an die Spaltenleitungen angeschlossene Kapazität mit dem Anwachsen der Halbleiterspeicherkapazität groß geworden. Demgemäß ist es zum Realisieren einer Hochgeschwindigkeits- Leseoperation nötig, sowohl die Ladegeschwindigkeit der Spaltenleitung als auch die Leseoperation zum Auslesen der "0"-Daten zu beschleunigen. Bei herkömmlichen Maßnahmen dafür wird die Spaltenleitung mit hoher Geschwindigkeit über den Anfangslade-Transistor QM4 geladen, wenn das Potential niedriger als Vin ("1"-Pegel) ist. Wenn das Potential der Spaltenleitung BL Vin ("1"-Pegel) übersteigt, wird der Transistor QM4 nichtleitend. Zu dieser Zeit lädt nur der p- Kanal-Transistor QM7 in der Ladeschaltung 14A die Spaltenleitung BL. Da das Gate des p-Kanal-Transistors QM7 an seinen Drain-Anschluß angeschlossen ist, steigt dann, wenn das Potential Vin an dem Knoten A ansteigt, ein Leitungswiderstand dieses Transistors QM7 schnell an, und ein Ladestrom fällt schnell ab. Daher dauert es für das Potential an dem Knoten A sehr lange, von Vin ("1"-Pegel) auf Vin ("0"- Pegel) anzusteigen, was die Daten-Lesegeschwindigkeit erniedrigt. Anders ausgedrückt kann die Zeit, die das Potential am Knoten A zum Ansteigen von Vin ("1"-Pegel) auf Vin ("0"-Pegel) benötigt, durch Vergrößern der Kanalbreite des Transistors QM7 und Verringern seines Leitungswiderstandes reduziert werden. Jedoch schafft das Verringern des Leitungswiderstandes des Transistors QM7 ein anderes Problem, das darin besteht, daß ein Spielraum für das Leistungsquellenrauschen kleiner gemacht wird.
In Fig. 6 wird eine Kennlinie, wie sie durch eine gestrichelte Linie gezeigt ist, für den Transistor QM7 erhalten, dessen Leitungswiderstandswert die Hälfte von jenem desselben Transistors ist, wenn seine Zellenstrom- Eingangsspannungs-Vin-Kennlinie durch eine durchgezogene Linie gezeigt ist. Wenn der halbe Leitungswiderstandswert des Transistors QM7 eingestellt ist, wird das Potential Vin am Knoten A, wenn die Speicherzelle, die die "1"-Daten speichert, d.h. die Speicherzelle mit niedriger Schwellenspannung, ausgewählt ist, Vin ("1"-Pegel) '. Das Potential Vref an dem Knoten B wird auf genau die Mitte zwischen dem Potential Vin ("1"-Pegel) ' an dem Knoten A, wenn die Speicherzelle der "1"-Daten ausgewählt ist, und jenem Vin ("0"-Pegel), wenn die Speicherzelle, die "0"-Daten speichert, d.h. die Speicherzelle einer niedrigen Schwellenspannung, ausgewählt ist, eingestellt. Demgemäß wird der Leitungswiderstand des p-Kanal-MOS-Transistors QD7 in der zweiten Ladeschaltung 14B so ausgewählt, daß das Potential am Knoten B dann, wenn der halbe Leitungswiderstand des Transistors QM7 eingestellt ist, gleich Vref" ist, da (Vin ("0"-Pegel) - Vin ("1"-Pegel))/2 gilt. Als Ergebnis wird dann, wenn die Daten von "1" oder "0" ausgewählt werden, eine Differenz zwischen dem Potential am Knoten B und jenem am Knoten A um ("Vin("1"-Pegel)' - Vin("1"-Pegel))/2 reduziert. Allgemein verändert sich das Erdpotential stark, wenn die Daten aus dem Ausgangspuffer ausgegeben werden. Zu dieser Zeit verändern sich auch die Potentiale an den Knoten A und B aufgrund der Veränderung des Erdpotentials. In den ersten und zweiten Ladeschaltungen 14A und 14B sind die Leitungswiderstände der Transistoren QM7 und QD7 unterschiedlich voneinander. Die Veränderung der Potentiale an den Knoten A und B ist jeweils unterschiedlich. Demgemäß verursacht eine kleine Differenz des Potentials zwischen den Knoten A und B eine Fehlfunktion der Schaltung.
Wie es oben beschrieben ist, kann es sein, daß die Halbleiterspeichervorrichtung bei der herkömmlichen Halbleiterspeichervorrichtung, die bezüglich der Lesegeschwindigkeit durch Verwenden eines kleinen Leitungswiderstandes in der Ladeschaltung verbessert ist, aufgrund des Leistungsrauschens schlecht funktioniert.
EP-A-0 136 170 offenbart eine Halbleiterspeichervorrichtung, die folgendes aufweist:
- wenigstens eine Speicherzelle;
- einen ersten MOS-Transistor mit einem Source-Drain- Strompfad, wobei ein Ende des Source-Drain-Strompfads an einen Drain-Anschluß der Speicherzelle angeschlossen ist, das andere Ende des Source-Drain-Strompfads an einen Daten- Erfassungsknoten angeschlossen ist, dessen Potential sich gemäß gespeicherter Daten in der Speicherzelle verändert, und der erste MOS-Transistor am Gate-Anschluß eine erste Vorspannung empfängt;
- eine Ladeschaltung zum Steuern eines Stroms, der durch die Speicherzelle fließt, wobei die Ladeschaltung zwischen dem Daten-Erfassungsknoten und einer ersten Leistungsquelle angeschlossen ist, und die Ladeschaltung einen ersten p- Kanal-Ladetransistor enthält zum Bestimmen eines Potentials des Erfassungsknotens durch Begrenzen eines Ladestroms, der durch die Ladeschaltung fließt und als im wesentlichen konstante Stromquelle arbeitet, wenn die Speicherzelle leitend ist, und wobei eine Potentialdifferenz zwischen einem Gate-Anschluß und einem Source-Anschluß des ersten Ladetransistors unabhängig vom Potential des Erfassungsknotens ist, und wobei die Ladeschaltung einen zweiten Ladetransistor enthält, der ein p-Kanal-MOS- Transistor ist, dessen Gate-Anschluß an den Erfassungsknoten angeschlossen ist, zum Einstellen eines Potentials des Erfassungsknotens unter ein Potential der ersten Leistungsquelle, wenn die Speicherzelle nichtleitend ist, und wobei eine Potentialdifferenz zwischen einem Gate-Anschluß und einem Source-Anschluß des zweiten Ladetransistors vom Potential des Erfassungsknotens abhängt; und
- eine Lese- bzw. Erfassungsschaltung zum Auslesen der Daten aus der Speicherzelle, wobei die Leseschaltung an dem Erfassungsknoten angeschlossen ist.
Es ist die Aufgabe der vorliegenden Erfindung, eine Halbleiterspeichervorrichtung zu schaffen, die selbst während einer Übergangsperiode frei von Leistungsrauschen ist, zu der von einer Reihenleitung zu einer anderen umgeschaltet wird, und die mit einer erhöhten Datenlesegeschwindigkeit betreibbar ist.
Es ist eine weitere Aufgabe der vorliegenden Erfindung, eine Halbleiterspeichervorrichtung zu schaffen, die einen großen Operationsspielraum gegenüber einer Veränderung einer Leistungsversorgungsspannung aufgrund von Leistungsquellenrauschen hat und auf einfache Weise eine hohe Operationsgeschwindigkeit realisieren kann.
Die Aufgaben werden durch eine Halbleiterspeichervorrichtung gelöst, wie sie in den Ansprüchen 1 und 3 angegeben ist, welche Vorrichtung durch die Merkmale der Unteransprüche weiterentwickelt ist.
Bei einem solchen Aufbau wird dann, wenn die Speicherzelle leitend ist, so daß erlaubt ist, daß ein vorbestimmter Strom durch sie fließt, die Menge des Stroms, der durch die Zuführschaltung fließt, hauptsächlich durch die erste Ladeeinrichtung in der Ladeschaltung bestimmt. Anders ausgedrückt wird ein Leitungswiderstand in der Ladeschaltung hauptsächlich durch einen Leitungswiderstand in der ersten Ladeeinrichtung bestimmt.
Wenn die Speicherzelle nichtleitend ist, steigt ein Potential am Daten-Erfassungsknoten an. Wenn das Potential einen vorbestimmten Wert erreicht, wird die zweite Ladeeinrichtung in der Ladeschaltung nichtleitend, und ein Potential am Daten-Erfassungsknoten fällt ausgehend von der Leistungsquellenspannung um ein vorbestimmtes Potential ab.
Die Erfindung kann vollständiger aus der folgenden detaillierten Beschreibung im Zusammenhang mit den beigefügten Zeichnungen verstanden werden, wobei:
Fig. 1 ein Schaltungsdiagramm einer herkömmlichen Halbleiterspeichervorrichtung ist;
Fig. 2 eine graphische Darstellung von Übergangsspannungs-Wellenformen an den Knoten A und B in der in Fig. 1 gezeigten Speichervorrichtung ist;
Fig. 3 ein Schaltungsdiagramm einer weiteren herkömmlichen Halbleiterspeichervorrichtung ist;
Fig. 4 und 5 graphische Darstellungen von Übergangsspannungs-Wellenformen an den Knoten A und B in der in Fig. 3 gezeigten Speichervorrichtung zeigen;
Fig. 6 eine graphische Darstellung einer Ladestrom/Erfassungsknotenspannungs-Kennlinie einer ersten Ladeschaltung in der herkömmlichen Speichervorrichtung zeigt;
Fig. 7 ein Schaltungsdiagramm einer Halbleiterspeichervorrichtung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung ist;
Fig. 8A und 8B, 9 bis 11 Kurven sind, die Arbeitskennlinien der Halbleiterspeichervorrichtung der Fig. 7 sind;
Fig. 12 und 13 Schaltungsdiagramme einer Halbleiterspeichervorrichtung gemäß weiterer Ausführungsbeispiele der vorliegenden Erfindung sind;
Fig. 14 eine Gruppe von Wellenformen von Signalen in einem Adressen-Übergangsdetektor zeigt, der bei jedem der Ausführungsbeispiele der Fig. 12 und 13 verwendet wird;
Fig. 15 ein Schaltungsdiagramm einer Halbleiterspeichervorrichtung gemäß eines weiteren Ausführungsbeispiels der vorliegenden Erfindung zeigt;
Fig. 16 und 17 Kurven sind, die Arbeitskennlinien der Speichervorrichtung der Fig. 15 sind;
Fig. 18 ein Schaltungsdiagramm einer Halbleiterspeichervorrichtung gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung ist;
Fig. 19A bis 19C Schaltungsdiagramme anderer Schaltungsanordnungen einer Ladeschaltung sind, die bei den in den Fig. 15 und 18 gezeigten Speichervorrichtungen verwendet werden; und
Fig. 20 bis 22 Schaltungsdiagramme von Halbleiterspeichervorrichtungen gemäß weiterer Ausführungsbeispiele der vorliegenden Erfindung zeigen.
Einige spezifische Ausführungsbeispiele einer Halbleitervorrichtung gemäß der vorliegenden Erfindung werden unter Bezugnahme auf die beigefügten Zeichnungen beschrieben.
Nimmt man nun Bezug auf Fig. 7, ist dort ein Schaltungsdiagramm einer Schaltungsanordnung zur Datenerfassung eines EPROM unter Verwendung von MOSFETs mit schwebendem Gate gezeigt, wie es bereits in der Beschreibung des Standes der Technik angegeben ist, auf die eine Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung angewendet wird.
In Fig. 7 bezeichnen MC11, MCL2, ..., MC1n, ..., MCmn MOSFETs mit schwebendem Gate; DC1, DC2, ..., Dcm Dummyzellen (erste Dummyzellen) als MOSFETs mit schwebendem Gate; WL1, WL2, Wln Reihenleitungen; BL1, BL2, ..., BLn Spaltenleitungen; DBL eine Dummy-Spaltenleitung; 11 einen Reihendecodierer; 12 einen Spaltendecodierer; BT1, BT2, ..., BTn Spalten-Gate- MOSFETs zur Spaltenaüswahl; DBT einen MOSFET, der aquivalent zum Spalten-Gate-MOSFET ist und normalerweise bei einer angelegten Leistungsversorgungsspannung Vcc am Gate-Anschluß des MOSFETs in einem leitenden Zustand ist; 13A eine erste Vorspannungs-Einstellschaltung, die aus n-Kanal-MOSFETs QM1 bis QM6 gebildet ist; 14A eine erste Ladeschaltung, die aus einem p-Kanal-MOSFET QM7 gebildet ist; 13B eine zweite Vorspannungs-Einstellschaltung, die aus n-Kanal-MOSFETs QD1 bis QD6 gebildet ist; 14B eine zweite Ladeschaltung, die aus einem p-Kanal-MOSFET QD7 gebildet ist; 15 einen Leseverstärker; und 16 einen Ausgangspuffer.
In der folgenden Beschreibung werden MOSFETs, deren Kanäle nicht spezifiziert sind, als n-Kanal-MOSFETs behandelt. Die Dummyzelle DC, die eine beliebige der Dummyzellen DC1 bis DCm ist, weist einen MOSFET auf, der äquivalent zu jenem einer Speicherzelle MC ist, die eine beliebige der Speicherzellen MC11 bis MCmn ist. Die Dummyzelle DCm+1 weist auch einen MOSFET auf, der aquivalent zu jenem der Speicherzelle MC ist.
In den Dummyzellen DC1, DC2, ..., DCm sind deren Drain- Anschlüsse miteinander an die Dummy-Spaltenleitung DBL angeschlossen. Ihre Steuergates sind jeweils an die Reihenleitungen WL1 bis WLm angeschlossen. Die Source- Anschlüsse jener Transistoren sind geerdet. Der Drain- Anschluß der Dummyzelle DCm+1 ist an die Dummy-Spaltenleitung DBL angeschlossen. Eine Leistungsversorgungs spannung Vcc wird immer dem Steuergate der Dummyzelle DCm+1 zugeführt. Ihr Source-Anschluß ist geerdet.
Die erste und die zweite Vorspannungspotential- Einstelischaltung 13A und 13B sind wie jene in der herkömmlichen Halbleiterspeichervorrichtung aufgebaut.
Beispielsweise ist bei der ersten Vorspannungspotential- Einstellschaltung 13A der Source-Drain-Strompfad des MOSFETs QM1 zwischen einer Verbindungsstelle der Spalten-Gate-MOSFETs BT1 bis BTn und dem Knoten A eingefügt. An den Gate-Anschluß des MOSFETs QM1 ist ein Gleichspannungs-Vorspannungspotential V1 angelegt, das niedriger als die Leistungsversorgungsspannung Vcc ist und durch die zwei MOSFETs QM2 und QM3 gebildet wird. Der Source-Drain-Strompfad des MOSFETs QM4 ist zwischen eine Verbindungsstelle der Spalten-Gate-MOSFETs BT1 bis BTn und die Leistungsversorgungsspannung Vcc eingefügt. An den Gate- Anschluß des MOSFETs QM4 ist ein Gleichspannungs- Vorspannungspotential V2 angelegt, das niedriger als das Gleichspannungs-Vorspannungspotential V1 ist und durch die zwei MOSFETs QM5 und QM6 gebildet wird. Das Gleichspannungs- Vorspannungspotential V2 wird auf einen Wert eingestellt, der die Summe eines Spaltenleitungspotentials ist, wenn eine Speicherzelle, deren Schwellenspannung auf eine niedrige Spannung eingestellt ist, ausgewählt wird und ein vorbestimmter Strom durch den Source-Drain-Strompfad der Speicherzelle fließt, und einer Schwellenspannung des n- Kanal-MOSFETs, der aufgrund eines Substrat- Vorspannungseffekts eine erhöhte Schwellenspannung enthält.
Die Schaltungsanordnung der zweiten Vorspannungspotential- Einstellschaltung 13B ist im wesentlichen die gleiche wie jene der ersten Vorspannungspotential-Einstellschaltung, wenn die MOSFETs QD1 bis QD6 durch die MOSFETs QM1 bis QM6 ersetzt werden
Die erste und die zweite Ladeschaltung 14A und 14B sind auch im wesentlichen dieselben wie jene in der herkömmlichen Speichervorrichtung.
Insbesondere ist bei der ersten Ladeschaltung 14A der Source- Drain-Strompfad des MOSFETs QM7 zwischen dem Knoten A und der Leistungsquelle Vcc eingefügt. Der Gate-Anschluß des MOSFETs QM7 ist an seinen Drain-Anschluß und den Knoten A angeschlossen. Der MOSFET QM4 in der ersten Vorspannungspotential-Einstellschaltung 13A dient zum anfänglichen Laden der Spaltenleitung. Wenn eine Spaltenleitung BL ausgewählt ist und ein Laden der Spaltenleitung BL beginnend mit dem Anfangswert 0 V beginnt, beschleunigt der Transistor QM4 das anfängliche Laden. Die Gleichspannungs-Vorspannung V2 wird derart eingestellt, daß der MOSFET QM4 ausgeschaltet wird, wenn das Spaltenleitungspotential ein Spaltenpotential übersteigt, wenn ein vorbestimmter Strom in die Speicherzelle fließt.
Die Schaltungsanordnung der zweiten Ladeschaltung 14B ist im wesentlichen dieselbe wie jene in der herkömmlichen Speichervorrichtung. Jedoch ist der Leitungswiderstand derart eingestellt, daß er größer als jener in der herkömmlichen Vorrichtung ist. Die Dummy-Spaltenleitung DBL ist an die Dummyzelle DCm+1 angeschlossen, die am Gate-Anschluß konstant die Leistungsversorgungsspannung Vcc empfängt und normalerweise in einem Ein-Zustand ist. Weiterhin wird die Dummy-Spaltenleitung DBL durch die Dummyzelle DCm+1 und eine Dummyzelle DC (d.h. eine beliebige der Dummyzellen DC1 bis DCm) entladen, die an die ausgewählte Reihenleitung BL angeschlossen sind. Demgemäß wird zum Halten des Bezugspotentials Vref auf dem Mittenpotential zwischen dem "1"- und dem "0"-Pegel des Eingangspotentials Vin der Leitungswiderstand des Lade-MOSFETs QD7 in der zweiten Ladeschaltung 14B derart eingestellt, daß er etwa das Zweifache jenes des MOSFETs QD7 in der in Fig. 1 gezeigten herkömmlichen Speichervorrichtung ist.
Nun wird die Operation der so aufgebauten Halbleiterspeichervorrichtung beschrieben.
Bei der Operation werden Speicherzellen, die "1"-Daten speichern, die durch Umschalten von einer Reihenleitung zu einer anderen Reihenleitung ausgewählt werden, aufeinanderfolgend einer Datenleseoperation unterzogen. Wenn die Reihenleitungen umgeschaltet werden, wie es in Fig. 8A gezeigt ist, die Wellenformen zeigt, fällt ein Potential der nicht ausgewählten Reihenleitungen WLi (i = 1, 2, .., m) bezüglich des Pegeis von "1" auf "0" ab. Ein Potential der ausgewählten Reihenleitung WLj (j = 1, 2, ..., m) steigt von einem "0"-Pegel auf "1". Der Strom, der zur Zeit dieses Umschaltens einer Reihenleitung durch die Dummyzelle fließt, ist durch eine Kurve einer durchgezogenen Linie in Fig. 8B gezeigt. In der Figur gleicht der Wert "x" des Stroms dem Strom, der durch die ausgewählte Dummyzelle DC fließt, wenn das Potential der ausgewählten Reihenleitung die Leistungsversorgungsquellenspannung Vcc ist. Bei diesem Ausführungsbeispiel ist die Dummyzelle aus einem MOS- Transistor vom Typ mit schwebendem Gate gebildet, der bezüglich der Struktur, der Kanaibreite und der Kanallänge derselbe wie jener der Speicherzelle in der Speichermatrix ist. Bei diesem Ausführungsbeispiel gleicht der Strom, der durch die Speicherzelle fließt, deren Steuergate kontinuierlich mit der Leistungsquellenversorgung Vcc versorgt wrid, auch dem Wert "x". Folglich wird auch der Strom, der durch die Dummyzelle DCm+1 fließt, der Wert "x", und somit wird der Strom, der durch die Dummyzelle fließt, bevor die Reihenleitungen umgeschaltet werden, "2x".
Der minimale Wert des Stroms, der beim Umschalten von Reihenleitungen durch die ausgewählte Dummyzelle DC fließt, ist in Fig. 88 mit "y" bezeichnet. Daher ist der minimale Wert für den Strom, der beim Umschalten von Reihenleitungen durch alle Dummyzellen fließt, "x + y". In Fig. 8B zeigt eine gestrichelte Linie eine Abänderung der Summe der Ströme, die durch alle Dummyzellen fließen, welche der Summe von Strömen gleicht, die in der in Fig. 1 gezeigten herkömmlichen Speichervorrichtung fließen.
Fig. 9 zeigt eine Abänderung des Bezugspotentials Vref (das durch eine durchgezogene Linie gezeigt ist) gegenüber der Summe der Ströme, die durch alle Dummyzelien fließen, welche auf der Basis der Daten der Fig. 8 vorbereitet ist. Zusätzlich zum Bezugspotential Vref enthält die Darstellung der Fig. 9 Potentialveränderungen eines Eingangspotentials Vin ("1"-Pegel) , wenn die Daten aus der Speicherzelle ausgelesen werden, die "1"-Daten speichern, gegenüber der Summe der Ströme, die durch alle Dummyzellen fließen, eines Eingangspotentials Vin ("0"-Pegel), wenn die Daten aus der Speicherzelle ausgelesen werden, die "0"-Daten speichert, und eines Bezugspotentials Vref in der herkömmlichen Speichervorrichtung der Fig. 1 (was durch eine gestrichelte Linie gezeigt ist) gegenüber dem Strom, der durch die Dummyzelle fließt. Das Eingangspotential Vin ("0"-Pegel) ist konstant, da kein Strom durch die Dummyzellen fließt, wenn "0"-Daten ausgelesen werden.
Beim vorliegenden Ausführungsbeispiel ist die Dummy- Spaltenleitung DBL an die durch die ausgewählte Reihenleitung gesteuerte Dummyzelle DC und die durch die Leistungsquellenversorgung Vcc angesteuerte Dummyzelle DCm+1 angeschlossen. Deshalb wird der Leitungswiderstand des MOSFETs QD7 in der zweiten Ladeschaltung 14B derart ausgewählt, daß dann, wenn ein doppelter Zellenstrom fließt, dasselbe Bezugspotential wie jenes der herkömmlichen Speichervorrichtung erhalten werden kann.
Wie es aus der Kurve zu sehen ist, erreicht das Bezugspotential Vref der herkömmlichen Speichervorrichtung der Fig. 1 {(Vin ("0"-Pegel) - Vin ("1"-Pegel)}/2 an der Stelle P1, wo der Strom, der durch die Dummyzelle fließt, "x" ist. In der Speichervorrichtung des vorliegenden Ausführungsbeispiels wird der Leitungswiderstand des MOSFETs QD7 derart eingestellt, daß das Bezugspotential Vref { (Vin ("0"-Pegel) - Vin ("1"-Pegel)}/2 an der Steile P2 erreicht, wo der Strom 2x ist.
In der gerade erörterten Speichervorrichtung mit einer derartigen Vref-Abänderung wird der Strom, der durch die Dummyzelle fließt, zur Zeit des Umschaltens von Reihenleitungen ein Minimum (eine Stelle, wo der Strom "y" ist). Wenn das Potential Vin ("1"-Pegel) auf das Potential an der Stelle P3 ansteigt, steigt das Bezugspotential Vref bei der herkömmlichen Speichervorrichtung der Fig. 1 auf das Potential bei der Stelle P4. Andererseits steigt das Bezugspotential Vref bei der Halbleitervorrichtung gemäß der vorliegenden Erfindung an, um genau das Potential an der Stelle P5 zu erreichen, da der Strom, der durch die Dummyzellen fließt, "x + y" ist.
Wendet man sich nun der Fig. 10 zu, sind dort Abänderungen des Bezugspotentials Vref und des Eingangspotentials Vin gezeigt, wenn die Reihenleitungen umgeschaltet werden und die Speicherzelien, die "1"-Daten speichern, auf der neuen Reihenleitung nach den Speicherzellen auf der vorherigen Reihenleitung der Datenleseoperation unterzogen werden. Wie es aus der Kurve zu sehen ist, ist dann, wenn der Strom, der durch die Dummyzelle fließt, zur Zeit des Umschaltens von Reihenleitungen minimal wird, das Ausmaß des Ansteigens eines Potentialpegeis des Bezugspotentials Vref viel niedriger verglichen mit dem Ausmaß des Ansteigens der Bezugsspannung Vref in der herkömmlichen Speichervorrichtung der Fig. 3 (siehe Fig. 4). Weiterhin kreuzt die Kurve des Bezugspotentials Vref niemals die Linie des Eingangspotentials Vin in der Speichervorrichtung. Daher wird das Auftreten des Leistungsquellenrauschens aufgrund der Operation des Ausgangspuffers verhindert.
Wenn von einer Reihenleitung zur anderen umgeschaltet wird, und die Speicherzelle, aus der Daten ausgelesen werden, von der "1"-Speicherzelle zu einer "0"-Speicherzelle verschoben wird, ist die Lesegeschwindigkeit um einen derartigen Betrag einer Zeit T2 (Fig. 11) höher als jene der herkömmlichen Vorrichtung, daß eine Anstiegsgeschwindigkeit des Bezugspotentials (durch eine gestrichelte Linie gezeigt) bei dem vorliegenden Ausführungsbeispiel niedriger als jene des Bezugspotentials (durch eine gestrichelte Linie gezeigt) bei der herkömmlichen Halbleitervorrichtung. Dies trägt zu einer Verbesserung der Datenlesegeschwindigkeit bei.
Bei dem Ausführungsbeispiel der Fig. 7 wird die Leistungsversorgungsspannung Vcc an den Gate-Anschluß der Dummyzelle DCm+1 angelegt, um das Bezugspotential einzustellen, aber sie kann irgendeine andere Spannung als die Spannung Vcc sein, vorausgesetzt, daß sie konstant ist, wenn die Reihenleitungen umgeschaltet werden. Weiterhin sind bei dem obigen Ausführungsbeispiel die Dummyzellen DC1 bis DCm und die Dummyzelle DCm+1 an dieselbe Dummy-Spaltenleitung DBL angeschlossen. Es können zwei unterschiedliche Dummy- Spaltenleitungen vorgesehen und jeweils an die Dummyzellen DC1 bis DCm und die Dummyzelle DCm+1 angeschlossen sein. In diesem Fall ist jede Dummy-Spaltenleitung mit einem MOSFET, der äquivalent dem Spalten-Gate-MOSFET ist, und einer Ladeschaltung gekoppelt. Die Ladeschaltungen, die mit diesen Dummy-Spaltenleitungen gekoppelt sind, erzeugen Ausgangssignale, die einem Eingang des Leseverstärker 15 zugeführt werden. Dieselben Effekte wie jene bei dem obigen Ausführungsbeispiel werden bei dieser Abänderung geschaffen.
Ein weiteres Ausführungsbeispiel einer Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung wird nun unter Bezugnahme auf Fig. 12 beschrieben. Auch bei diesem Ausführungsbeispiel wird die vorliegende Erfindung in einem EPROM unter Verwendung von MOSFETs mit schwebendem Gate als Speicherzellen angewendet. Das vorliegende Ausführungsbeispiel unterscheidet sich vom Ausführungsbeispiel der Fig. 7 in folgenden Punkten. Ein Adressenübergangsdetektor (ATD) 18 wird zusätzlich verwendet. Ein Ausgangssignal des ATD 18 wird an den Gate-Anschluß der Dummyzelle DCm+1 angelegt. Bei dem Ausführungsbeispiel der Fig. 7 wird die Leistungsversorgungsspannung Vcc konstant an dieselbe angelegt. Eine Reihenadresse wird dem Reihenadressenpuffer 17 zugeführt. Wenn sich eine Reihenadresse ändert und die Wortleitungen umgeschaltet werden, erzeugt der ATD 18 ein Impulssignal einer vorbestimmten Impulsbreite.
Übrigens bezeichnet ein Bezugszeichen 19 einen Spaltenadressenpuffer, der eine Spaltenadresse empfängt. Die Ausgangssignale der Adressenpuffer 17 und 19 werden jeweils an die Reihen- und Spaltendecodierer 17 und 19 angelegt.
Bei diesem Ausführungsbeispiel erzeugt der ATD während einer Übergangsperiode, während der sich eine Reihenadresse ändert und die gegenwärtige Reihenleitung zu einer anderen Reihenleitung umgeschaltet wird, ein Impulssignal, um die Dummyzelle einzuschalten. Anders ausgedrückt wird die Dummyzelle während der Zeit des Umschaltens von Reihenleitungen eingeschaltet. Demgemäß steigt ein Strom, der in die Dummy-Spaltenleitung DEL fließt, zur Zeit des Umschaltens von Reihenleitungen an, so daß ein Anstieg des Bezugspotentials Vref abgehalten wird.
Bei diesem Ausführungsbeispiel wird die Dummyzelle DCm+1 während der Zeit ausgeschaltet, die eine andere als die Übergangszeit des Umschaltens von Reihenleitungen ist. Demgemäß wird der Leitungswiderstand des Lade-MOSFETs QD7 in der zweiten Ladeschaltung 14B auf einen Wert eingestellt, der vergleichbar mit jenem des MOSFETs QD7 in der herkömmlichen Halbleitervorrichtung ist.
Bei jedem der obigen Ausführungsbeispiele wird zur Zeit des Umschaltens von Reihenleitungen zum Abhalten eines Anstiegs des Bezugspotentials Vref zur Zeit des Umschaltens von Reihenleitungen der Entladestrom der Dummy-Spaltenleitung DBL erhöht. Weiterhin kann das Abhalten des Anstiegs des Bezugspotentials Vref durch direktes Steuern des Leitungswiderstands der zweiten Ladeschaltung 14B realisiert werden, wobei die Dummyzelle DCm+1 nicht verwendet wird.
Die direkte Steuerung des Leitungswiderstandes der zweiten Ladeschaltung 14B kann in einer Anordnung implementiert werden, die in Fig. 13 gezeigt ist. Wie es gezeigt ist, sind ein Paar von p-Kanal-MOSFETs QD7a und QD7b zwischen der Leistungsversorgungsspannung Vcc und dem Knoten B parallelgeschaltet Der Gate-Anschluß des Transistors QD7a ist an seinen Drain-Anschluß angeschlossen. Der Transistor QD7b empfängt am Gate-Anschluß ein Impuissignal von dem ATD 18.
In der so aufgebauten Halbleiterspeichervorrichtung erzeugt der ATD 18 zur Zeit des Umschaltens von Reihenleitungen ein Ausgangs-Impulssignal und schaltet den MOSFET QD7b durch das Impulssignal aus. Demgemäß fällt ein Strom, der zum Knoten B geführt wird, an dem das Bezugspotential Vref auftritt, ab, so daß dadurch der Anstieg des Bezugspotentials Vref abgehalten wird. Bei diesem Ausführungsbeispiel werden nach Beendigung des Umschaltens zwischen Reihenleitungen die Ladetransistoren QD7a und QD7b in der zweiten Ladeschaltung 148 beide eingeschaltet. Demgemäß wird die Summe des Leitungswiderstandes dieser Transistoren QD7a und QD7b derart ausgewählt, daß sie im wesentlichen gleich jenem des Transistors QD7 in der Speichervorrichtung der Fig. 3 ist. Wenn es nötig ist, können zwei verschiedene Vorspannungs- Einstellschaltungen für die MOSFETs QD7a und QD7b vorgesehen sein.
Fig. 14 zeigt ein Zeitdiagramm zum Erklären der Operation des ATD 18, der bei den Ausführungsbeispielen der Fig. 12 und 13 verwendet wird. Wie es aus dem Zeitdiagramm zu sehen ist, ändert sich ein extern angelegtes Reihenadressensignal, und mit der Anderung des Adressensignais wird die gegenwärtig verwendete Reihenleitung zu einer neuen Reihenleitung umgeschaltet. Während dieser Periode des Umschaltens von Reihenleitungen erzeugt der ATD 18 ein Impulssignal, das während dieser Periode einen logischen Zustand von "1" behält. Eine Schaltung mit einer derartigen Funktion kann leicht durch Kombinieren von Signalverzögerungs- und Logikschaltungen realisiert werden.
Es ist klar, daß die vorliegende Erfindung nicht nur auf den EPROM anwendbar ist, sondern auch auf einen Masken-ROM, der MOSFETs einer einzigen Gate-Struktur als Speicherzellen verwendet, deren Schwellenspannungen durch selektives Dotieren einer Unreinheit in die Kanalzonen der Transistoren während des Herstellungsprozesses auf niedrig und hoch eingestellt werden.
Der p-Kanal-MOSFET zum Laden kann durch einen n-Kanal-MOSFET ersetzt werden, wenn sein Leitungswiderstand mit dem des ersteren vergleichbar ist. Wenn der n-Kanal-MOSFET beim Ausführungsbeispiel der Fig. 13 verwendet wird, muß die Phase des durch den ATD 18 erzeugten Impulssignals in bezug auf jene des durch den ATD beim Ausführungsbeispiel der Fig. 13 erzeugten Impulssignals invertiert werden. In der Speichervorrichtung jedes der obigen Ausführungsbeispiele ist die Dummyzelle nicht immer äquivalent zur Speicherzelle.
Wie es aus der vorangehenden Beschreibung zu sehen ist, wird in der Speichervorrichtung gemäß jedem der oben angegebenen Ausführungsbeispiele ein Anstieg des Bezugspotentials Vref selbst während der Zeit des Umschaltens von Reihenleitungen abgehalten. Demgemäß wird kein Rauschen in die Leistungsversorgungsquelle eingegeben. Eine Datenlesegeschwindigkeit der Speichervorrichtung wird verbessert.
Fig. 15 zeigt ein weiteres Ausführungsbeispiel einer Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung. Auch bei diesem Ausführungsbeispiel wird die vorliegende Erfindung auf einen EPROM angewendet. Bei der Darstellung sind der Reihendecodierer und der Spaltendecodierer der Einfachheit halber weggelassen. Weiterhin werden typischerweise einzelne Speichereinheiten MC und ein einzelner Spalten-Gate-MOSFET BT verwendet. Es ist die detaillierte Schaltung des Leseverstärkers 15 gezeigt. Der so aufgebaute Leseverstärker 15 ist auf irgendeines der oben angegebenen Ausführungsbeispiele anwendbar. Der Unterschied des vorliegenden Ausführungsbeispiels zu den oben angegebenen Ausführungsbeispielen besteht in den Schaltungsanordnungen der ersten und der zweiten Ladeschaltung 14A und 14B. Daher ist nur eine Dummyzelle DC an die Dummy-Spaltenleitung DBL angeschlossen, wie es auch bei der in Fig. 1 gezeigten herkömmlichen Vorrichtung der Fall ist. Wie es gezeigt ist, ist in der ersten Ladeschaltung 14A ein Paar von p-Kanal-MOSFETs QM7A und QM7B zwischen der Leistungsversorgungsspannung Vcc und dem Knoten A in Serie geschaltet eingefügt. In der zweiten Ladeschaltung 14B ist ein Paar von p-Kanal-MOSFETs QD7A und QD7B zwischen der Leistungsversorgungsspannung Vcc und dem Knoten B in Reihe geschaltet. Die MOS-Transistoren QM7A und QD7A sind an den Gate-Anschlüssen jeweils an den Knoten A und B angeschlossen. Die Gate-Anschlüsse der MOS-Transistoren QM7B und QD7B sind geerdet.
Die MOS-Transistoren QM7A und QD7A sind derart aufgebaut, daß sie dieselbe Größe haben. Die Größe jedes der Transistoren QM7A und QD7A ist viel größer als jene jedes der Transistoren QM7B und QD7B. Anders ausgedrückt ist der Leitungswiderstand der ersteren kleiner als jener der letzteren. Der Transistor QM7B in der ersten Ladeschaltung 14A ist so bemaßt, daß er ein Potential eines "1"-Pegels, z.B. 1 V, am Knoten A liefert, wenn ein vorbestimmter Strom in die Speicherzelle MC fließt. Der Transistor QD7B in der zweiten Ladeschaltung 14B ist so bemaßt, daß er ein mittleres Potential am Knoten B zwischen dem Potential des "1"-Pegels, z.B. 1 V, am Knoten A liefert, wenn ein vorbestimmter Strom durch die Speicherzelle MC fließt, und ein Potential eines "0"-Pegels (Potential, das durch Subtrahieren der Schwellenspannung des p-Kanal-MOS- Transistors von der Leistungsversorgungs-Quellenspannung Vcc erhalten wird), z.B. 1 V, am Knoten A, wenn kein Strom in die Speicherzelle MC fließt. Der Ausdruck "Größe", der hier verwendet wird, bedeutet die Kanaibreite der MOS- Transistoren, wenn ihre Kanallängen L einander gleich sind, und umgekehrt. Da die Größe des Transistors QM7B kleiner als jene des Transistors QM7A in der Ladeschaltung 14A ist, wird ein Leitungswiderstand in der Ladeschaltung 14A hauptsächlich durch den MOS-Transistor QM7B bestimmt.
Wenn bei einer Speicherauswahl eine Speicherzelle einer hohen Schwellenspannung einer Speicherzelle einer niedrigen Schwellenspannung folgt, steigt ein Potential am Knoten A vom Potential des "1"-Pegels an. Wenn das Potential am Knoten A sich dem Potential des "0"-Pegels nähert (Vcc - die Schwellenspannung des p-Kanal-Transistors), wird ein Leitungswiderstand des Transistors QM7A in der Ladeschaltung 14A äußerst groß.
Wie es oben beschrieben ist, bestimmt beim vorliegenden Ausführungsbeispiel, wenn das Potential am Knoten A niedrig ist, hauptsächlich der MOS-Transistor QM7B einen Leitungswiderstand in der Ladeschaltung 14A. Wenn das Potential am Knoten A ansteigt, wird der Leitungswiderstand der Ladeschaltung 14A hauptsächlich durch den Leitungswiderstand des Transistors QM7A bestimmt.
Der Leseverstärker 15 ist aus p-Kanal-MOSFETs Q21 und Q22 und n-Kanal-MOSFETs Q23 bis Q27 aufgebaut. Die Transistoren Q21 bis Q25 bilden einen Differenzverstärker Ein allgemeiner Differenzverstärker kann als Differenzverstärker verwendet werden. Die Transistoren Q23 und Q24 bilden einen Differenzverstärker Der Differenzverstärker ist über den Transistor Q25 geerdet, der am Gate-Anschluß ein Vorspannungspotential empfängt, wie es durch die Transistoren Q26 und Q27 erzeugt wird.
Fig. 16 zeigt eine Spannungs/Ladestrom-Kennlinie der Ladeschaltung 14A beim Ausführungsbeispiel der Fig. 15. In der Figur zeigt die Abszisse einpotential Vin am Knoten A, während die Ordinate einen Strom zeigt, der durch die Ladeschaltung fließt. Vin ("1"-Pegel) bezeichnet ein Potential am Knoten A, wenn eine Speicherzelle, die "1"-Daten speichert, ausgewählt wird und ein Strom I-Zelle durch die ausgewählte Speicherzelle fließt. Vin ("0"-Pegel) bezeichnet ein Potential am Knoten A, wenn eine Speicherzelle, die "0" Daten speichert, ausgewählt wird. Vref bezeichnet ein Potential am Knoten B, das ein Mittenpotential zwischen Vin ("1"-Pegel) und Vin ("0"-Pegel) ist. In der Kurve der Fig. 16 zeigt eine durchgezogene Linie die Spannungs/Ladestrom- Kennlinie der Ladeschaltung im Halbleiterspeicher des Ausführungsbeispiels der Fig. 15, und eine gestrichelte Linie zeigt die Spannungs/Ladestrom-Kennlinie der Ladeschaltung im herkömmlichen Halbleiterspeicher der Fig. 1. Wie es aus der Kurve zusehen ist, ist das Potential am Knoten A, Vin ("1"- Pegel), bei diesem Ausführungsbeispiel gleich jenem am Knoten A in der herkömmlichen Halbleiterspeichervorrichtung. Wenn das Potential Vin am Knoten A von einem "1"-Pegel aus ansteigt, erhöht sich ein Ladestrom, der durch die Ladeschaltung 14A fließt, mehr als jener der Ladeschaltung der herkömmlichen Speichervorrichtung. Demgemäß steigt dann, wenn die Spaltenleitung BL geladen wird und ein Potential Vin am Knoten A von Vin ("1"-Pegel) aus ansteigt, das Potential Vin steiler an als jenes in der herkömmlichen Speichervorrichtung, so daß Daten mit hoher Geschwindigkeit ausgelesen werden können. Wenn das Potential Vin am Knoten A ein Potential Vref am Knoten B übersteigt, wächst ein Leitungswiderstand des MOS-Transistors QM7A in der Ladeschaltung 14A wie bei der herkömmlichen Speichervorrichtung schnell an, so daß der Ladestrom abfällt.
Fig. 17 zeigt eine Potentialänderung am Knoten A des Ausführungsbeispiels der Fig. 15, wenn von einer Spaltenleitung zur anderen umgeschaltet wird und eine Speicherzelle einer hohen Schwellenspannung nach einer Speicherzelle einer niedrigen Schwellenspannung ausgewählt wird. Die Potentialänderung am Knoten A der herkömmlichen Speichervorrichtung der Fig. 1 ist durch eine gestrichelte Linie gezeigt. Es ist angenommen, daß sich zur Zeit t0 eine Eingangsadresse ändert, und daß zur Zeit t1 eine neue Spaltenleitung BL ausgewählt wird. Bis t1 ist eine Speicherzelle mit niedriger Schwellenspannung kontinuierlich ausgewählt. Demgemäß wird das Potential Vin ("1"-Pegel) am Knoten A beibehalten. Zur Zeit t1 wird eine neue mit der Speicherzelle mit hoher Schwellenspannung gekoppelte Spaltenleitung BL ausgewählt, und dann wird die Spaltenleitung BL über den MOS-Transistor QM4 in der Vorspannungspotential-Einstellschaltung 13A schnell geladen, während das Potential Vin am Knoten A einmal unter Vin ("1"- Pegel) abgesenkt wird. Zur Zeit t2 übersteigt das Potential Vin am Knoten A das Potential Vref am Knoten B. Zu dieser Zeit wird der Ausgangspegel des Leseverstärkers 15 invertiert, um die Daten von logisch "0" zu erzeugen, die aus der Speicherzelle ausgelesen werden. In der herkömmlichen Speichervorrichtung der Fig. 1 übersteigt das Potential Vin am Knoten A zur Zeit t3 nach der Zeit t2 das Potential Vref am Knoten B, wie es durch eine gestrichelte Linie in Fig. 17 gezeigt ist, und der Ausgangspegel des Leseverstärkers 15 wird invertiert, um Daten auszugeben.
Das Ausführungsbeispiel der Fig. 15 kann eine "0"-Daten- Leseoperation verglichen mit der herkömmlichen Speichervorrichtung der Fig. 1 um (t3 - t2) beschleunigen. Mit dem Ansteigen der Kapazität des Halbleiterspeichers ist die mit der Spaltenleitung verbundene Kapazität groß. In diesem Fall wird die Lesegeschwindigkeit des Speichers durch eine "0"-Datenlesezeit bestimmt, in der die Spaltenleitung von 0 Volt ausgehend geladen wird. Daher beschleunigt das Beschleunigen des Datenlesens von "0"-Daten schließlich das Datenlesen des Halbleiterspeichers. Allgemein neigt die Leistungsversorgungsspannungs-Änderung dazu, dann aufzutreten, wenn ein an den Ausgang der Ausgangspufferschaltung angeschlossener externer Ausgangs- Kondensator geladen oder entladen wird. In einer Speichervorrichtung mit hoher Geschwindigkeit ist eine Zeit ab der Umschaltung der Ausgabe des Leseverstärkers bis zur Umschaltung der Ausgabe der Pufferschaltung sehr kurz. Daher ändert sich die Leistungsversorgungsspannung, wenn die Potentialdifferenz zwischen den Knoten A und B unzureichend ist, und es tritt leicht eine Fehlfunktion auf. Wie es in Fig. 17 gezeigt ist, ist das Potential Vin am Knoten A dann, wenn die Ausgabe der Pufferschaltung umgeschaltet wird, nachdem der Zeit ΔT ab da an verstrichen ist, wenn das Potential Vin am Knoten A gleich dem Potential Vref am Knoten B ist, um ΔT höher als jenes der herkömmlichen Speichervorrichtung der Fig. 1. Daher ist selbst dann, wenn die Ausgabe der Pufferschaltung nach ΔT seit dem Zeitpunkt t2 umgeschaltet ist, das Potential Vin am Knoten A in der Vorrichtung des Ausführungsbeispiels ausreichend hoch. Daher tritt, wenn die Leistungsversorgungsspannung sich aufgrund des Umschaltens der Ausgabe der Pufferschaltung ändert, keine Fehlfunktion der Speichervorrichtung auf. Dies erweitert den Spielraum für das Leistungsrauschen der Halbleiterspeichervorrichtung.
Somit kann eine Halbleiterspeichervorrichtung gemäß dem Ausführungsbeispiel der Fig. 15 Daten mit hoher Geschwindigkeit lesen und hat einen breiten Spielraum für das Leistungsrauschen.
Fig. 18 zeigt ein weiteres Ausführungsbeispiel einer Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung. Auch bei diesem Ausführungsbeispiel ist die vorliegende Erfindung auf einen EPROM angewendet, der MOSFETs mit Doppelschichtstruktur verwendet, die ein schwebendes Gate und ein Steuergate enthält. In Fig. 18 werden gleiche Bezugszeichen zum Bezeichnen gleicher oder aquivalenter Teile wie in Fig. 15 verwendet.
Das vorliegende Ausführungsbeispiel hat die Merkmale, daß die Gate-Anschlüsse der MOSFETs QM7B und QD7B in der ersten und der zweiten Ladeschaltung 14A und 14B zur Aufnahme von Steuersignalen CE gekoppelt sind, wohingegen in der Speichervorrichtung der Fig. 15 ihre Gate-Anschlüsse geerdet sind. Diese Steuersignale CE werden durch ein von außen zugeführtes Chip-Steuersignal CE derart gesteuert, daß es auf Erdpotential eingestellt wird, wenn die Speichervorrichtung in einem aktiven Modus ist, und auf die Leistungsversorgungsspannung Vcc eingestellt wird, wenn die Speichervorrichtung in einem Standby-Modus ist. In einem aktiven Modus der Speichervorrichtung wird, da das Steuersignal CE auf einem Erdpotential liegt, die Daten- Leseoperation durchgeführt, wie bei der Speichervorrichtung der Fig. 15. In einem Standby-Modus der Speichervorrichtung, in dem das Steuersignal CE auf der Leistungsversorgungsspannung Vcc ist, werden die MOS- Transistoren QM7B und QD7B ausgeschaltet. Diese Tatsache zeigt, daß die Leistungsversorgungsspannung Vcc in einem Standby-Modus keinen Strom erzeugt, und daher ein Einsparen von Leistung realisiert wird.
Einige spezifische Abänderungen der ersten Ladeschaltung 14A, die auf die Halbleiterspeichervorrichtungen der Fig. 15 und 18 anwendbar sind, sind in den Fig. 19A bis 19C gezeigt.
In der Ladeschaltung der Fig. 19A ist der p-Kanal-MOSFET QM7B in Fig. 15 durch einen n-Kanal-MOSFET QMB vom Verarmungstyp ersetzt, dessen Schwellenspannung negativ ist. Der Gate- Anschluß des Transistors QMB ist an seinen Source-Anschluß angeschlossen. Durch dieses Anschließen zeigt der Transistor QMB dann, wenn das Potential am Knoten A niedrig (z.B. 1 V) ist, wie der p-Kanal-MOS-Transistor QM7B, eine im wesentlichen konstante Stromlade-Kennlinie, und beschränkt einen Strom, der durch die Ladeschaltung 19A fließt, um ähnliche Ergebnisse wie jene des Ausführungsbeispiels der Fig. 15 zu bieten. Ein Leitungswiderstand des MOS-Transistors QMB ist so ausgewählt, daß dann, wenn ein vorbestimmter Strom in die Speicherzelle fließt, ein Potential Vin am Knoten A ein vorbestimmtes Potential wird, z.B. 1 V.
Die in Fig. 19B gezeigte Ladeschaltung hat das Merkmal, daß ein n-Kanal-MOS-Transistors QMg vom Anreicherungstyp, dessen Gate-Anschluß an die Leistungsversorgungsspannung Vcc angeschlossen ist, anstelle des p-Kanal-MOS-Transistors QM7A verwendet wird, und ein n-Kanal-MOS-Transistor QMB vom Verarmungstyp mit einer negativen Schwellenspannung anstelle des p-Kanal-MOS-Transistors QM7B bei dem Ausführungsbeispiel der Fig. 15. Die Ladeschaltung der Fig. 15B liefert eine Spannungs/Strom-Kennlinie, wie es in Fig. 16 gezeigt ist, wenn der Leitungswiderstand des Transistors QM9 derart eingestellt ist, daß er höher als jener des Transistors QM8 ist. Der Leitungswiderstand des MOS-Transistors QM8 wird so ausgewählt, daß dann, wenn ein vorbestimmter Strom in die Speicherzelle fließt, ein Potential Vin am Knoten A ein vorbestimmtes Potential wird.
In der obigen Ladeschaltung der Fig. 19B wird ein Potential am Knoten A, wenn eine Speicherzelle mit hoher Schwellenspannung ausgewählt wird, ein Potential, das um eine Schwellenspannung des n-Kanal-MOS-Transistors niedriger als die Leistungsversorgungsspannung Vcc ist. Bei solchen Ladeschaltungen können alle MOS-Transistoren der Speichervorrichtung vom n-Kanal-Typ sein. Demgemäß kann die Speichervorrichtung durch eine billige integrierte n-Kanal- MOS-Schaltung realisiert werden.
In der in Fig. 19C gezeigten Ladeschaltung ist ein p-Kanal- MOS-Transistors QMIO zwischen den p-Kanal-MOS-Transistoren QM7A und QM7B bei dem Ausführungsbeispiel der Fig. 15 in Reihe geschaltet eingefügt. Die Größe des Transistors QM10 ist wie beim Transistor QM7A auf größer als jene des Transistors QM7B eingestellt. Der Gate-Anschluß des MOS- Transistors QM10 ist an den Drain-Anschluß angeschlossen. Mit dern in Reihe geschalteten MOS-Transistor QM10 wird dann, wenn eine Speicherzelle mit hoher Schwellenspannung ausgewählt wird, ein Potential am Knoten A um eine Spannung aus der Summe der Schwellenspannungen der p-Kanal-MOS-Transistoren QM10 und QM7A niedriger als die Leistungsversorgungsspannung Vcc. Ein Verwenden der Ladeschaltung der Fig. 19C kann den Verstärkungspegel am Knoten A reduzieren und eine Operation hoher Geschwindigkeit der Speichervorrichtung selbst dann realisieren, wenn die Speichervorrichtung einen Leseverstärker mit niedriger Schaltungs-Schwellenspannung verwendet.
Wenn die Ladeschaltung, wie sie in den Fig. 19A bis 19C gezeigt ist, anstelle der ersten Ladeschaltung 14A verwendet wird, ist es angesichts der Veränderung der Eigenschaft der Vorrichtung vorzuziehen, daß eine Ladeschaltung, deren Struktur im wesentlichen dieselbe wie jene der in den Fig. 19A bis 19C gezeigten Ladeschaltung ist, anstelle der zweiten Ladeschaltung 14B verwendet wird. Auch in diesem Fall muß eine Geometrie des Transistors QM8 derart entwickelt sein, daß ein Potential Vref am Knoten B auf einem Mittenpotential zwischen einem Potential des "1"-Pegels am Knoten A, wenn ein vorbestimmter Strom in die Speicherzelle fließt, und einem Potential des "0"-Pegel am Knoten A, wenn kein Strom in die Speicherzelle fließt, ist.
Es sollte verstanden werden, daß die vorliegende Erfindung nicht auf die oben angegebenen Ausführungsbeispiele beschränkt ist, sondern innerhalb des Schutzbereichs und Sinns der Erfindung auf verschiedene Weise geändert und modifiziert werden kann. Bei dem obigen Ausführungsbeispiel kann der Leitungswiderstand durch Anlegen eines geeigneten Vorspannungspotentials an den Gate-Anschluß des Strombegrenzungs-Ladetransistors QM7B anstelle eines Anlegens des Erdpotentials an den Gate-Anschluß eingestellt werden. Die Speicherzellen der nichtflüchtigen Halbleiterspeichervorrichtung jedes Ausführungsbeispiels, die oben angegeben sind, sind nichtflüchtige Transistoren der Doppelgate-Struktur. Die vorliegende Erfindung ist auf einen Masken-ROM anwendbar, der die Transistoren der Einzelgate- Struktur für die Speicherzelien verwendet.
In den Halbleiterspeichervorrichtungen der Fig. 15 und 19A- 19C, die bis jetzt beschrieben sind, ist die Ladeschaltung aus einer ersten Ladeeinrichtung und einer zweiten Ladeeinrichtung aufgebaut, die in Reihe geschaltet sind. Die erste Ladeeinrichtung zeigt eine im wesentlichen Konstantstrom-Charakteristik, wenn eine Speicherzelle ausreichend leitend ist und das Potential am Daten- Erfassungsknoten niedrig ist. Die zweite Ladeeinrichtung stellt ein Potential am Daten-Erfassungsknoten auf ein Potential ein, das um einen voreingestellten Wert niedriger als die Leistungsversorgungsspannung ist, wenn die Speicherzelle nichtleitend ist. Die Speichervorrichtung gemäß der vorliegenden Erfindung hat einen weiten Spielraum gegenüber einer Veränderung der Leistungsversorgungsspannung aufgrund von Rauschen und kann leicht eine Operation mit hoher Geschwindigkeit realisieren.
Halbleiterspeichervorrichtungen gemäß zusätzlicher Ausführungsbeispiele der vorliegenden Erfindung sind in den Fig. 20 und 21 dargestellt. Die Speichervorrichtung der Fig. 20 entspricht der Kombination der Schaltungsanordnungen der Fig. 15 und 17. Wie es gezeigt ist, ist die Dummy- Spaltenleitungen DBL an eine Dummyzelle DCm+1 angeschlossen, deren Gate-Anschluß an die Leistungsversorgungsspannung Vcc angeschlossen ist. Ein Paar von MOSFETs QM7A und QM7B ist in der ersten Ladeschaltung 14A in Reihe geschaltet, und ein Paar von MOSFETs QD7A und QD7B ist in der zweiten Ladeschaltung 14B auch in Reihe geschaltet. Die Speichervorrichtung der Fig. 21 entspricht der Kombination der Schaltungsanordnungen der Fig. 12 und 18. Wie es gezeigt ist, ist die Dummy-Spaltenleitung DBL an eine Dummyzelle DCm+1 angeschlossen, die am Gate-Anschluß einen Ausgangsimpuls von ATD 18 empfängt. Ein Paar von MOSFETs QM7A und QM7B ist in der ersten Ladeschaltung 14A in Reihe geschaltet, und ein Paar von MOSFETs QD7A und QD7B ist in der zweiten Ladeschaltung 14B auch in Reihe geschaltet.
Jede der in den Fig. 19A bis 19C gezeigten Ladeschaltungen ist auf die Speichervorrichtungen der Fig. 20 und 21 anwendbar. Für die Operationen jener Speichervorrichtungen wird auf jene der Fig. 7, 12, 15 und 18 Bezug genommen. Bei jenen Ausführungsbeispielen wird ein Anstieg des Bezugspotentials Vref selbst während der Übergangsperiode des Umschaltens von Reihenleitungen abgehalten, wodurch das Eintreten von Leistungsrauschen in die Speichervorrichtung zurückgewiesen wird. Auch bei diesen Ausführungsbeispielen werden die Daten mit hoher Geschwindigkeit ausgelesen. Daher wird ein breiter Spielraum für die Leistungsversorgungsspannungs-Änderung gesichert.
Die in Fig. 22 gezeigte Halbleiterspeichervorrichtung ist ein weiteres Ausführungsbeispiel, bei dem ein Vorspannungsgenerator vom Rückkopplungstyp anstelle des Konstantspannungs-Generators in den Vorspannungs- Einstelischaltungen 13A und 13B der Schaltung des Ausführungsbeispiels der Fig. 18 verwendet wird. Der Vorspannungsgenerator erzeugt einen Ausgang, dessen Potential in Übereinstimmung mit dem Bitleitungspotential geändert wird. Der Konstantspannungsgenerator, der in der in Fig. 18 gezeigten Vorspannungs-Einstellschaltung 13A aus den n-Kanal- Transistoren QM5 und QM6 gebildet ist, wird durch die Vorspannungsgeneratorschaltung vom Rückkopplungstyp ersetzt, die aus einem p-Kanal-Transistor QM5 und einem n-Kanal- Transistor QM6 gebildet ist, deren Gate-Anschlüsse an den Drain-Anschluß des Spalten-Gate-Transistors 12 angeschlossen sind. Gleichermaßen ist der Konstantspannungsgenerator, der in der in Fig. 18 gezeigten Vorspannungs-Einstellschaltung 13A aus den n-Kanal-Transistoren QM2 und QM3 gebildet ist, durch die Vorspannungsgeneratorschaltung vom Rückkopplungstyp ersetzt, die aus einem p-Kanal-Transistor QM2 und einem n- Kanal-Transistor QM3 gebildet ist, deren Gate-Anschlüsse an den Drain-Anschluß des Spalten-Gate-Transistors 12 angeschlossen sind. Eine ähnliche Modifikation wird bezüglich der Vorspannungs-Einstellschaltung 13B durchgeführt. Insbesondere sind die Gate-Anschlüsse der p-Kanal- Transistoren QD2 und QD5 und die Gate-Anschlüsse der n-Kanal- Transistoren QD3 und QD6 an den Drain-Anschluß des n-Kanal- Transistors DBT angeschlossen.
Mit der Vorspannungsschaltung der obigen Struktur kann eine Datenlesegeschwindigkeit erhöht werden, da das Potential Vin am Knoten A sich in bezug auf eine kleine Änderung des Bitleitungspotentials stark ändert. Wenn, wie es in Fig. 22 gezeigt ist, die Ladeschaltung 14A auf die nichtflüchtige Halbleitervorrichtung mit der Vorspannungsschaltung vom Rückkopplungstyp angewendet wird, kann die Operationsgeschwindigkeit der Halbleitervorrichtung signifikant erhöht werden. Gleichermaßen ist es dann, wenn die Vorspannungsschaltungen 13A und 13B in der Halbleiterschaltung der Fig. 7 durch die in Fig. 22 gezeigte Vorspannungsschaltung vom Rückkopplungstyp ersetzt werden, möglich, eine nichtflüchtige Halbleitervorrichtung mit hoher Geschwindigkeit zu schaffen, die keine Fehlfunktion aufgrund eines Leistungsquellenrauschens hat.

Claims

1. Halbleiterspeichervorrichtung, die folgendes aufweist:

- wenigstens eine Speicherzelle (MC11, ..., MCmn);

- einen ersten MOS-Transistor (QM1) mit einem Source- Drain-Strompfad, wobei ein Ende des Source-Drain- Strompfads an einen Drain-Anschluß der Speicherzelle angeschlossen ist, das andere Ende des Source-Drain- Strompfads an einen Daten-Erfassungsknoten angeschlossen ist, dessen Potential sich gemäß gespeicherter Daten in der Speicherzelle ändert, und der erste MOS-Transistor am Gate-Anschluß eine erste Vorspannung empfängt;

- eine Ladeschaltung (14A) zum Steuern eines Stroms, der durch die Speicherzelle fließt, wobei die Ladeschaltung zwischen dem Daten-Erfassungsknoten und einer ersten Leistungsquelle angeschlossen ist, und die Ladeschaltung einen ersten Ladetransistor (QM7B) enthält, der ein p- Kanal-MOS-Transistor ist, zum Bestimmen eines Potentials des Erfassungsknotens durch Begrenzen eines Ladestroms, der durch die Ladeschaltung fließt und als im wesentlichen konstante Stromquelle arbeitet, wenn die Speicherzelle leitend ist, und wobei eine Potentialdifferenz zwischen einem Gate-Anschluß und einem Source-Anschluß des ersten Ladetransistors unabhängig vom Potential des Erfassungsknotens ist, und wobei die Ladeschaltung einen in Reihe geschalteten zweiten Ladetransistor (QM7A) enthält, der ein p-Kanal-MOS- Transistor ist, dessen Gate-Anschluß an den Erfassungsknoten angeschlossen ist, zum Einstellen eines Potentials des Erfassungsknotens unter ein Potential der ersten Leistungsquelle, wenn die Speicherzelle nichtleitend ist, und wobei eine Potentialdifferenz zwischen einem Gate-Anschluß und einem Source-Anschluß des zweiten Ladetransistors vom Potential des Erfassungsknotens abhängt;

- eine Leseschaltung (15) zum Auslesen der Daten aus der Speicherzelle, wobei die Leseschaltung am Erfassungsknoten angeschlossen ist; dadurch gekennzeichnet, daß der erste Ladetransistor (QM7B) am Gate-Anschluß durch eine feste Spannung vorgespannt ist, die niedriger als eine Spannung der Leistungsquelle ist.

2. Halbleiterspeichervorrichtung nach Anspruch 1 dadurch gekennzeichnet, daß der zweite Ladetransistor (QM7A) einen Leitwert hat, der größer als jener des ersten Ladetransistors (QM7B) ist.

3. Halbleiterspeichervorrichtung, die folgendes aufweist:

- wenigstens eine Speicherzelle (MC11, ..., MCmn);

- einen ersten MOS-Transistor (QM1) mit einem Source- Drain-Strompfad, wobei ein Ende des Source-Drain- Strornpfads an einem Drain-Anschluß der Speicherzelle angeschlossen ist, das andere Ende des Source-Drain- Strornpfads an einem Daten-Erfassungsknoten angeschlossen ist, dessen Potential sich gemäß gespeicherter Daten in der Speicherzelle ändert, und der erste MOS-Transistor am Gate-Anschluß eine erste Vorspannung empfängt;

- eine Ladeschaltung (14A) zum Steuern eines Stroms, der durch die Speicherzelle fließt, wobei die Ladeschaltung zwischen dem Daten-Erfassungsknoten und einer ersten Leistungsquelle angeschlossen ist, und wobei die Ladeschaltung einen ersten Ladetransistor (QM8) enthält, um ein Potential des Erfassungsknotens durch Begrenzen eines Ladestroms zu bestimmen, der durch die Ladeschaltung fließt und als im wesentlichen konstante Stromquelle arbeitet, wenn die Speicherzelle leitend ist, und wobei eine Potentialdifferenz zwischen einem Gate- Anschluß und einem Source-Anschluß des ersten Ladetransistors unabhängig vom Potential des Erfassungsknotens ist, und wobei die Ladeschaltung einen in Reihe geschalteten zweiten Ladetransistor (QM7A) enthält zum Einstellen eines Potentials des Erfassungsknotens unter ein Potential der ersten Leistungsquelle, wenn die Speicherzelle nichtleitend ist, und wobei eine Potentialdifferenz zwischen einem Gate- Anschluß und einem Source-Anschluß des zweiten Ladetransistors vom Potential des Erfassungsknotens abhängt;

- eine Leseschaltung (15) zum Auslesen der Daten aus der Speicherzelle, wobei die Leseschaltung am Erfassungsknoten angeschlossen ist; dadurch gekennzeichnet, daß der erste Ladetransistor (QMB) ein n-Kanal-MOS-Transistor ist, dessen Gate-Anschluß und dessen Source-Anschluß miteinander verbunden sind, und dessen Schwellenspannung negativ ist.

4. Halbleiterspeichervorrichtung nach einem der vorangehenden Ansprüche, die weiterhin folgendes aufweist:

- Reihenleitungen (WL1, ..., WLm), die die Speicherzellen (MC11, ..., MCmn) auswählen;

- Spaltenleitungen (BL1, ..., BLn), die Daten von den Speicherzellen empfangen;

- eine erste Vorspannungspotential-Einstellschaltung (13A), die den ersten MOS-Transistor (QM1) und einen zweiten MOS-Transistor (QM4) enthält, wobei der zweite MOS-Transistor (QM4) zwischen den Speicherzellen und einer Leistungsquelle angeschlossen ist und am Gate- Anschluß eine zweite Vorspannung empfängt, die niedriger als die erste Vorspannung ist;

- erste Dummyzellen (DC1, ..., DCm), die durch die Reihenleitungen ausgewählt werden;

- eine Dummy-Spaltenleitung (DBL), an der die ersten Dummyzellen angeschlossen sind;

- eine zweite Dummyzelle (DCm+1), die an die Dummy- Spaltenleitung angeschlossen ist und am Gate-Anschluß mit einem voreingestellten Potential versorgt wird;

- einen Bezugspotentialknoten;

- eine zweite Vorspannungspotential-Einstellschaltung (138), die dritte und vierte MOS-Transistoren (QD1, QD4) enthält, wobei der dritte MOS-Transistor (QD1) zwischen der ersten und der zweiten Dummyzelle und dem Bezugspotentialknoten angeschlossen ist und am Gate- Anschluß eine dritte Vorspannung empfängt, und wobei der vierte MOS-Transistor (QD4) zwischen den ersten und zweiten Dummyzellen und einer Leistungsquelle angeschlossen ist und am Gate-Anschluß eine vierte Vorspannung empfängt, die niedriger als die dritte Vorspannung ist; und

- eine zweite Ladeschaltung (14b), die zwischen dem Bezugspotentialknoten und der ersten Leistungsquelle in Reihe geschaltet ist, zum Steuern eines Stroms, der durch die erste und die zweite Dummyzelle fließt.

5. Halbleiterspeichervorrichtung nach Anspruch 4, die weiterhin folgendes aufweist:

- eine Impulssignal-Erzeugungsschaltung (18) zum Erzeugen eines Impulssignals durch Erfassen einer Anderung eines Adressensignals, wobei das Impulssignal zum Steuern der zweiten Dummyzelle (DCm+1) verwendet wird.