DE19919800A1 - Festwertspeicher, der eine schnelle Leseopteration realisieren kann - Google Patents

Abstract

Hierin wird ein Masken-Festwertspeicher-Bauelement mit NICHT-ODER-Struktur offenbart, welches umfaßt: DOLLAR A Hauptbitleitungen (MBL1-MBLi), die sich in Spaltenrichtung durch eine Matrix (100) von Speicherzellen erstrecken, Erdungsbitleitungen (GBL1-GBLi), die mit der Matrix (100) gekoppelt sind, eine Hauptbitleitung-Ansteuerungsschaltung (150) zum Ansteuern von zwei zueinander benachbarten der Hauptbitleitungen, eine Erdungsbitleitung-Ansteuerungsschaltung (130) zum Ansteuern von zwei zueinander benachbarten der Erdungsbitleitungen, und eine Leseverstärkerschaltung (200) zum Ermitteln eines Zellenzustands einer angesteuerten Speicherzelle durch Veranlassen, daß die angesteuerten Hauptbitleitungen und eine der angesteuerten Erdungsbitleitungen auf dasselbe Potential vorgespannt werden. Gemäß dem Masken-ROM der Erfindung werden Kriechstromwege zu den vorgespannten Haupt- und Erdungsbitleitungen während einer Datenleseoperation einer Aus-Zelle gesperrt. Die vorgespannten Haupt- und Erdungsbitleitungen können mittels nur einer Leseverstärkerschaltung aufgeladen werden.

Description

Die Erfindung betrifft ein Halbleiterspeicherbauelement und insbesondere einen Masken-Festwertspeicher mit NICHT-ODER- Struktur.

Fig. 1 ist ein Diagramm, das eine herkömmliche Speicherzellenmatrix eines Masken-ROM (oder als Flach- Masken-ROM bezeichnet) mit NICHT-ODER-Struktur zeigt. Mit Bezug auf Fig. 1 bilden eine Vielzahl von Speicherzellen, die zwischen zwei benachbarten Unterbitleitungen parallel geschaltet sind, einen Bereich (oder als Gruppe, Kette usw. bezeichnet), und die Speicherzellen jedes Bereichs bzw. jeder Gruppe sind jeweils mit entsprechenden Wortleitungen verbunden. Beispielsweise sind die Speicherzellen M11 bis Mm1 zwischen den Unterbitleitungen SBL1 und SBL2 parallel geschaltet, und die Speicherzellen M11 bis Mm1 sind jeweils mit entsprechenden Wortleitungen WL1 bis WLm verbunden. Jede Speicherzelle besteht aus einem Metall-Oxid- Halbleiter-Feldeffekttransistor (MOSFET) mit einer Source, einem Drain und einem Gate.

In Fig. 1 ist eine geradzahlige Unterbitleitung SBL2 über einen NMOS-Transistor BST1 (der als Gruppenselektor wirkt), der durch ein Ansteuersignal SSL1 durchgesteuert/gesperrt wird, mit einer Hauptbitleitung MBL1 verbunden, und eine geradzahlige Unterbitleitung SBL4 ist über einen NMOS- Transistor BST2 (der als Gruppenselektor wirkt), der durch ein Ansteuersignal SSL2 durchgesteuert/gesperrt wird, mit der Hauptbitleitung MBL1 verbunden. Ebenso sind weitere geradzahlige Unterbitleitungen SBL6, SBL8, . . . und so weiter jeweils mit entsprechenden Hauptbitleitungen MBL3, MBL4, . . . und so weiter in derselben Weise, wie vorstehend dargelegt, verbunden.

Unter weiterer Bezugnahme auf Fig. 1 ist eine ungeradzahlige Unterbitleitung SBL1 über einen NMOS- Transistor GST1 (der als Erdungsselektor wirkt), der durch ein Ansteuersignal GSL1 durchgesteuert/gesperrt wird, mit einer Erdungsbitleitung GBL1 verbunden, und eine ungeradzahlige Unterbitleitung SBL3 ist über einen NMOS- Transistor GST2 (der als Erdungsselektor wirkt), der durch ein Ansteuersignal GSL2 durchgesteuert/gesperrt wird, mit der Erdungsbitleitung GBL1 verbunden. Ebenso sind weitere ungeradzahlige Unterbitleitungen SBL5, SBL7, . . . und so weiter jeweils mit entsprechenden Erdungsbitleitungen GBL3, GBL4, . . . und so weiter in derselben Weise, wie vorstehend dargelegt, verbunden.

Eine Datenleseoperation des Masken-ROM mit NICHT-ODER- Struktur in Fig. 1 wird nachstehend mit Bezug auf die zugehörigen Zeichnungen ausführlicher beschrieben.

Um eine Speicherzelle M11 anzusteuern, werden die Ansteuersignale SSL1 und GSL1 und eine Wortleitung WL1 aktiviert, und die Ansteuersignale SSL2 und GSL2 werden inaktiviert. Und eine zu einer angesteuerten Hauptbitleitung MBL1 benachbarte Hauptbitleitung MBL2 und eine Erdungsbitleitung GBL1 werden geerdet. Gleichzeitig wird die angesteuerte Hauptbitleitung MBL1 über eine Spalten-Durchgangsgatterschaltung (nicht dargestellt) mit einem Lesestrom Isen von einem Leseverstärker 2 des Standes der Technik, der in Fig. 2 dargestellt ist, gespeist. Der Leseverstärker 2 ist im US-Patent Nr. 5 856 748 mit dem Titel SENSE AMPLIFIER WITH CURRENT MIRROR offenbart, welches hiermit durch den Hinweis einbezogen wird.

Wenn die angesteuerte Speicherzelle M11 bei der Aktivierung der damit gekoppelten Wortleitung durchgesteuert wird (nachstehend als "Ein-Zelle" bezeichnet), wird der zur angesteuerten Hauptbitleitung MBL1 gespeiste Strom über einen Entladungsweg L1, der durch eine gestrichelte Linie dargestellt ist, entladen. Der Entladungsweg L1 besteht aus dem NMOS-Transistor BST1, der angesteuerten Speicherzelle M11, der Unterbitleitung SBL1, dem NMOS-Transistor GST1 und der Erdungsbitleitung GBL1. Wenn im Gegensatz dazu die angesteuerte Speicherzelle M11 bei der Aktivierung der damit gekoppelten Wortleitung gesperrt wird (nachstehend als "Aus-Zelle" bezeichnet), wird das Potential der angesteuerten Hauptbitleitung MBL1 immer höher, da kein Entladungsweg L1 gebildet wird. Danach wird das Potential der angesteuerten Hauptbitleitung MBL1 mittels des Leseverstärkers 2 abgetastet und verstärkt. Gemäß dem Masken-ROM mit NICHT-ODER-Struktur werden die Speicherzellen M11, M12, M13, . . . und so weiter, die gemeinsam mit der angesteuerten Wortleitung WL1 verbunden sind, simultan durchgesteuert. Wie durch eine gestrichelte Linie L2 in Fig. 1 dargestellt, können zu diesem Zeitpunkt infolge einer Source-Drain-Spannungsdifferenz Vds der Speicherzellen (MOSFETs), die gemeinsam mit der angesteuerten Wortleitung WL1 verbunden sind, Kriechstromwege zu einer Erdungsbitleitung GBL2 und in eine Hauptbitleitung MBL2 gebildet werden. Insbesondere, wenn die angesteuerte Speicherzelle M11 eine Aus-Zelle ist, verursachen die Kriechstromwege L2 eine Zunahme der Lesezeit, so daß es schwierig ist, den Masken-ROM mit hoher Geschwindigkeit zu realisieren. Darüber hinaus kann im schlimmsten Fall, selbst wenn es sich um eine Aus-Zelle handelt, die angesteuerte Speicherzelle M11 als Ein-Zelle unterschieden werden, da das Potential der angesteuerten Hauptbitleitung MBL1 infolge der Kriechstromwege L2 abfällt. Um einen schnellen Masken-ROM mit der NICHT-ODER- Struktur zu verkörpern, ist folglich ein Verfahren erforderlich, das die Bildung der Kriechstromwege verhindern kann. Unter verschiedenen Vorgehensweisen zur Verhinderung der Bildung des Kriechstromwegs besteht eine Vorgehensweise darin, die auf der rechten Seite einer angesteuerten Hauptbitleitung angeordneten Hauptbitleitungen auf dasselbe Potential zu bringen wie die angesteuerte Hauptbitleitung. Nachstehend werden die Hauptbitleitungen mit demselben Potential wie die angesteuerte Hauptbitleitung MBL1 als "Vorspannungs- Hauptbitleitung" bezeichnet. Gemäß der vorstehend erwähnten Vorgehensweise wird keine Source-Drain-Spannungsdifferenz Vds jeder gemeinsam mit der angesteuerten Wortleitung gekoppelten Speicherzelle (MOSFET) erzeugt. Daher können die Kriechstromwege L2 gesperrt werden.

Je mehr Hauptbitleitungen auf dasselbe Potential gesetzt werden können wie eine angesteuerte Hauptbitleitung, desto weniger Strom kann verloren gehen. Es kann jedoch der Stromverbrauch und die zum Aufladen und Entladen einer angesteuerten Hauptbitleitung und der Vorspannungs- Hauptbitleitungen erforderliche Zeit erhöht werden. Dies verursacht die Steigerung der Lesezeit, so daß es schwierig ist, den schnellen Masken-ROM zu realisieren. Es ist auch unmöglich, daß nur ein Leseverstärker 2, der in Fig. 2 dargestellt ist, die Vorspannungs-Hauptbitleitungen vorspannt, und ein Stromrauschen kann bei der Entladung der Vorspannungs-Hauptbitleitungen auftreten.

Es ist daher Aufgabe der Erfindung, ein Masken- Festwertspeicher-Bauelement mit NICHT-ODER-Struktur bereitzustellen, das in der Lage ist, eine schnelle Datenleseoperation zu realisieren.

Ferner soll ein Masken-Festwertspeicher-Bauelement mit NICHT-ODER-Struktur bereitgestellt werden, das in der Lage ist, die Bildung von Kriechstromwegen während einer Datenleseoperation einer Aus-Zelle zu verhindern.

Um die obige Aufgabe zu lösen, wird gemäß einem Aspekt der Erfindung bereitgestellt: eine Matrix von Speicherzellen, die jeweils Dateninformationen speichern; erste Bitleitungen, die mit der Matrix gekoppelt sind und sich in Spaltenrichtung durch die Matrix erstrecken; zweite Bitleitungen, die mit der Matrix gekoppelt sind und sich in Spaltenrichtung durch die Matrix erstrecken; ein erstes Ansteuerungsmittel, das zur Ansteuerung von zwei zueinander benachbarten der ersten Bitleitungen gekoppelt ist; ein zweites Ansteuerungsmittel, das zur Ansteuerung von zwei zueinander benachbarten der zweiten Bitleitungen gekoppelt ist; und ein Leseverstärkermittel zum Ermitteln eines Zellenzustands einer angesteuerten Speicherzelle durch Bringen der angesteuerten ersten Bitleitungen und einer der angesteuerten zweiten Bitleitungen auf dasselbe Potential, wobei die andere der angesteuerten zweiten Bitleitungen mittels des zweiten Ansteuerungsmittels geerdet wird.

Bei dem erfindungsgemäßen Bauelement sind die ersten Bitleitungen in eine Vielzahl von Gruppen aufgeteilt, wobei das erste Ansteuerungsmittel umfaßt: eine erste Decodierschaltung zum Erzeugen einer ersten Vielzahl von Ansteuersignalen und einer zweiten Vielzahl von Ansteuersignalen; eine erste Spalten- Durchgangsgatterschaltung zum Ansteuern von einer der Gruppen der ersten Bitleitungen als Reaktion auf die ersten Ansteuersignale; und eine zweite Spalten- Durchgangsgatterschaltung, die als Reaktion auf die zweiten Ansteuersignale betätigt wird. Die zweite Spalten- Durchgangsgatterschaltung überträgt einen Lesestrom zu einer der ersten Bitleitungen der angesteuerten Gruppe und einen Vorspannungsstrom mit derselben Stärke wie der Lesestrom zur anderen der ersten Bitleitungen der angesteuerten Gruppe über die erste Spalten- Durchgangsgatterschaltung.

Ferner umfaßt bei dem erfindungsgemäßen Bauelement das Leseverstärkermittel eine Vorspannungserzeugungsschaltung zum Erzeugen einer Vorspannung; einen Referenzstrom- Erzeugungsabschnitt mit einem Referenzknoten zum Liefern eines Referenzstroms gemäß der Vorspannung; eine Lesestrom- Erzeugungsschaltung mit einem Leseknoten, die zum Speisen der zweiten Spalten-Durchgangsgatterschaltung mit dem Lesestrom gemäß der Vorspannung gekoppelt ist; eine Vorspannungsstrom-Erzeugungsschaltung, die zum Speisen der zweiten Spalten-Durchgangsgatterschaltung mit dem Vorspannungsstrom gemäß der Vorspannung gekoppelt ist; und einen Differenzverstärker zum Vergleichen einer Spannungsdifferenz zwischen dem Referenz- und dem Leseknoten.

Ein Ausführungsbeispiel der Erfindung wird nachstehend anhand der Zeichnung näher erläutert. Es zeigen:

Fig. 1 ein Diagramm, das eine herkömmliche Zellenmatrix eines Masken-ROM mit NICHT-ODER-Struktur zeigt;

Fig. 2 einen Schaltplan eines Leseverstärkers gemäß dem Stand der Technik;

Fig. 3 ein Blockdiagramm eines Masken-ROM mit NICHT- ODER-Struktur gemäß der Erfindung;

Fig. 4 eine bevorzugte Ausführungsform einer Erdungsbitleitung-Ansteuerungsschaltung von Fig. 3 gemäß der Erfindung;

Fig. 5 eine bevorzugte Ausführungsform einer Hauptbitleitung-Ansteuerungsschaltung von Fig. 3 gemäß der Erfindung; und

Fig. 6 eine bevorzugte Ausführungsform einer Leseverstärkerschaltung von Fig. 3 gemäß der Erfindung.

Die bevorzugte Ausführungsform der Erfindung wird mit Bezug auf die zugehörigen Zeichnungen ausführlicher beschrieben. Gemäß der Erfindung wird ein Halbleiterspeicherbauelement mit einem Festwertspeicher, insbesondere einem Masken-ROM mit NICHT-ODER-Struktur, realisiert. In Fig. 3 sind die Elementarbestandteile, die zu jenen von Fig. 1 identisch sind, mit denselben Bezugsziffern beschriftet.

Mit Bezug auf Fig. 3 umfaßt der Masken-ROM mit NICHT-ODER- Struktur eine Speicherzellenmatrix 100. In der Matrix 100 sind eine Vielzahl von Speicherzellen zwischen zwei benachbarten Unterbitleitungen parallel geschaltet (die Speicherzellen bilden eine Gruppe), und die Speicherzellen jeder Gruppe sind jeweils mit entsprechenden Wortleitungen verbunden. Beispielsweise sind die Speicherzellen M11 bis Mm1 zwischen zwei benachbarten Unterbitleitungen SBL1 und SBL2 parallel geschaltet, und die Speicherzellen M11 bis Mm1 sind jeweils mit entsprechenden Wortleitungen WL1 bis WLm verbunden. Jede Speicherzelle M11-Mmn besteht aus einem Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET) mit einer Source, einem Drain und einem Gate.

Wie in Fig. 3 dargestellt, ist eine geradzahlige Unterbitleitung SBL2 über einen NMOS-Transistor BST1 für eine Gruppenansteuerung als Reaktion auf ein Ansteuersignal SSL1 mit einer Hauptbitleitung MBL1 verbunden, und eine geradzahlige Unterbitleitung SBL4 ist über einen NMOS- Transistor BST2 für eine Gruppenansteuerung als Reaktion auf ein Ansteuersignal SSL2 mit der Hauptbitleitung MBL1 verbunden. Ebenso sind weitere geradzahlige Unterbitleitungen SBL6, SBL8, . . . SBLj jeweils mit entsprechenden Hauptbitleitungen MBL3, MBL4, . . . MBLi in derselben Weise wie vorstehend dargelegt verbunden.

Als nächstes ist eine ungeradzahlige Unterbitleitung SBL1 über einen NMOS-Transistor GST1 für eine Erdungsansteuerung, der als Reaktion auf ein Ansteuersignal GSL1 durchgesteuert/gesperrt wird, mit einer Erdungsbitleitung GBL1 verbunden, und eine ungeradzahlige Unterbitleitung SBL3 ist über einen NMOS-Transistor GST2 für eine Erdungsansteuerung, der als Reaktion auf ein Ansteuersignal GSL2 durchgesteuert/gesperrt wird, mit der Erdungsbitleitung GBL1 verbunden. Ebenso sind weitere ungeradzahlige Unterbitleitungen SBL5, SBL7, . . . und SBLj-1 jeweils mit entsprechenden Erdungsbitleitungen GBL3, GBL4, . . . GBLi-1 in derselben Weise wie vorstehend dargelegt verbunden.

Unter weiterer Bezugnahme auf Fig. 3 ist auf einer linken Seite der Speicherzellenmatrix 100 eine erste Decodierschaltung (oder eine Zeilenansteuerungsschaltung) 110 angeordnet, mit der die Wortleitungen WL1-WLm und die Ansteuersignalleitungen SSL1, SSL2, GSL1 und GSL2 verbunden sind. Während einer Datenleseoperation wählt die erste Decodierschaltung 110 eine der Wortleitungen WL1-WLm aus und steuert sie an. Gleichzeitig wird eine der Ansteuersignalleitungen SSL1 und SSL2 durch die erste Decodierschaltung 110 für eine Hauptbitleitungsansteuerung ausgewählt und angesteuert. Ebenso wird eine der Ansteuersignalleitungen GSL1 und GSL2 durch die erste Decodierschaltung 110 für eine Erdungsbitleitungsansteuerung ausgewählt und angesteuert.

Auf einer oberen Seite der Speicherzellenmatrix 100 ist, wie in Fig. 3 dargestellt, eine Erdungsbitleitung- Ansteuerungsschaltung 130 angeordnet, mit der die Erdungsbitleitungen GBL1-GBLi gekoppelt sind, und steuert eine mit einer angesteuerten Speicherzelle zu koppelnde Erdungsbitleitung gemäß der Steuerung einer zweiten Decodierschaltung 120 an. Eine weitere Erdungsbitleitung, die auf einer rechten Seite der angesteuerten Erdungsbitleitung angeordnet ist, wird durch die Erdungsbitleitung-Ansteuerungsschaltung 130 vorgespannt und die anderen werden durch die Erdungsbitleitung- Ansteuerungsschaltung 130 geerdet. Eine bevorzugte Ausführungsform der Erdungsbitleitung-Ansteuerungsschaltung 130 ist in Fig. 4 dargestellt. Der Einfachheit halber sind in Fig. 4 32 Erdungsbitleitungen GBL1-GBL32 dargestellt, wobei die 32 Erdungsbitleitungen GBL1-GBL32 in vier Gruppen mit acht Erdungsbitleitungen aufgeteilt sind.

Die Erdungsbitleitung-Ansteuerungsschaltung 130 umfaßt eine erste und eine zweite Spalten-Durchgangsgatterschaltung 132 und 134. Die erste Spalten-Durchgangsgatterschaltung 132 steuert eine Gruppe der vier Gruppen als Reaktion auf Ansteuersignale YBG1-YBG4 von der zweiten Decodierschaltung 120 an und besteht aus ersten vier Schaltabschnitten 132_1-132_4, die jeweils den vier Gruppen von Erdungsbitleitungen entsprechen. Jeder der ersten Schaltabschnitte 132_1-132_4 besteht aus acht NMOS-Transistoren, von denen jeder ein Gate, das ein entsprechendes Ansteuersignal YBGi (i = 1-4) empfängt, und einen Stromweg, der zwischen einer entsprechenden Erdungsbitleitung und der zweiten Spalten- Durchgangsgatterschaltung 134 gebildet ist, aufweist.

Die zweite Spalten-Durchgangsgatterschaltung 134 besteht aus zweiten acht Schaltabschnitten 134_1-134_8, die jeweils den NMOS-Transistoren jedes Abschnitts 132_1-132_4 entsprechen. Die zweite Spalten-Durchgangsgatterschaltung 134 veranlaßt als Reaktion auf Ansteuersignale YGSi und YBSi (i = 1-8) von der zweiten Decodierschaltung 120, daß eine der Erdungsbitleitungen, die dem so angesteuerten ersten Schaltabschnitt 132_1 entsprechen, vorgespannt wird und die anderen geerdet werden. Die Ansteuersignale YGSi werden für eine Erdungsansteuerung verwendet, und die Ansteuersignale YBSi werden für eine Vorspannungsansteuerung verwendet. Jeder der zweiten Schaltabschnitte 134_1-134_8 besitzt zwei NMOS- Transistoren. Ein NMOS-Transistor GSW33 des zweiten Schaltabschnitts 134_1 besitzt ein Gate, das mit der Leitung für das Ansteuersignal YBS1 gekoppelt ist, einen Drain, der mit jedem ersten NMOS-Transistor GSW1, GSW9, GSW17 und GSW25 jedes Abschnitts 132_1-132_4 in der ersten Spalten-Durchgangsgatterschaltung 132 gemeinsam verbunden ist, und eine Source, die mit einem Knoten 263 zum Empfangen eines Vorspannungsstroms (oder einer Vorspannung) gekoppelt ist. Der andere NMOS-Transistor GSW34 des zweiten Schaltabschnitts 134_1 besitzt ein Gate, das mit der Leitung für das Ansteuersignal YGS1 gekoppelt ist, einen Drain, der mit den ersten NMOS-Transistoren GSW1, GSW9, GSW17 und GSW25 (oder mit dem Drain des einen NMOS- Transistors GSW33) verbunden ist, und eine Source, die mit einer Erdung VSS gekoppelt ist. Wie in Fig. 4 dargestellt, weisen die anderen der zweiten Schaltabschnitte 134_2-134_8 zwei NMOS-Transistoren auf, die gemeinsam mit entsprechenden NMOS-Transistoren jedes Abschnitts 132_1-132_4 verbunden sind.

Wenn ein Schaltabschnitt 132_1 der ersten Spalten- Durchgangsgatterschaltung 132 während der Datenleseoperation angesteuert wird, wird gemäß der Erdungsbitleitung-Ansteuerungsschaltung 130 eine Erdungsbitleitung GBL1, die mit der angesteuerten Speicherzelle gekoppelt ist, geerdet, eine weitere Erdungsbitleitung GBL2, die zur Leitung GBL1 benachbart ist, wird vorgespannt und die anderen GBL3-GBL8 werden geerdet. Insbesondere, wenn die Ansteuersignale YBG1, YBS2, YGS1 und YGS3-YGS8 aktiviert werden, wird die Erdungsbitleitung GBL1 über die NMOS-Transistoren GSW1 und GSW34 geerdet, die Erdungsbitleitung GBL2 wird mit dem Knoten 263 über die NMOS-Transistoren GSW2 und GSW35 gekoppelt und die anderen Erdungsbitleitungen GBL3-GBL8 werden über entsprechende NMOS-Transistoren geerdet.

Wenn man sich wieder Fig. 3 zuwendet, umfaßt der Masken-ROM mit NICHT-ODER-Struktur der Erfindung ferner eine dritte Decodierschaltung 140, und eine Hauptbitleitung- Ansteuerungsschaltung 150, mit der die Hauptbitleitungen MBL1-MBLi verbunden sind. Eine bevorzugte Ausführungsform der Hauptbitleitung-Ansteuerungsschaltung 150 ist in Fig. 5 dargestellt. Der Einfachheit halber sind in Fig. 5 32 Hauptbitleitungen MBL1-MBL32 dargestellt, wobei die 32 Hauptbitleitungen MBL1-MBL32 in vier Gruppen mit acht Hauptbitleitungen aufgeteilt sind.

In Fig. 5 umfaßt die Hauptbitleitung-Ansteuerungsschaltung 150 eine dritte und eine vierte Spalten- Durchgangsgatterschaltung 152 und 154. Die dritte Spalten- Durchgangsgatterschaltung 152 besteht aus dritten vier Schaltabschnitten 152_1-152_4 und steuert einen der vier Schaltabschnitte 152_1-152_4 als Reaktion auf Ansteuersignale YBM1-YBM4 von der dritten Decodierschaltung 140 an. Jeder der dritten Schaltabschnitte 152_1-152_4 besitzt acht NMOS-Transistoren. Wenn beispielsweise das Ansteuersignal YBM1 aktiviert wird, werden acht Hauptbitleitungen MBL1-MBL8 über den dritten Schaltabschnitt 152_1 mit der vierten Spalten- Durchgangsgatterschaltung 154 gekoppelt.

Die vierte Spalten-Durchgangsgatterschaltung 154 besteht aus vierten acht Schaltabschnitten 154_1-154_8, von denen jeder drei NMOS-Transistoren aufweist. Insbesondere besitzt der NMOS-Transistor MSW33 des vierten Schaltabschnitts 154_1 ein Gate, das mit der Leitung für das Ansteuersignal YSC1 gekoppelt ist, eine Source, die mit jedem ersten NMOS- Transistor MSW1, . . ., MSW25 jedes dritten Schaltabschnitts 152_1-152_4 der dritten Spalten-Durchgangsgatterschaltung 152 gemeinsam gekoppelt ist, und einen Drain, der mit einem Knoten 262 zum Empfangen eines Lesestroms (einer Lesespannung) gekoppelt ist. Der NMOS-Transistor MSW34 des vierten Schaltabschnitts 154_1 besitzt ein Gate, das mit der Leitung für das Ansteuersignal YBC1 gekoppelt ist, eine Source, die mit der Source des NMOS-Transistors MSW33 gekoppelt ist, und einen Drain, der mit einem Knoten 263 zum Empfangen des Vorspannungsstroms gekoppelt ist. Der NMOS-Transistor MSW35 des vierten Schaltabschnitts 154_1 besitzt ein Gate, das mit der Leitung für das Ansteuersignal YBC1 gekoppelt ist, eine Source, die mit der Source jedes NMOS-Transistors MSW33 und MSW34 gemeinsam gekoppelt ist, und einen Drain, der mit der Erdung VSS gekoppelt ist. Wie in Fig. 5 dargestellt, besitzen die anderen der vierten Schaltabschnitte 154_2-154_8 drei NMOS- Transistoren, die mit einem entsprechenden NMOS-Transistor jedes Abschnitts 152_1-152_4 gemeinsam verbunden sind. Die Ansteuersignale YSCi werden für eine Lesestromansteuerung, die Ansteuersignale YBCi für eine Vorspannungsstromansteuerung und die Ansteuersignale YGCi für eine Erdungsansteuerung verwendet.

Wenn ein Abschnitt 152_1 der dritten Spalten- Durchgangsgatterschaltung 152 während der Datenleseoperation angesteuert wird, wird gemäß der Hauptbitleitung-Ansteuerungsschaltung 150 gemäß der Erfindung eine Hauptbitleitung MBL1, die mit der angesteuerten Speicherzelle gekoppelt ist, mit dem Lesestrom (oder der Lesespannung) gespeist, eine weitere Hauptbitleitung MBL2, die auf einer rechten Seite der angesteuerten angeordnet ist, wird mit einem Vorspannungsstrom mit derselben Stärke wie der Lesestrom gespeist und die anderen werden geerdet. Insbesondere, wenn die Signale YBM1, YSC1, YBC2 und YGC3-YGC8 aktiviert werden, wird die Hauptbitleitung MBL1 über die NMOS- Transistoren MSW1 und MSW33 mit dem Knoten 262 gekoppelt und die Hauptbitleitung MBL2 wird über die NMOS- Transistoren MSW2 und MSW37 mit dem Knoten 263 gekoppelt. Die anderen werden über entsprechende NMOS-Transistoren geerdet.

Unter erneuter Bezugnahme auf Fig. 3 umfaßt der Masken-ROM mit NICHT-ODER-Struktur ferner eine Leseverstärkerschaltung 200, die Dateninformationen in der Speicherzelle, die mittels der Erdungs- und Hauptbitleitung- Ansteuerungsschaltungen 130 und 150 und der ersten Decodierschaltung 110 zugeordnet wird, liest und verstärkt. Die Leseverstärkerschaltung 200 liefert während der Datenleseoperation den Lesestrom Isen und den Vorspannungsstrom Ibias zu den Knoten 262 und 263 der Erdungs- und Hauptbitleitung-Ansteuerungsschaltungen 130 und 150.

Eine bevorzugte Ausführungsform der Leseverstärkerschaltung 200 gemäß der Erfindung ist in Fig. 6 dargestellt. Die Leseverstärkerschaltung 200 umfaßt einen Differenzverstärker 210, einen Referenzstrom- Erzeugungsabschnitt 220, einen Lesestrom- Erzeugungsabschnitt 230, einen Vorspannungsstrom- Erzeugungsabschnitt 240 und einen Vorspannungsgenerator 250. Die Leseverstärkerschaltung 200 umfaßt ferner einen Knoten 261, der mit einer Referenzzelle (siehe US-Patent Nr. 5 856 748) gekoppelt ist und einen Referenzstrom Iref ausgibt, einen Knoten 262, der den Lesestrom Isen ausgibt, und einen Knoten 263, der den Vorspannungsstrom Ibias ausgibt. Der Referenzstrom Iref kann auf etwa die Hälfte des Stroms, der durch die Ein-Zelle fließt, eingestellt werden. Es sollte jedoch beachtet werden, daß ein Strom, der zweimal oder mehr größer ist als der Referenzstrom Iref, verwendet werden kann. Und der Vorspannungsstrom Ibias kann so eingestellt werden, daß er dieselbe Stärke aufweist wie der Lesestrom Isen.

Der Referenzstrom-Erzeugungsabschnitt 220 besteht aus einem PMOS-Transistor 222 und zwei NMOS-Transistoren 221 und 223. Der NMOS-Transistor 221, dessen Gate mit einem Vorladesteuerungssignal ΦPRE gekoppelt ist, besitzt einen Stromweg, der zwischen einer Versorgungsspannung VDD und einem Referenzknoten 264 gebildet ist, welcher mit einem Eingangsanschluß des Differenzverstärkers 210 gekoppelt ist. Der PMOS-Transistor 222 besitzt ein Gate, das mit dem Referenzknoten 264 gekoppelt ist, und einen Stromweg, der zwischen der Versorgungsspannung VDD und dem Referenzknoten 264 gebildet ist. Der NMOS-Transistor 223, dessen Gate eine Vorspannung Vbias vom Vorspannungsgenerator 250 empfängt, besitzt einen Stromweg, der zwischen dem Referenzknoten 264 und dem Knoten 261 gebildet ist.

Der Lesestrom-Erzeugungsabschnitt 230 besteht aus einem PMOS-Transistor 232 und zwei NMOS-Transistoren 231 und 233. Der NMOS-Transistor 231, dessen Gate mit dem Vorladesteuerungssignal ΦPRE gekoppelt ist, besitzt einen Stromweg, der zwischen der Versorgungsspannung VDD und einem Leseknoten 265 gebildet ist, welcher mit dem anderen Eingangsanschluß des Differenzverstärkers 210 gekoppelt ist. Der PMOS-Transistor 232 besitzt ein Gate, das mit dem Gate des PMOS-Transistors 222 des Referenzstrom- Erzeugungsabschnitts 220 (oder mit dem Referenzknoten 264) gekoppelt ist, und einen Stromweg, der zwischen der Versorgungsspannung VDD und dem Leseknoten 265 gebildet ist. Der NMOS-Transistor 233, dessen Gate die Vorspannung Vbias empfängt, besitzt einen Stromweg, der zwischen dem Referenzknoten 265 und dem Knoten 262 gebildet ist, der mit der vierten Spalten-Durchgangsgatterschaltung 154 zu koppeln ist.

Der Vorspannungsstrom-Erzeugungsabschnitt 240 besteht aus einem PMOS-Transistor 242 und zwei NMOS-Transistoren 241 und 243. Der NMOS-Transistor 241, dessen Gate mit dem Vorladesteuerungssignal ΦPRE gekoppelt ist, besitzt einen Stromweg, der zwischen einer Versorgungsspannung VDD und einem Knoten 266 gebildet ist. Der PMOS-Transistor 242 besitzt ein Gate, das mit dem Knoten 266 gekoppelt ist, und einen Stromweg, der zwischen der Versorgungsspannung VDD und dem Knoten 266 gebildet ist. Der NMOS-Transistor 243, dessen Gate die Vorspannung Vbias empfängt, besitzt einen Stromweg, der zwischen den Knoten 263 und 266 gebildet ist.

Der Vorspannungsgenerator 250 besteht aus einem PMOS- Transistor 251 und zwei NMOS-Transistoren 252 und 253. Die Stromwege der PMOS- und NMOS-Transistoren 251 und 252 sind zwischen der Versorgungsspannung VDD und der Erdung VSS in Reihe gebildet und ihre Gates sind gemeinsam mit einem Leseverstärker-Steuerungssignal nSA gekoppelt. Der NMOS- Transistor 253, dessen Gate mit dem Knoten 262 gekoppelt ist, besitzt einen Stromweg, der zwischen der Erdung VSS und einer Leitung 267 gebildet ist, die sowohl die Vorspannung Vbias überträgt als auch zwischen die Stromwege der Transistoren 251 und 252 gekoppelt ist.

Bei dieser Ausführungsform ist nur ein Vorspannungsstrom- Erzeugungsabschnitt 240 zum Liefern des Vorspannungsstroms Ibias zu den Haupt- und Erdungsbitleitungen in der Leseverstärkerschaltung 200 realisiert, aber es ist für Fachleute offensichtlich, daß zwei oder mehr Vorspannungsstrom-Erzeugungsabschnitte verwendet werden, die den Vorspannungsstrom Ibias unabhängig voneinander zur Erdungsbitleitung und zur Hauptbitleitung liefern.

Nachstehend wird die Datenleseoperation gemäß der Erfindung anhand einer Operation der Leseverstärkerschaltung 200 beschrieben. Um Dateninformationen in einer Speicherzelle M11 auszulesen, steuert zuerst die erste Decodierschaltung 110 von Fig. 3 die Wortleitung WL1 und die Ansteuersignalleitungen SSL1 und GSL1 an. Dann wird die Operation zum Ansteuern der Haupt- und Erdungsbitleitungen folgendermaßen durchgeführt.

Wenn die Ansteuersignale YBG1, YBS2, YGS1 und YGS3-YGS8 aktiviert werden, wird mit Bezug auf Fig. 4 die Erdungsbitleitung GBL1 mit der Erdung VSS über die NMOS- Transistoren GSW1 und GSW34 der Erdungsbitleitung- Ansteuerungsschaltung 130 gekoppelt und die Erdungsbitleitung GBL2 wird über deren NMOS-Transistoren GSW2 und GSW35 mit dem Knoten 263 gekoppelt, der den Vorspannungsstrom Ibias empfängt. Zu diesem Zeitpunkt werden die anderen Erdungsbitleitungen GBL3-GBL8 über entsprechende NMOS-Transistoren geerdet. Eine Erdungsbitleitung GBL8 wird beispielsweise mit der Erdung VSS über die NMOS-Transistoren GSW8 und GSW38 gekoppelt.

Und wenn die Ansteuersignale YBM1, YSC1, YBC2 und YGC3-YGC8 aktiviert werden, wird mit Bezug auf Fig. 5 die Hauptbitleitung MBL1 mit dem Knoten 262 über die NMOS- Transistoren MSW1 und MSW33 der Hauptbitleitung- Ansteuerungsschaltung 150 gekoppelt und die Hauptbitleitung MBL2 wird über deren NMOS-Transistoren MSW2 und MSW37 mit dem Knoten 263 gekoppelt. Die anderen Hauptbitleitungen MBL3-MBL32 werden über entsprechende NMOS-Transistoren geerdet. Eine Hauptbitleitung wird beispielsweise mit der Erdung VSS über die NMOS-Transistoren MSW8 und MSW41 gekoppelt.

Wenn in Fig. 6 das Leseverstärker-Steuerungssignal nSA von einem hohen Logikpegel auf einen niedrigen Logikpegel übergeht, wird der PMOS-Transistor 251 des Vorspannungsgenerators 250 durchgesteuert und dessen NMOS- Transistor 252 wird gesperrt. Dies verursacht, daß die Spannung der Leitung 267 auf einen hohen Pegel steigt. Das Vorladesteuerungssignal ΦPRE geht simultan mit dem Übergang des Leseverstärker-Steuerungssignals nSA vom hohen Pegel auf den niedrigen Pegel von einem niedrigen Logikpegel auf einen hohen Logikpegel über. Dies aktiviert den NMOS-Transistor 221 des Referenzstrom- Erzeugungsabschnitts 220, den NMOS-Transistor 231 des Lesestrom-Erzeugungsabschnitts 230 und den NMOS-Transistor 241 des Vorspannungsstrom-Erzeugungsabschnitts 240, was folglich die Spannungen an jedem Knoten 264, 265 und 266 steigen läßt.

Wenn die Spannung der Leitung 267 und die Spannung des Knotens 265 steigen, fließt durch die Aktivierung des NMOS- Transistors 233 Strom vom Knoten 265 zum Knoten 262, so daß die Spannung am Knoten 262 steigt. Dies wiederum läßt die Spannung am Gate des NMOS-Transistors 253 ansteigen. Die Spannung auf der Leitung 267 ist dann auf einen Pegel festgelegt, auf dem die Stromzufuhrfähigkeit des PMOS- Transistors 251 mit der Stromentladefähigkeit des NMOS- Transistors 253 im Gleichgewicht ist.

Nachdem die Spannung auf der Leitung 267 auf einem festen Pegel, d. h. der Vorspannung Vbias, stabilisiert ist, wird das Vorladesteuerungssignal ΦPRE inaktiviert, d. h. es geht von einem hohen Logikpegel auf einen niedrigen Logikpegel über, und die NMOS-Transistoren 221, 231 und 241 stoppen die Stromzufuhr zu den entsprechenden Knoten 264, 265 und 266. Zu diesem Zeitpunkt liefern die PMOS-Transistoren 222, 232 und 242 Strom zu den Knoten 264, 265 und 266. Da der Strom vom Knoten 264 durch eine Referenzzelle (nicht dargestellt) in diesem Zustand entladen wird, ist die Spannung am Knoten 264 durch die Differenz zwischen der Menge des Stroms, der durch den PMOS-Transistor 222 geliefert wird, und die Menge des Stroms, der durch die Referenzzelle (nicht dargestellt) entladen wird, festgelegt.

Unter dieser Bedingung wird der Lesestrom Isen vom Lesestrom-Erzeugungsabschnitt 230 über die Hauptbitleitung- Ansteuerungsschaltung 150 zur Hauptbitleitung MBL1 geliefert, welche mit der angesteuerten Speicherzelle M11 gekoppelt ist. Und der Vorspannungsstrom Ibias vom Vorspannungsstrom-Erzeugungsabschnitt 240 wird zur Hauptbitleitung MBL2 geliefert, die auf der rechten Seite der Hauptbitleitung MBL1 angeordnet ist. Der Vorspannungsstrom Ibias wird auch zur Erdungsbitleitung GBL2 geliefert, die auf der rechten Seite der geerdeten Erdungsbitleitung GBL1 angeordnet ist.

Wenn die angesteuerte Speicherzelle M11 eine Ein-Zelle ist, wird der zur Hauptbitleitung MBL1 gelieferte Lesestrom Isen über den NMOS-Transistor BST1, die Speicherzelle M11, die Unterbitleitung SBL1, den NMOS-Transistor GST1 und die geerdete Erdungsbitleitung GBL1 entladen. Und dann wird die Spannung am Leseknoten 265 des Lesestrom- Erzeugungsabschnitts 230 durch die Differenz zwischen der Menge des Stroms, der durch den PMOS-Transistor 232 geliefert wird, und der Menge des Stroms, der durch eine angesteuerte Speicherzelle M11 entladen wird, ermittelt. Das heißt, die Leseverstärkerschaltung 200 liest die angesteuerte Speicherzelle M11 als Ein-Zelle.

Wenn die angesteuerte Speicherzelle M11 eine Aus-Zelle ist, wird der Lesestrom Isen auf die Hauptbitleitung MBL1 geladen, so daß die Spannung der Hauptbitleitung MBL1 steigt. Da der Vorspannungsstrom Ibias sowohl auf der Hauptbitleitung MBL2, die auf der rechten Seite der Hauptbitleitung MBL1 angeordnet ist, als auch auf der Erdungsbitleitung GBL2, die auf der rechten Seite der Erdungsbitleitung GBL1 angeordnet ist, geliefert wird, werden die Hauptbitleitung MBL2 und die Erdungsbitleitung GBL2 auf dieselbe Spannung gesetzt wie die Hauptbitleitung MBL1. Dies bewirkt, daß keine Source-Drain- Spannungsdifferenz Vds der Speicherzellen (MOSFETs) M12, M13, M14 und M15, die mit der angesteuerten Wortleitung WL1 gekoppelt sind, und des NMOS-Transistors GST3, der mit der angesteuerten Signalleitung GSL1 gekoppelt ist, auftritt. Somit werden die Kriechstromwege zur Hauptbitleitung MBL2 und zur Erdungsbitleitung GBL2 gesperrt. Folglich wird die Spannung am Leseknoten 265 des Lesestrom- Erzeugungsabschnitts 230 schnell und genau durch die Differenz zwischen der Menge des Stroms, der durch den PMOS-Transistor 232 geliefert wird, und die Menge des Stroms, der durch eine angesteuerte Speicherzelle M11 entladen wird, ermittelt. Das heißt, die Leseverstärkerschaltung 200 liest die angesteuerte Speicherzelle M11 als Aus-Zelle.

Gemäß der vorstehend dargelegten Erfindung sind die Erdungs- und Hauptbitleitung-Ansteuerungsschaltungen 130 und 150 und die Leseverstärkerschaltung 200 derart konfiguriert, daß nur eine Hauptbitleitung MBL2, die auf einer rechten Seite einer angesteuerten Hauptbitleitung MBL1 angeordnet ist, durch den Vorspannungsstrom Ibias mit derselben Stärke wie der Lesestrom Isen aufgeladen wird und daß nur eine Erdungsbitleitung GBL2, die auf einer rechten Seite der angesteuerten Erdungsbitleitung GBL1 angeordnet ist, durch den Vorspannungsstrom Ibias aufgeladen wird. Dies bewirkt, daß die Kriechstromwege zu den vorgespannten Haupt- und Erdungsbitleitungen gesperrt werden. Die Hauptbitleitung MBL2 und die Erdungsbitleitung GBL2 können durch nur eine Leseverstärkerschaltung 200 aufgeladen werden. Und die Zeit zum Aufladen und Entladen der Haupt- und Erdungsbitleitungen MBL2 und GBL2 wird verringert, so daß es möglich ist, einen schnellen Masken-ROM mit der NICHT-ODER-Struktur zu realisieren. Da nur zwei Bitleitungen MBL2 und GBL2 aufgeladen werden, wird der Stromverbrauch verringert und es wird kein Stromrauschen verursacht.

Die Erfindung wurde unter Verwendung von beispielhaften bevorzugten Ausführungsformen beschrieben. Dennoch sollte es selbstverständlich sein, daß der Schutzbereich der Erfindung nicht auf die offenbarten Ausführungsformen begrenzt ist. Im Gegenteil ist vorgesehen, daß sie verschiedene Modifikationen und ähnliche Anordnungen erfaßt. Dem Schutzbereich der Ansprüche sollte daher die breiteste Interpretation gewährt werden, um alle solchen Modifikationen und ähnlichen Anordnungen zu umfassen.

Claims (12)

1. Festwertspeicher-Bauelement mit NICHT-ODER-Struktur, umfassend:
eine Matrix (100) von Speicherzellen, die jeweils Dateninformationen speichern;
erste Bitleitungen (MBL1-MBLi), die mit der Matrix (100) gekoppelt sind und sich in Spaltenrichtung durch die Matrix erstrecken;
zweite Bitleitungen (GBL1-GBLi), die mit der Matrix (100) gekoppelt sind und sich in Spaltenrichtung durch die Matrix erstrecken;
ein erstes Ansteuerungsmittel (150), das zur Ansteuerung von zwei zueinander benachbarten der ersten Bitleitungen gekoppelt ist;
ein zweites Ansteuerungsmittel (130), das zur Ansteuerung von zwei zueinander benachbarten der zweiten Bitleitungen gekoppelt ist; und
ein Leseverstärkermittel (200) zum Ermitteln eines Zellenzustands einer angesteuerten Speicherzelle durch Bringen der angesteuerten ersten Bitleitungen und einer der angesteuerten zweiten Bitleitungen auf dasselbe Potential, wobei die andere der angesteuerten zweiten Bitleitungen mittels des zweiten Ansteuerungsmittels (130) geerdet wird.

2. Festwertspeicher-Bauelement nach Anspruch 1, wobei inaktivierte der ersten Bitleitungen mittels des ersten Ansteuerungsmittels (150) geerdet werden und wobei inaktivierte der zweiten Bitleitungen mittels des zweiten Ansteuerungsmittels (130) geerdet werden.

3. Festwertspeicher-Bauelement nach Anspruch 2, wobei die ersten Bitleitungen (MBL1-MBLi) in eine Vielzahl von Gruppen aufgeteilt sind, wobei das erste Ansteuerungsmittel (150) umfaßt:
eine erste Decodierschaltung (140) zum Erzeugen einer ersten Vielzahl von Ansteuersignalen und einer zweiten Vielzahl von Ansteuersignalen;
eine erste Spalten-Durchgangsgatterschaltung (152) zum Ansteuern von einer der Gruppen der ersten Bitleitungen als Reaktion auf die ersten Ansteuersignale; und
eine zweite Spalten-Durchgangsgatterschaltung (154), die als Reaktion auf die zweiten Ansteuersignale betätigt wird, wobei die zweite Spalten-Durchgangsgatterschaltung (154) einen Lesestrom zu einer der ersten Bitleitungen der angesteuerten Gruppe und einen Vorspannungsstrom mit derselben Stärke wie der Lesestrom zur anderen der ersten Bitleitungen der angesteuerten Gruppe über die erste Spalten-Durchgangsgatterschaltung (152) überträgt, und wobei die andere erste Bitleitung auf einer rechten Seite der einen ersten Bitleitung angeordnet ist.

4. Festwertspeicher-Bauelement nach Anspruch 3, wobei inaktivierte der ersten Bitleitungen der angesteuerten Gruppe mittels der zweiten Spalten- Durchgangsgatterschaltung (154) geerdet werden.

5. Festwertspeicher-Bauelement nach Anspruch 4, wobei die erste Spalten-Durchgangsgatterschaltung (152) eine erste Vielzahl von Schaltabschnitten (152_1-152_4) umfaßt, die jeweils den ersten Ansteuersignalen und den Gruppen der ersten Bitleitungen entsprechen, wobei jeder der Schaltabschnitte der ersten Vielzahl aus einer ersten Vielzahl von NMOS-Transistoren mit jeweils einem Stromweg, der zwischen einer entsprechenden ersten Bitleitung und der zweiten Spalten-Durchgangsgatterschaltung (154) gebildet ist, und einem Gate, das ein entsprechendes erstes Ansteuersignal empfängt, besteht.

6. Festwertspeicher-Bauelement nach Anspruch 5, wobei die zweiten Ansteuersignale in Lesestrom-Ansteuersignale, Vorspannungsstrom-Ansteuersignale und Erdungsansteuersignale aufgeteilt sind, wobei die zweite Spalten-Durchgangsgatterschaltung (154) eine zweite Vielzahl von Schaltabschnitten (154_1-154_8) umfaßt, die jeweils den ersten NMOS-Transistoren von jeder Gruppe der ersten Bitleitungen entsprechen, und wobei jeder der zweiten Schaltabschnitte aus zweiten drei NMOS-Transistoren besteht, die durch ein entsprechendes Lesestrom- Ansteuersignal, ein entsprechendes Vorspannungsstrom- Ansteuersignal bzw. ein entsprechendes Erdungsansteuersignal durchgesteuert/gesperrt werden.

7. Festwertspeicher-Bauelement nach Anspruch 6, wobei einer der zweiten NMOS-Transistoren von jedem der zweiten Schaltabschnitte ein Gate, das das entsprechende Lesestrom- Ansteuersignal empfängt, und einen Stromweg, der zwischen einem entsprechenden ersten NMOS-Transistor und einem ersten Knoten zum Empfangen des Lesestroms gebildet ist, aufweist, ein weiterer der zweiten NMOS-Transistoren ein Gate, das das entsprechende Vorspannungsstrom- Ansteuersignal empfängt, und einen Stromweg, der zwischen dem entsprechenden ersten NMOS-Transistor und einem zweiten Knoten zum Empfangen des Vorspannungsstroms gebildet ist, aufweist, und der andere der zweiten NMOS-Transistoren ein Gate, das das entsprechende Erdungsansteuersignal empfängt, und einen Stromweg, der zwischen einem entsprechenden ersten NMOS-Transistor und einer Erdung gebildet ist, aufweist.

8. Festwertspeicher-Bauelement nach Anspruch 7, wobei das Leseverstärkermittel (200) umfaßt:
eine Vorspannungserzeugungsschaltung (250) zum Erzeugen einer Vorspannung;
einen Referenzstrom-Erzeugungsabschnitt (220) mit einem Referenzknoten zum Liefern eines Referenzstroms gemäß der Vorspannung;
eine Lesestrom-Erzeugungsschaltung (230) mit einem Leseknoten, die zum Speisen der zweiten Spalten- Durchgangsgatterschaltung (154) mit dem Lesestrom gemäß der Vorspannung gekoppelt ist;
eine Vorspannungsstrom-Erzeugungsschaltung (240), die zum Speisen der zweiten Spalten-Durchgangsgatterschaltung (154) mit dem Vorspannungsstrom gemäß der Vorspannung gekoppelt ist; und
einen Differenzverstärker (210) zum Vergleichen einer Spannungsdifferenz zwischen dem Referenz- und dem Leseknoten.

9. Festwertspeicher-Bauelement nach Anspruch 8, wobei die zweiten Bitleitungen in eine Vielzahl von Gruppen aufgeteilt sind, die jeweils den Gruppen der ersten Bitleitungen entsprechen, wobei das zweite Ansteuerungsmittel (130) umfaßt:
eine zweite Decodierschaltung (120) zum Erzeugen einer dritten Vielzahl von Ansteuersignalen und einer vierten Vielzahl von Ansteuersignalen;
eine dritte Spalten-Durchgangsgatterschaltung (132) zum Ansteuern von einer der Gruppen der zweiten Bitleitungen als Reaktion auf die dritten Ansteuersignale; und
eine vierte Spalten-Durchgangsgatterschaltung (134), die als Reaktion auf die vierten Ansteuersignale betätigt wird, wobei die vierte Spalten-Durchgangsgatterschaltung (134) den Vorspannungsstrom zu einer der angesteuerten zweiten Bitleitungen über die dritte Spalten- Durchgangsgatterschaltung (132) überträgt, und wobei die vierte Spalten-Durchgangsgatterschaltung (134) veranlaßt, daß die anderen der zweiten Bitleitungen der angesteuerten Gruppe geerdet werden.

10. Halbleiterspeicherbauelement nach Anspruch 9, wobei die dritte Spalten-Durchgangsgatterschaltung (132) eine dritte Vielzahl von Schaltabschnitten (132_1-132_4) umfaßt, die jeweils den dritten Ansteuersignalen und den Gruppen der zweiten Bitleitungen entsprechen, wobei jeder der Schaltabschnitte der dritten Vielzahl aus einer dritten Vielzahl von NMOS-Transistoren mit jeweils einem Stromweg, der zwischen einer entsprechenden zweiten Bitleitung und der vierten Spalten-Durchgangsgatterschaltung (134) gebildet ist, und einem Gate, das ein entsprechendes drittes Ansteuersignal empfängt, besteht.

11. Halbleiterspeicherbauelement nach Anspruch 10, wobei die vierten Ansteuersignale in zweite Lesestrom- Ansteuersignale und zweite Erdungsansteuersignale aufgeteilt sind, wobei die vierte Spalten- Durchgangsgatterschaltung (134) eine vierte Vielzahl von Schaltabschnitten (134_1-134_8) umfaßt, die jeweils den dritten NMOS-Transistoren von jedem der dritten Schaltabschnitte entsprechen, und wobei jeder der vierten Schaltabschnitte aus vierten zwei NMOS-Transistoren besteht, die durch ein entsprechendes Vorspannungsstrom- Ansteuersignal bzw. ein entsprechendes Erdungsansteuersignal durchgesteuert/gesperrt werden.

12. Halbleiterspeicherbauelement nach Anspruch 11, wobei einer der vierten NMOS-Transistoren von jedem der vierten Schaltabschnitte ein Gate, das das entsprechende Vorspannungsstrom-Ansteuersignal empfängt, und einen Stromweg, der zwischen einem entsprechenden dritten NMOS- Transistor und einem dritten Knoten zum Empfangen des Vorspannungsstroms gebildet ist, aufweist, und der andere der zweiten NMOS-Transistoren ein Gate, das das entsprechende Erdungsansteuersignal empfängt, und einen Stromweg, der zwischen einem entsprechenden dritten NMOS- Transistor und der Erdung gebildet ist, aufweist.