JP3615423B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP3615423B2 JP3615423B2 JP18901199A JP18901199A JP3615423B2 JP 3615423 B2 JP3615423 B2 JP 3615423B2 JP 18901199 A JP18901199 A JP 18901199A JP 18901199 A JP18901199 A JP 18901199A JP 3615423 B2 JP3615423 B2 JP 3615423B2
- Authority
- JP
- Japan
- Prior art keywords
- precharge potential
- circuit
- potential
- precharge
- bit line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
Description
【０００１】
【発明の属する技術分野】
この発明は、ノーマルマスクＲＯＭやページモードマスクＲＯＭ等の半導体記憶装置に関するものである。
【０００２】
【従来の技術】
従来、半導体記憶装置としては、図１７(a)〜(i)に示す制御タイミングにより動作する汎用のノーマルマスクＲＯＭがある。このノーマルマスクＲＯＭは、図１７(a)〜(i)に示すように、ロー(Row)アドレスおよびコラム(Colum)アドレス(図１７(a)に示す)の入力後、ワード線立ち上げ(図１７(b)に示す)と同時に、コラムアドレスによってデコードされた所望のビット線,バーチャルＧＮＤ線のプリチャージを実行する(図１７(c)に示す)。また、ビット線とリファレンス線とのイコライズ動作が必要となり、１つのビット線に接続されたメモリセルが多い場合には、ワード線立ち上がり時間の約２倍を要してビット線,バーチャルＧＮＤ線のプリチャージ動作とイコライズ動作とが実行される。そして、上記プリチャージ動作,イコライズ動作の完了後、メモリセルによるビット線センス動作が実行される。このビット線センス動作とは、メモリセルによりビット線の電位が引き込まれるビット線の引き込み動作のことであり、メモリセルがオン状態のトランジスタ(以下、オンＴｒという)ならば、ビット線の電位が下がり、メモリセルがオフ状態のトランジスタ(以下、オフＴｒという)ならば、ビット線のプリチャージ電位が維持される(図１７(e)に示す)。次に、このメモリセルによるビット線センス動作において生じたビット線とリファレンス線との電位差をセンスアンプ(図示せず)によって増幅し、このデータを出力バッファ(図示せず)を介して出力する。
【０００３】
このように、ランダムアクセス機能を有するノーマルマスクＲＯＭでは、ローアドレス,コラムアドレスが同時に入力されて、所望のワード線立ち上げと、所望のビット線のプリチャージ動作,イコライズ動作とを並行して実行する。
【０００４】
また、他の半導体記憶装置としては、図１８に示すものがある(特開平６−１３９７８７号公報参照)。上記半導体記憶装置の制御タイミングを図１９に示している。
【０００５】
図１８において、ＭＣはメモリセル、ＤＭＣはダミーメモリセル、ＰＣ,ＤＰＣはプリチャージ用トランジスタ、ＷＬはワード線、／ＰＲはプリチャージ信号線、ＢＬはビット線、ＤＢＬはダミービット線、１３２はレベル検出回路、１３３はデータ出力回路である。デコード信号ＷＤをインバータ141を介して２入力ＮＯＲ回路130の一方の入力端子に入力すると共に、２入力ＮＯＲ回路130の他方の入力端子にレベル検出回路部１３２からのＤＥ信号を入力している。上記２入力ＮＯＲ回路130の出力端子をワード線ＷＬに接続している。また、クロック信号ＣＬＫを２入力ＮＯＲ回路１３１の一方の入力端子に入力すると共に、２入力ＮＯＲ回路１３１の他方の入力端子に上記ＤＥ信号を入力している。上記２入力ＮＯＲ回路１３１の出力端子をプリチャージ信号線／ＰＲに接続している。上記レベル検出回路部１３２は、インバータ１３５,１３６,フリップフロップ回路１３４,２入力ＮＡＮＤ回路１４３およびインバータ１４４で構成され、上記データ出力回路部１３３は、インバータ１３７,１３８およびフリップフロップ回路１３９で構成されている。
【０００６】
上記構成の半導体記憶装置において、図１９(a)〜(h)に示すように、クロック信号ＣＬＫ(図１９(a)に示す)が“Ｈ”レベルとなる期間を設け、プリチャージ信号／ＰＲ(図１９(b)に示す)を“Ｌ”レベルにすることで、トランジスタＰＣ，ＤＰＣをオンして、ビット線ＢＬおよびダミービット線ＤＢＬのプリチャージを行う(図１９(e),(f)に示す)。
【０００７】
次に、選択されたワード線ＷＬ(図１９(d)に示す)の電位が立ち上がることにより、メモリセルトランジスタＭＣとダミーメモリセルトランジスタＤＭＣとがオンし、メモリセルトランジスタＭＣとダミーメモリセルトランジスタＤＭＣによるビット線ＢＬとダミービット線ＤＢＬのセンスを夫々行う。
【０００８】
その後、ビット線ＢＬの電位がデータ出力回路部１３３内のインバータ１３７の回路閾値よりも低下すると、インバータ１３７の出力は“Ｈ”レベルに増幅され、インバータ１３８は“Ｌ”レベルを出力する。そして、上記インバータ１３８の出力がラッチ回路１３９でラッチされ、出力信号Ｄoutが“Ｌ”レベルとなる(図１９(h)に示す)。
【０００９】
上記ダミーメモリセルトランジスタＤＭＣによるダミービット線ＤＢＬのセンスが行われるため、ダミービット線ＤＢＬの電位もビット線ＢＬの電位と同様に低下する。
【００１０】
その後、ダミービット線ＤＢＬの電位がレベル検出回路部１３２内のインバータ１３５の回路閾値より低下すると、インバータ１３５の出力は“Ｈ”レベルに増幅され、フリップフロップ回路１３４にデータとして電源電圧Ｖccが入力され、出力信号ＤＥは“Ｌ”レベルから“Ｈ”レベルに変化する(図１９(g)に示す)。
【００１１】
そうして、出力信号ＤＥが“Ｈ”レベルに変化すると、出力信号ＤＥが入力される２入力ＮＯＲ回路１３０の出力は“Ｌ”レベルとなり、メモリセルトランジスタＭＣおよびダミーメモリセルトランジスタＤＭＣはオフする。また、出力信号ＤＥが入力される２入力ＮＯＲ回路１３１の出力信号／ＰＲも“Ｌ”レベルとなり、プリチャージ用トランジスタＰＣ,ＤＰＣがオンし、ビット線ＢＬおよびダミービット線ＤＢＬを夫々プリチャージする。
【００１２】
図１８に示す構成の半導体記憶装置では、ＡＳＩＣ(特定用途向集積回路)等のメモリに要求される種々のサイズのメモリを設計するときに、ビット線の負荷容量に依存してプリチャージのタイミングも自動的に変化することになるので、容易に回路設計ができる。
【００１３】
【発明が解決しようとする課題】
ところで、図１７のタイミングにより制御されるノーマルマスクＲＯＭでは、ビット線に接続されたメモリセルの数が多い場合は、ビット線負荷が大きくなり、ビット線,バーチャルＧＮＤ線のプリチャージ動作,イコライズ動作およびメモリセルによるビット線センス動作に要する時間は、アクセスタイムの約５０％を占め、ワード線立ち上がりに要する時間の２倍以上になるデバイスもある。また、ビット線に接続されたメモリセルの数が少ない場合は、ビット線,バーチャルＧＮＤ線のプリチャージ動作,イコライズ動作およびメモリセルによるビット線センスに要する時間は、アクセスタイムの約３０％を占めている。また、アクセスタイムの高速化を目的としてビット線を分割して、ビット線の負荷を低減し、プリチャージ動作,イコライズ動作に要する時間の短縮を図る試みが成されている。しかしながら、上記ビット線を分割する方式では、プリチャージ回路,センスアンプおよびコラムデコーダ等が増加して、大幅なチップサイズの増加を招く結果となる。
【００１４】
また、図１８に示す半導体記憶装置では、データ出力回路部１３３から出力信号Ｄoutが出力されるタイミング以降にビット線ＢＬおよびダミービット線ＤＢＬのプリチャージ動作を行っている。したがって、上記半導体記憶装置では、プリチャージ動作のみを行う期間を有しているため、アクセスタイムの高速化の実現が困難である。
【００１５】
そこで、この発明の目的は、ビット線を分割することなく、アクセスタイムを高速化できる半導体記憶装置を提供することにある。
【００１６】
【課題を解決するための手段】
上記目的を達成するため、この発明の半導体記憶装置は、マトリックス状に配列された複数のメモリセルと、上記複数のメモリセルの同一行のメモリセルを活性化するためのワード線と、上記複数のメモリセルの同一列のメモリセルの一端に接続されたビット線と、上記複数のメモリセルの同一列のメモリセルの他端に接続されたバーチャルＧＮＤ線とを備えた半導体記憶装置であって、読み出し動作時、上記ワード線の立ち上がりが完了すると、選択されたメモリセルの列に接続された上記ビット線の電位とリファレンス線の電位との電位差を表す信号を保持して増幅するセンスアンプと、電源立ち上げ時に全ての上記ビット線,バーチャルＧＮＤ線にプリチャージ電位を供給すると共に、読み出し動作時、上記選択されたメモリセルの列に接続された上記ビット線を上記メモリセルによりセンスする期間終了後、上記選択されていたメモリセルの列に接続された上記ビット線,バーチャルＧＮＤ線にプリチャージ電位を供給するプリチャージ電位供給回路と、読み出し動作時、上記センスアンプによって上記ビット線の電位とリファレンス線の電位との電位差を表す信号を保持すると、上記センスアンプに接続された上記ビット線と上記リファレンス線とを上記センスアンプの増幅動作期間切り離すと共に、グランド電位に接続された上記バーチャルＧＮＤ線を上記センスアンプの増幅動作期間切り離す分離回路とを備え、読み出し動作時に上記分離回路によって上記センスアンプから切り離された上記ビット線 , 上記バーチャルＧＮＤ線に、上記プリチャージ電位供給回路によりプリチャージ電位を供給することを特徴としている。
【００１７】
上記構成の半導体記憶装置によれば、電源立ち上げ時、上記プリチャージ電位供給回路により全ての上記ビット線,バーチャルＧＮＤ線にプリチャージ電位を供給し、スタンバイ時にビット線,バーチャルＧＮＤ線のプリチャージ電位を保持する。そして、読み出し動作時、アドレス入力によってワード線の立ち上げと同時に選択されたメモリセルの列に接続されたビット線,バーチャルＧＮＤ線に対してプリチャージ電位を供給しないことによって、メモリセルによるビット線のセンス(引き)を行う。そして、ワード線の立ち上がりが完了すると、上記センスアンプによって上記選択されたメモリセルの列に接続されたビット線の電位とリファレンス線の電位との電位差を表す信号を保持して増幅する。このとき、上記選択されたメモリセルの列に接続された上記ビット線を上記メモリセルによりセンスする期間終了後、直ちに上記選択されていたメモリセルの列に接続されたビット線,バーチャルＧＮＤ線にプリチャージ電位を供給して、全ての上記ビット線,バーチャルＧＮＤ線のプリチャージ電位を維持する。このように、読み出し動作前に全てのビット線,バーチャルＧＮＤ線のプリチャージ電位を常に維持することによって、ビット線を分割することなく、プリチャージ動作,イコライズ動作に要する時間を節約して、アクセスタイムの高速化が可能となる。さらに、読み出し動作時、選択されたメモリセルの列のビット線 , バーチャルＧＮＤ線においてメモリセルによるビット線のセンス ( 引き ) 完了後、センスアンプによりビット線の電位とリファレンス線の電位との電位差を表す信号を保持すると、上記分離回路によって、センスアンプに接続されたビット線とリファレンス線とをセンスアンプの増幅動作期間切り離すと共に、グランド電位に接続されたバーチャルＧＮＤ線をセンスアンプの増幅動作期間切り離す。したがって、メモリセルによるビット線のセンス ( 引き ) 完了後、直ちに選択されたメモリセルの列のビット線 , バーチャルＧＮＤ線にプリチャージ電位の供給が可能となる。
【００１８】
【００１９】
【００２０】
また、一実施形態の半導体記憶装置は、アドレス入力からデータ出力されるまでの読み出し動作中に新たにアドレスが入力された場合、上記読み出し動作中であることを認識して、上記ビット線,バーチャルＧＮＤ線にプリチャージ電位を供給させるプリチャージ要請信号を上記プリチャージ電位供給回路に出力するアクセス判別回路を備えたことを特徴としている。
【００２１】
上記実施形態によれば、リードデータ出力までに次のアドレスが入力された場合に、上記アクセス判別回路よりプリチャージ要請信号を出力し、新たビット線,バーチャルＧＮＤ線に対してプリチャージ動作を行い、アドレス入力からデータ出力されるまでの読み出し動作中に入力されたイレギュラーなアドレス入力に対応できる。
【００２２】
また、一実施形態の半導体記憶装置は、上記ビット線,バーチャルＧＮＤ線に供給するための常時プリチャージ電位を作成する常時プリチャージ電位作成回路と、上記常時プリチャージ電位作成回路よりも遅い立ち上がり時間で上記ビット線,バーチャルＧＮＤ線に供給するためのパワーオン時プリチャージ電位を作成するパワーオン時プリチャージ電位作成回路と、電源立ち上げ時に上記パワーオン時プリチャージ電位作成回路により作成されたパワーオン時プリチャージ電位を上記プリチャージ電位供給回路に出力した後、上記パワーオン時プリチャージ電位により上記プリチャージ電位供給回路を介して全ての上記ビット線,バーチャルＧＮＤ線のプリチャージが終了したと認識すると、上記常時プリチャージ電位作成回路により作成された常時プリチャージ電位に切り替えて、上記常時プリチャージ電位を上記プリチャージ電位供給回路に出力するプリチャージ電位切替回路とを備えたことを特徴としている。
【００２３】
上記実施形態の半導体記憶装置によれば、電源立ち上げ時に上記パワーオン時プリチャージ電位作成回路により、例えば数マイクロセカンド(μｓ)の立ち上がり時間を要してプリチャージ電位を全ビット線,全バーチャルＧＮＤ線に供給することによって、全ビットプリチャージ動作による瞬時電流を抑制することができる。次に、上記プリチャージ電位切替回路は、上記パワーオン時プリチャージ電位作成回路により供給されたプリチャージ電位と常時プリチャージ電位作成回路により作成されたプリチャージ電位とを比較して、パワーオン時プリチャージ電位作成回路により供給されたプリチャージ電位が所定の電位に達した場合に、プリチャージ電位を常時プリチャージ電位作成回路により作成された常時プリチャージ電位に切り替えて、常時プリチャージ電位をプリチャージ電位供給回路に出力することによって、プリチャージ電位供給回路によるプリチャージ電位の供給能力を向上させ、読み出し動作時に瞬時にプリチャージ電位が供給可能となる。
【００２４】
【発明の実施の形態】
以下、この発明の半導体記憶装置を図示の実施の形態により詳細に説明する。
【００２５】
図１はこの発明の実施の一形態の半導体記憶装置としてのランダムアクセス機能を有するノーマルＭＲＯＭの要部のブロック図である。図１に示すように、このノーマルＭＲＯＭは、マトリックス状に配列された複数のメモリセル(図示せず)が８列毎に分割された複数のメモリブロックBlock0〜Blocknを有するメモリセルアレイ１と、上記メモリセルアレイ１のメモリセルの一端に接続されたビット線ＢＬ0〜ＢＬ7にプリチャージ電位を供給するプリチャージ電位供給回路としてのＶREF電位供給回路２と、読み出し動作時に入力されたコラムアドレスにより指定されたメモリブロックを選択するコラムセレクタ３と、上記メモリセルアレイ１のメモリセルの他端に接続されたバーチャルＧＮＤ線ＶＧ0〜ＶＧ7にプリチャージ電位を供給するプリチャージ電位供給回路としてのＶREF電位供給回路４と、読み出し動作時に入力されたコラムアドレスにより指定されたメモリブロックを選択するコラムセレクタ５と、センスアンプイネーブル信号ＳＡＥに基づいて上記ビット線ＢＬ0〜ＢＬ7を切り離すビット線分離回路１１と、センスアンプイネーブル信号ＳＡＥに基づいて上記ビット線分離回路１１を介してビット線ＢＬ0〜ＢＬ7の電位とリファレンス線(図示せず)の電位との電位差を表す信号を増幅するセンスアンプ１２と、上記センスアンプイネーブル信号ＳＡＥに基づいて上記バーチャルＧＮＤ線ＶＧ0〜ＶＧ7を切り離すバーチャルＧＮＤ線分離回路１３と、上記バーチャルＧＮＤ線分離回路１３を介してバーチャルＧＮＤ線ＶＧ0〜ＶＧ7に接続されたバーチャルＧＮＤ線作成回路１４とを備えている。上記バーチャルＧＮＤ線作成回路１４は、入力されるアドレスによって所望のバーチャルＧＮＤ線ＶＧ0〜ＶＧ7にグランド電位を与える。
【００２６】
また、図２に示すように、上記シンクロナスＭＲＯＭは、電源立ち上げ時に全ての上記ビット線ＢＬ0〜ＢＬ7,バーチャルＧＮＤ線ＶＧ0〜ＶＧ7に所定の立ち上がり時間でパワーオン時プリチャージ電位ＶREFpを供給するパワーオン時プリチャージ電位作成回路２１と、電源立ち上げ後に上記ビット線ＢＬ0〜ＢＬ7,バーチャルＧＮＤ線ＶＧ0〜ＶＧ7に常時プリチャージ電位ＶREFnを供給する常時プリチャージ電位作成回路２２と、上記パワーオン時プリチャージ電位作成回路２１からのパワーオン時プリチャージ電位ＶREFpまたは上記常時プリチャージ電位作成回路２２からの常時プリチャージ電位ＶREFnのいずれか一方を切り替えて出力するプリチャージ電位切替回路２３と、ワード線立ち上がり認識信号とビット線センス完了信号とを受けて、センスアンプイネーブル信号を出力するセンスアンプイネーブル回路２４と、出力バッファイネーブル信号とＡＴＤ(Address Transition Detector；アドレス遷移検出器)からのアドレス遷移信号(およびＣＥ遷移信号)とを受けて、(デバイス)アクセス信号とプリチャージ要請信号とを出力するアクセス判別回路２５と、コラム選択信号Cselb0〜Cselbn,Cselv0〜Cselvnを出力するコラムセレクタ制御回路２６とを備えている。
【００２７】
また、図３は上記パワーオン時プリチャージ電位作成回路２１の要部の構成を示す図であり、常時プリチャージ電位作成回路２２の常時プリチャージ電位ＶREFn出力を、パワーオン時プリチャージ電位作成回路２１内のシリーズ抵抗Ｒ10(約２ＭΩ)の一端に接続している。上記シリーズ抵抗Ｒ10は、複数の抵抗が直列接続されている。
【００２８】
上記パワーオン時プリチャージ電位作成回路２１(図２に示す)が電源の立ち上がりを検出した後、常時プリチャージ電位作成回路２２により常時プリチャージ電位ＶREFnを作成し、パワーオン時プリチャージ電位作成回路２１内のシリーズ抵抗Ｒ10(約２ＭΩ)に常時プリチャージ電位ＶREFnを入力する。このシリーズ抵抗Ｒ10を通過した出力信号は、パワーオン時プリチャージ電位ＶREFp(sel0),ＶREFp(sel1),…,ＶREFp(seln)に至るまで、常時プリチャージ電位ＶREFnとなり、メモリセルアレイ１にプリチャージ電位を供給する。
【００２９】
上記パワーオン時プリチャージ電位作成回路２１は、電源の立ち上がり後、全ビット線をプリチャージ電位にすることを目的としているが、瞬時に全ビット線プリチャージを実行すると過大な瞬時電流が発生する。そこで、この瞬時電流を抑制するために、常時プリチャージ電位ＶREFnをメモリセルアレイ１内に時分割に供給する。すなわち、上記常時プリチャージ電位ＶREFnを約２ＭΩの抵抗Ｒ10の一端に入力し、抵抗Ｒ10の一端から他端に向かって順次抵抗Ｒ10の途中よりパワーオン時プリチャージ電位ＶREFp(sel0)〜ＶREFp(seln)を取り出し、取り出されたパワーオン時プリチャージ電位ＶREFp(sel0)〜ＶREFp(seln)をビット線に供給することによって、小さい抵抗値を介してパワーオン時プリチャージ電位ＶREFn(sel0)が印加されたビット線から、大きい抵抗値を介してパワーオン時プリチャージ電位ＶREFn(seln)が印加されたビット線の順にプリチャージされるのである。このようにして全ビット線プリチャージを実行することによって、瞬時電流を抑制することができる。
【００３０】
また、図４は上記常時プリチャージ電位作成回路２２とプリチャージ電位切替回路２３の詳細ブロック図である。図４に示すように、差動アンプ２３Ａと複数のプリチャージ電位切替用マルチプレクサ２３Ｂ,２３Ｂ,…とでプリチャージ電位切替回路２３が構成されている。
【００３１】
上記パワーオン時プリチャージ電位作成回路２１(図２に示す)からのパワーオン時プリチャージ電位ＶREFp(seln)を差動アンプ２３Ａの一方の入力端子に入力し、常時プリチャージ電位作成回路２２からの常時プリチャージ電位ＶREFnを差動アンプ２３Ａの他方の入力端子に入力している。また、パワーオン時プリチャージ電位作成回路２１(図２に示す)からのパワーオン時プリチャージ電位ＶREFp(sel0)〜ＶREFp(seln)をプリチャージ電位切替用マルチプレクサ２３Ｂ,２３Ｂ,…の一方の入力端子に夫々入力し、常時プリチャージ電位作成回路２２からの常時プリチャージ電位ＶREFnをプリチャージ電位切替用マルチプレクサ２３Ｂ,２３Ｂ,…の他方の入力端子に夫々入力している。
【００３２】
図４に示すように、上記プリチャージ電位切替回路２４内の差動アンプ２３Ａは、入力されたパワーオン時プリチャージ電位ＶREFp(seln)と常時プリチャージ電位ＶREFnの４／５の電位とを比較して、パワーオン時プリチャージ電位ＶREFp(seln)が常時プリチャージ電位ＶREFnの４／５の電位を超えた時点で差動アンプ２３Ａは、“Ｈ”レベルの切替信号ＣＨＶREFを出力する。そうすると、電源の立ち上がり時のプリチャージが完了したものとして、プリチャージ電位切替用マルチプレクサ２３Ｂ,２３Ｂ,…から出力されるプリチャージ電位は、パワーオン時プリチャージ電位ＶREFp(sel0)〜ＶREFp(seln)から常時プリチャージ電位ＶREFnに切り替る。
【００３３】
また、図５は上記常時プリチャージ電位作成回路２２の回路図である。図５に示すように、ゲートがグランドＧＮＤに接続されたＰチャネル型トランジスタＴ1のソースに電源電圧Ｖccを印加し、そのトランジスタＴ1のドレインにＰチャネル型トランジスタＴ2のソースを接続している。上記トランジスタＴ2のゲートをグランドＧＮＤに接続している。そして、上記トランジスタＴ2のドレインにＮチャネル型トランジスタＴ3のドレインを接続し、トランジスタＴ3のソースにＮチャネル型トランジスタＴ4のドレインを接続し、以下同様にＮチャネル型トランジスタＴ5〜Ｔ14を直列に接続している。そして、上記Ｎチャネル型トランジスタＴ3〜Ｔ14のゲートを互いに接続すると共に、トランジスタＴ11〜Ｔ14のソースをグランドＧＮＤに夫々接続している。そうして、上記Ｎチャネル型トランジスタＴ6のドレインから常時プリチャージ電位ＶREFnを出力する。
【００３４】
また、図６は上記差動アンプ２３Ａの回路図を示している。図６に示すように、上記差動アンプ２３Ａは、互いにゲートが接続され、ソースに電源電圧Ｖccが印加されたＰチャネル型トランジスタＰ1,Ｐ2と、上記トランジスタＰ1のゲート,ドレインにドレインが接続されたＮチャネル型トランジスタＮ1と、上記トランジスタＰ2のドレインにドレインが接続され、ゲートにパワーオン時プリチャージ電位ＶREFp(seln)が印加されたＮチャネル型トランジスタＮ2と、上記トランジスタＮ1,Ｎ2のソースにドレインが接続され、ソースがグランドＧＮＤに接続されたＮチャネル型トランジスタＮ3と、上記常時プリチャージ電位ＶREFnが一端に印加され、他端がグランドＧＮＤに接続された抵抗Ｒ11とを備えている。上記常時プリチャージ電位ＶREFnを抵抗Ｒ11により分圧した電圧をトランジスタＮ1のゲートに印加している。
【００３５】
上記差動アンプ２３Ａは、入力されたパワーオン時プリチャージ電位ＶREFn(seln)と常時プリチャージ電位ＶREFnの４／５の電位とを比較して、パワーオン時プリチャージ電位ＶREFn(seln)が常時プリチャージ電位ＶREFnの４／５の電位を超えた時点で差動アンプ２３Ａは、“Ｈ”レベルの切替信号ＣＨＶREFを出力する。
【００３６】
また、図７は上記プリチャージ電位切替用マルチプレクサ２３B(図５に示す)の回路図である。なお、図７はプリチャージ電圧ＶREF(sel0)を出力するプリチャージ電位切替用マルチプレクサ２３Bについて示し、他のプリチャージ電圧ＶREF(sel1)〜ＶREF(seln)を出力するプリチャージ電位切替用マルチプレクサ２３Bについても同様である。
【００３７】
図７に示すように、上記プリチャージ電位切替用マルチプレクサ２３Bは、差動アンプ２３Aからの切替信号ＣＨＶREFがゲートに入力され、ドレインに常時プリチャージ電位ＶREFnが印加されたＮチャネル型トランジスタＮ11と、上記トランジスタＮ11のドレインにソースが接続され、ゲートに切替信号／ＣＨＶREFが入力されたＰチャネル型トランジスタＰ11と、上記トランジスタＰ11のゲートにゲートが接続され、ドレインにパワーオン時プリチャージ電位ＶREFp(sel0)が印加されたＰチャネル型トランジスタＰ12とを備え、上記トランジスタＮ11,Ｎ12のソースとトランジスタＰ11,Ｎ12のドレインとを互いに接続している。上記トランジスタＮ11,Ｎ12のソースとトランジスタＰ11,Ｎ12のドレインとの接続点からプリチャージ電圧ＶREF(sel0)を出力する。
【００３８】
上記プリチャージ電位切替用マルチプレクサ２３Bは、切替信号ＣＨＶREFが“Ｌ”レベルのとき、パワーオン時プリチャージ電位作成回路２２からのパワーオン時プリチャージ電位ＶREFp(sel0)〜ＶREFp(seln)を選択し、プリチャージ電位ＶREF(sel0)〜ＶREF(seln)として出力することによって、プリチャージ電位を時分割に供給する。また、上記プリチャージ電位切替用マルチプレクサ２３Bは、切替信号ＣＨＶREFが“Ｈ”レベルのとき、常時プリチャージ電位作成回路２２からのプリチャージ電位の供給能力が大きい常時プリチャージ電位ＶREFnを選択し、プリチャージ電位ＶREF(sel0)〜ＶREF(seln)として出力することによって、読み出し動作時に瞬時にプリチャージ電位を供給可能とする。
【００３９】
また、図８は図１に示すメモリブロックBlock0と、コラムセレクタ３,５およびＶREF電位供給回路２およびＶREF電位供給回路４の回路図を示している。なお、他のメモリブロックBlock1〜Blocknにおいても同様の構成をしている。
【００４０】
図８に示すように、メモリセルアレイ１(図１に示す)のメモリブロックBlock0の同一列のメモリセル(図示せず)の一端にビット線ＢＬ0〜ＢＬ7を接続している。上記ビット線ＢＬ0〜ＢＬ7にトランジスタＴＢ0〜ＴＢ7の一端を夫々接続し、トランジスタＴＢ0〜ＴＢ7の他端に電源電圧Ｖccを夫々印加している。上記トランジスタＴＢ0〜ＴＢ7の各ゲートにゲート信号線ＳＧ0を接続し、そのゲート信号線ＳＧ0の一端にインバータＩＶ10の出力端子を接続し、インバータＩＶ10の入力端子にコラム選択信号Cselb0を入力している。上記トランジスタＴＢ0〜ＴＢ7とインバータＩＶ10とでＶREF電位供給回路２を構成している。上記インバータＩＶ10の電源入力端子にプリチャージ電圧ＶREF(sel0)を印加している。また、上記ビット線ＢＬ0〜ＢＬ7は、選択トランジスタＳＴＢ0〜ＳＴＢ7を夫々介してビット線分離回路１１(図１に示す)に接続されている。上記選択トランジスタＳＴＢ0〜ＳＴＢ7の各ゲートにコラム選択信号Cselb0を入力している。上記選択トランジスタＳＴＢ0〜ＳＴＢ7でコラムセレクタ３(図１に示す)を構成している。
【００４１】
一方、上記メモリセルアレイ１の同一列のメモリセルの他端にバーチャルＧＮＤ線ＶＧ0〜ＶＧ7を接続している。上記バーチャルＧＮＤ線ＶＧ0〜ＶＧ7にトランジスタＴＶ0〜ＴＶ7の一端を夫々接続し、トランジスタＴＶ0〜ＴＶ7の他端に電源電圧Ｖccを夫々印加している。上記トランジスタＴＶ0〜ＴＶ7の各ゲートにゲート信号線ＳＧ1を接続し、そのゲート信号線ＳＧ1の一端にインバータＩＶ11の出力端子を接続し、インバータＩＶ11の入力端子にコラム選択信号Cselv0を入力している。上記トランジスタＴＶ0〜ＴＶ7とインバータＩＶ11とでＶREF電位供給回路４(図１に示す)を構成している。上記インバータＩＶ11の電源入力端子にＶREF(sel0)を印加している。また、上記バーチャルＧＮＤ線ＶＧ0〜ＶＧ7は、選択トランジスタＳＴＶ0〜ＳＴＶ7を夫々介してバーチャルＧＮＤ線分離回路１３(図１に示す)に接続されている。上記選択トランジスタＳＴＶ0〜ＳＴＶ7の各ゲートにコラム選択信号Cselv0を入力している。上記選択トランジスタＳＴＶ0〜ＳＴＶ7でコラムセレクタ５(図１に示す)を構成している。なお、図示しないが、各メモリブロックBlock0〜Blocknの同一行のメモリセルを活性化するワード線を設けている。
【００４２】
図８において、電源投入時、上記コラムセレクタ３,５のコラム選択信号Cselb0,Cselv0は、全て“Ｌ”レベルを保持している。したがって、ＶREF電位供給回路２内のゲート信号線ＳＧ0およびＶREF電位供給回路４内のゲート信号線ＳＧ1は、プリチャージ電位切替回路２３からのプリチャージ電位ＶREF(sel0)となる。特に、電源投入時は、プリチャージ電位切替回路２３からのプリチャージ電位ＶREF(sel0)としてパワーオン時プリチャージ電位作成回路２１のパワーオン時プリチャージ電位ＶREFp(sel0)が選択され、全ビット線ＢＬ0〜ＢＬ7,全バーチャルＧＮＤ線ＶＧ0〜ＶＧ7には、
ＶREFp(sel0)−Ｖth
の電位が供給される(ＶthはトランジスタＴＢ0〜ＴＢ7,ＴＶ0〜ＴＶ7のスレッショルド電圧)。
【００４３】
その後、プリチャージ電位ＶREF(sel0)は、パワーオン時プリチャージ電位作成回路２１のパワーオン時プリチャージ電位ＶREFn(sel0〜ｎ)からプリチャージ電位作成回路２２の常時プリチャージ電位ＶREFnに切り替わり、引き続き待機時には、ＶREF電位供給回路２内のゲート信号線ＳＧ0に常時プリチャージ電位ＶREFnが供給されると共に、ＶREF電位供給回路４内のゲート信号線ＳＧ1に常時プリチャージ電位ＶREFnが供給される。したがって、全ビット線ＢＬ0〜ＢＬ7,全バーチャルＧＮＤ線ＶＧ0〜ＶＧ7には、
ＶREFn−Ｖth
の電位が供給される。ただし、全ビット線ＢＬ0〜ＢＬ7,全バーチャルＧＮＤ線ＶＧ0〜ＶＧ7には、電源投入時に、
ＶREFp(sel0)−Ｖth
のプリチャージ電位が供給されており、ビット線リークおよびバーチャルＧＮＤ線ワークを補う程度のものであり、スタンバイ電流は数十μＡと考えられる。
【００４４】
読み出し動作時にはコラムアドレスでアクセスされないビット線,バーチャルＧＮＤ線には、待機時と同様に、
ＶREFn−Ｖth
のプリチャージ電位が保持されている。
【００４５】
また、読み出し動作時にコラムアドレスによりアクセスされるビット線,バーチャルＧＮＤ線に対しては、ＶREF電位供給回路２内のゲート信号線ＳＧ0にＧＮＤ電位が供給されると共に、ＶREF電位供給回路４内のゲート信号線ＳＧ1にＧＮＤ電位が供給されるために、プリチャージ電位が供給されることがない。
【００４６】
このように、コラムアドレスが入力されてからワード線立ち上がり完了までは、ビット線,バーチャルＧＮＤ線にプリチャージ電位が供給されることがなく、メモリセルによるビット線のセンス(引き)を可能にしている。
【００４７】
また、図９は上記コラムセレクタ制御回路２６の一部の回路図であり、一組のコラム選択信号Cselb0,Cselv0を出力する回路について示している。なお、他のコラム選択信号Cselb1〜Cselbn,Cselv1〜Cselvnを出力する回路は、コラムアドレスの入力条件が異なる以外は同様の回路構成であり、図と説明を省略する。
【００４８】
図９に示すように、上記コラムセレクタ制御回路２６は、コラムアドレスＣＡ４,ＣＡ５,ＣＡ６とワード線立ち上がり期間認識信号とが入力された４入力ＮＡＮＤ回路４０と、上記４入力ＮＡＮＤ回路４０の出力端子が入力端子に夫々接続され、コラム選択信号Cselb0〜Cselbn,Cselv0〜Cselvnを夫々出力するインバータＩＶ21,ＩＶ22とを有している。なお、図９において、３つのコラムアドレスＣＡ４,ＣＡ５,ＣＡ６を入力した場合、コラム選択信号は８通りが得られる。しかしながら、入力されるコラムアドレスの数は、メモリブロック等の構成に応じて設定すればよい。
【００４９】
また、図１０はＡＴＤからのアドレス遷移信号およびＡＴＤからのＣＥ遷移信号を遅延させてワード線立ち上がり認識信号を得るための遅延回路を示しており、複数のインバータＩＶ30を直列に接続し、初段のインバータＩＶ30の入力端子にＡＴＤからのアドレス遷移信号およびＡＴＤからのＣＥ遷移信号を入力し、最終段のインバータＩＶ30の出力端子からワード線立ち上がり認識信号を出力する。
【００５０】
また、図１１はビット線アクセス期間認識回路２８の回路図を示しており、ＡＴＤからのアドレス遷移信号およびＡＴＤからのＣＥ遷移信号を２入力ＮＯＲ回路４１の一方の入力端子に入力し、その２入力ＮＯＲ回路４１の出力端子を２入力ＮＯＲ回路４２の一方の入力端子に接続している。また、上記ワード線立ち上がり認識信号を２入力ＮＯＲ回路４２の他方の入力端子に入力し、その２入力ＮＯＲ回路４２の出力端子を２入力ＮＯＲ回路４１の他方の入力端子に接続している。また、上記２入力ＮＯＲ回路４２の出力端子からワード線立ち上がり期間認識信号を出力する。
【００５１】
さらに、図１２は上記ビット線分離回路１１,センスアンプ１２の要部の回路図を示しており、リファレンス線をＮチャネル型トランジスタＮ21のドレインに接続し、トランジスタＮ21のゲートにセンスアンプイネーブル回路２４(図２に示す)からのセンスアンプイネーブル信号ＳＡＥを入力している。上記トランジスタＮ21のドレインにＰチャネル型トランジスタＰ21のソースを接続し、トランジスタＮ21のソースにトランジスタＰ21のドレインを接続している。上記トランジスタＰ21のゲートにセンスアンプイネーブル信号／ＳＡＥを入力している。また、ビット線をＮチャネル型トランジスタＮ22のドレインに接続し、トランジスタＮ22のゲートにセンスアンプイネーブル信号ＳＡＥを入力している。上記トランジスタＮ22のドレインにＰチャネル型トランジスタＰ22のソースを接続し、トランジスタＮ22のソースにトランジスタＰ22のドレインを接続している。上記トランジスタＰ22のゲートにセンスアンプイネーブル信号／ＳＡＥを入力している。上記Ｎチャネル型トランジスタＮ21,Ｎ22およびＰチャネル型トランジスタＰ21,Ｐ22をビット線毎に設けて、ビット線分離回路１１(図１に示す)を構成している。
【００５２】
そして、上記センスアンプイネーブル信号／ＳＡＥがゲートに入力されたＰチャネル型トランジスタＰ23のソースに電源電圧Ｖccを印加し、トランジスタＰ23のドレインにＰチャネル型トランジスタＰ24のソースを接続している。上記トランジスタＰ24のドレインにトランジスタＮ21のソースを接続している。上記トランジスタＰ24のドレインにＮチャネル型トランジスタＮ24のドレインを接続し、トランジスタＮ24のソースにＰチャネル型トランジスタＮ23のドレインを接続している。上記トランジスタＮ23のゲートにセンスアンプイネーブル信号ＳＡＥを入力し、トランジスタＮ23のソースをグランドＧＮＤに接続している。また、上記トランジスタＰ23のドレインにＰチャネル型トランジスタＰ25のソースを接続している。上記トランジスタＰ25のドレインにトランジスタＮ22のソースを接続している。上記トランジスタＰ25のドレインにＮチャネル型トランジスタＮ25のドレインを接続し、トランジスタＮ25のソースにトランジスタＮ23のドレインを接続している。上記トランジスタＰ25のゲートとトランジスタＮ25のゲートとにトランジスタＰ24のドレインを接続している。また、上記トランジスタＰ24のゲートとトランジスタＮ24のゲートにトランジスタＰ25のドレインを接続している。そうして、上記トランジスタＰ25のドレインとトランジスタＮ25のドレインとの接続点よりセンスアンプ信号を出力する。上記Ｐチャネル型トランジスタＰ23,Ｐ24,Ｐ25とＮチャネル型トランジスタＮ23,Ｎ24,Ｎ25とをビット線毎に設けて、センスアンプ１２(図１に示す)を構成している。
【００５３】
図１２に示すように、ビット線分離回路１１は、センスアンプ１２にラッチ型センスアンプを使用することによって、センスアンプ出力をラッチすると同時に、センスアンプイネーブル信号ＳＡＥを使用して、センスアンプ１２とビット線,レファレンス線を切り離すことによって、センスアンプ１２によるリードデータ増幅動作と、ビット線分離回路１１,バーチャルＧＮＤ線分離回路１３により分離されたビット線,バーチャルＧＮＤ線のプリチャージ動作とを並行して実行することができる。
【００５４】
また、図１３は上記ワード線立ち上がり認識信号を遅延させてビット線センス完了信号を得るための遅延回路を示しており、複数のインバータＩＶ40を直列に接続し、初段のインバータＩＶ40の入力端子にワード線立ち上がり認識信号を入力し、最終段のインバータＩＶ40の出力端子からビット線センス完了信号を出力する。
【００５５】
また、図１４はセンスアンプイネーブル回路２４の回路図を示しており、ワード線立ち上がり認識信号を２入力ＮＯＲ回路４１の一方の入力端子に入力し、その２入力ＮＯＲ回路４１の出力端子を２入力ＮＯＲ回路４２の一方の入力端子に接続している。また、上記ビット線センス完了信号を２入力ＮＯＲ回路４２の他方の入力端子に入力し、その２入力ＮＯＲ回路４２の出力端子を２入力ＮＯＲ回路４１の他方の入力端子に接続している。また、上記２入力ＮＯＲ回路４２の出力端子からセンスアンプイネーブル信号ＳＡＥを出力する。
【００５６】
また、図１５は上記アクセス判別回路２５の回路図を示しており、フリップフロップ回路５１の入力端子Ｄに電源電圧Ｖccを印加すると共に、フリップフロップ回路５１のクロック入力端子ＣＫにＡＴＤからのアドレス遷移信号およびＡＴＤからのＣＥ遷移信号を入力している。さらに、上記フリップフロップ回路５１の出力端子Ｑをフリップフロップ回路５２の入力端子Ｄに接続すると共に、フリップフロップ回路５２のクロック入力端子ＣＫにＡＴＤからのアドレス遷移信号およびＡＴＤからのＣＥ遷移信号を入力している。上記フリップフロップ回路５１,５２のリセット入力端子Ｒに出力バッファイネーブル信号を入力している。そして、上記フリップフロップ回路５１の出力端子Ｑから(デバイス)アクセス信号を出力し、フリップフロップ回路５２の出力端子Ｑからプリチャージ要請信号を出力する。
【００５７】
上記構成のノーマルＭＲＯＭにおいて、ロウアドレス,コラムアドレスが同時に入力されると、ワード線立ち上がり認識信号は“Ｌ”レベル、ＡＴＤからのアドレス遷移およびＡＴＤからのＣＥ遷移信号は“Ｈ”レベルとなり、ビット線アクセス期間認識回路２８(図１１に示す)から出力されるワード線立ち上がり期間認識信号が“Ｌ”レベルとなる。そして、上記コラムセレクタ制御回路２６(図９に示す)は、入力されたコラムアドレス(ＣＡ４,ＣＡ５,ＣＡ６)をデコードして、読み出し動作時のワード線立ち上がり認識回路２８(図１０に示す)から出力されるワード線立ち上がり期間認識信号が“Ｈ”レベルとなるときにのみ、コラム選択信号Cselb０〜Cselbｎ,Cselv０〜Cselvｎのうちの所望のコラム選択信号が“Ｈ”レベルとなり、その“Ｈ”レベルのコラム選択信号に対応するビット線およびバーチャルＧＮＤ線がアクセスされる(メモリセルによるビット線のセンスを開始)。
【００５８】
次に、上記ワード線立ち上がりが完了すると、ワード線立ち上がり認識信号は“Ｈ”レベル、ＡＴＤからのアドレス遷移およびＡＴＤからのＣＥ遷移信号は“Ｌ”レベルとなり、ビット線アクセス期間認識回路２８(図１１に示す)から出力されるワード線立ち上がり期間認識信号が“Ｌ”レベルとなる。そして、上記センスアンプイネーブル回路２４(図１４に示す)に入力されるワード線立ち上がり認識信号が“Ｈ”レベルとなり、センスアンプイネーブル信号ＳＡＥが“Ｈ”レベルとなり、ビット線分離回路１１(図１に示す)とラッチ型センスアンプ１２(図１に示す)との間のビット線電位とリファレンス線電位とを保持するノードの電位の増幅がセンスアンプ１２により開始される。このとき、ビット線センス完了信号は“Ｌ”レベルである。
【００５９】
このとき、上記ワード線立ち上がり期間認識信号が“Ｌ”レベルであるので、コラムセレクタ制御回路２６(図１０に示す)のコラムセレクタ３,５を選択していたコラム選択信号が“Ｌ”レベルとなり、アクセスされていたコラムセレクタ３,５がディスエーブルとなる。上記コラム選択信号が“Ｌ”レベルとなると、選択されていたメモリブロックのＶREF電位供給回路２,４のゲート信号線ＳＧ0,ＳＧ1に常時プリチャージ電位ＶREFnを供給して、選択されていたビット線,バーチャルＧＮＤ線をプリチャージする。
【００６０】
次に、ビット線センス完了信号が“Ｈ”レベルになると、センスアンプイネーブル回路２４のセンスアンプイネーブル信号ＳＡＥが“Ｌ”レベルとなることで、ビット線分離回路１１,バーチャルＧＮＤ線分離回路１４によりビット線ＢＬ0〜ＢＬn,バーチャルＧＮＤ線ＶＧ0〜ＶＧnがラッチ型センスアンプ１２と分離されるため、同時にアクセスされていたビット線,バーチャルＧＮＤ線に対しても、ＶREF電位供給回路２,４によってプリチャージ動作が開始され、リードデータ出力までにビット線のプリチャージ動作が完了する。
【００６１】
そして、上記リードデータ出力後に次のコラムアドレスＣＢが入力された場合、全ビット線および全バーチャルＧＮＤ線のプリチャージが完了しているために、ワード線の立ち上がりと並行して、コラムアドレスＣＢによりアクセスされるビット線,バーチャルＧＮＤ線に対しては、アクセスされたメモリセルにおいて、直ちにビット線センスが開始される。
【００６２】
図１６(a)〜(h)は上記ノーマルＭＲＯＭのタイミング図を示している。図１６(a)〜(h)では、コラムアドレスＣＡ,ＣＢにより選択されたメモリブロックに対する読み出し動作を示している。
【００６３】
ランダムアクセスモードを有するノーマルＲＯＭのアクセスタイムを改善するには、図１６に示すように、コラムアドレス(図１６(a)に示す)入力およびチップイネーブル信号ＣＥ入力時に、ビット線およびバーチャルＧＮＤ線のプリチャージ動作およびイコライズ動作が完了していると、ローアドレスによるワード線の立ち上げ(図１６(b)に示す)と同時に、コラムアドレスによるビット線のアクセス、つまり所望のメモリセルによるビット線センス動作が実行される(図１６(c),(f)に示す)。すなわち、メモリセルがオンＴｒならば、ビット線の電位が下がる一方、メモリセルがオフＴｒならば、ビット線はプリチャージ電位を維持するのである。
【００６４】
したがって、最初のコラムアドレスＣＡの読み出し動作において、ワード線の立ち上がり時にメモリセルによるビット線のセンス動作が進行しており、ワード線の立ち上がり完了後、センスアンプイネーブルＡ(図１６(d)に示す)に基づいてセンスアンプ１２によるビット線の増幅動作が実行すると共に、ゲート信号線ＳＧ0,ＳＧ1が“Ｈ”レベルになる。そうすると、ビット線,バーチャルＧＮＤ線は、再びプリチャージされる。そして、データ出力Ａ(図１６(e)に示す)を出力する。
【００６５】
同様に、次のコラムアドレスＣＢの読み出し動作において、ワード線の立ち上がり時にメモリセルによるビット線のセンス動作が進行しており、ワード線の立ち上がり完了後、センスアンプイネーブルＢ(図１６(g)に示す)に基づいてセンスアンプ１２によるビット線の増幅動作が実行すると共に、ゲート信号線ＳＧ0,ＳＧ1が“Ｈ”レベルになる。そうすると、ビット線,バーチャルＧＮＤ線は、再びプリチャージされる。そして、データ出力Ｂ(図１６(h)に示す)を出力する。
【００６６】
つまり、全ビットプリチャージ方式を導入することによって、ビット線プリチャージ時間,イコライズ時間およびメモリセルによるビット線センス動作時間を削減でき、アクセスタイムの高速化が図れる。
【００６７】
このように、全ビットプリチャージ方式を採用し、アドレス入力時およびＣＥ信号入力時に、全てのビット線のプリチャージ動作およびイコライズ動作が完了して、所望のプリチャージ電位を維持することによって、アクセスタイムの高速化が可能となり、また、全ビットプリチャージ動作の完了後のスタンバイ電流,動作電流が従来のマスクＲＯＭ並みとする新規マスクＲＯＭを提供することができる。
【００６８】
また、図１２に示すビット線分離回路１１は、センスアンプ１２にラッチ型センスアンプを使用することによって、センスアンプ出力をラッチすると同時に、センスアンプイネーブル信号ＳＡＥを使用してセンスアンプ１２に接続されていたビット線,バーチャルＧＮＤ線を切り離すことによって、ビット線,バーチャルＧＮＤ線のプリチャージ動作を可能にしている。
【００６９】
したがって、図１６のタイミング図に示すように、センスアンプ１２によるリードデータ増幅動作と、ビット線分離回路１１,バーチャルＧＮＤ線分離回路１３によって夫々分離されたビット線,バーチャルＧＮＤ線のプリチャージ動作とを並行して実行することを可能にしている。
【００７０】
次に、図１５に示すように、アドレス入力(ＡＴＤからのアドレス遷移信号およびＡＴＤからのＣＥ遷移信号が“Ｈ”レベルとなることで前段のラッチ回路は“Ｈ”レベルを出力)からリードデータ出力までの期間において、アクセス判別回路２５によってアクセス中か否かを判別し、アクセス中ならば、(デバイス)アクセス信号(“Ｈ”レベル)を出力する。そして、アドレス入力後、リードデータ出力までに次のアドレスが入力された場合(ＡＴＤからのアドレス遷移信号およびＡＴＤからのＣＥ遷移信号が“Ｈ”レベルとなることで、後段のラッチ回路は“Ｈ”レベルを出力)には、プリチャージ要請信号(“Ｈ”レベル)をアクセス判別回路２５から出力する。上記プリチャージ要請信号によって、新しいアドレスによってアクセスされたビット線,バーチャルＧＮＤ線に対して、新たにプリチャージ動作を行う。
【００７１】
このように、入力されたアドレスに対するデータ出力が完了するまでに次のアドレスが入力された場合には、今までアクセス中のビット線,バーチャルＧＮＤ線に対して、プリチャージ動作が完了していないために、新たにプリチャージ動作を行う必要が生じており、この場合のみ新たなプリチャージ動作時間が余分に必要となる。したがって、アドレス入力からデータ出力されるまでの読み出し動作中に新たにアドレスが入力された場合のみ、次の読み出し動作は従来と同様のアクセスタイムとなる。
【００７２】
上記実施の形態では、半導体記憶装置としてノーマルマスクＲＯＭについて説明したが、ページモードＭＲＯＭ等の他の半導体記憶装置に適用してもよい。
【００７３】
【発明の効果】
以上より明らかなように、この発明の半導体記憶装置は、全ビット線プリチャージ方式をランダムアクセスを行うノーマルマスクＲＯＭ等に適用することによって、従来方式と比較して、プリチャージ時間,イコライズ時間およびメモリセルによるビット線のセンス動作時間が削減可能となり、アクセスタイムを高速化できる。これは、ビット線プリチャージ時間およびビット線イコライズ時間がワード線の立ち上がり時間の約２倍を要するノーマルマスクＲＯＭに対して特に有効である。
【００７４】
また、高速アクセスを目的としてビット線を２分割してビット線のプリチャージ,イコライズ時間の削減を図ったマスクＲＯＭでは、センスアンプ,プリチャージ用の回路およびコラムデコーダ等が２倍必要となり、チップサイズの増加は約２０％程であったが、この発明を適用することによって、メモリセルによるビット線のセンス時間の削減により約１０ｎｓ程の高速化が可能となると共に、チップサイズの増加は約１０％未満となる。
【００７５】
また、さらなる高速化のためにワード線を分割した場合でも、ワード線の立ち上がり完了と同時にセンスアンプによってビット線の増幅ができるので、さらなるアクセスタイムの高速化が図れる。
【００７６】
さらに、電源立ち上げ時、パワーオン時プリチャージ電位作成回路によって、常時プリチャージ電位作成回路よりも遅い立ち上がり時間でプリチャージ電位を全ビット線,全バーチャルＧＮＤ線に供給することによって、全ビットプリチャージ動作による瞬時電流を抑制することができる。次に、上記プリチャージ電位切替回路は、上記パワーオン時プリチャージ電位作成回路により供給されたプリチャージ電位と常時プリチャージ電位作成回路により作成されたプリチャージ電位とを比較して、パワーオン時プリチャージ電位作成回路により供給されたプリチャージ電位が一定電位に達した場合には、プリチャージ電位を常時プリチャージ電位作成回路により作成されたプリチャージ電位に切り替えて、プリチャージ電位供給回路に出力することによって、プリチャージ電位の供給能力を向上させ、読み出し動作時に瞬時にプリチャージ電位を供給することが可能となる。
【図面の簡単な説明】
【図１】図１はこの発明の半導体記憶装置としてのノーマルＭＲＯＭの要部のブロック図である。
【図２】図２は上記ノーマルＭＲＯＭの周辺部のブロック図である。
【図３】図３は上記ノーマルＭＲＯＭのパワーオン時プリチャージ電位作成回路の要部の構成を示す図である。
【図４】図４は上記ノーマルＭＲＯＭの常時プリチャージ電位作成回路とプリチャージ電位切替回路のブロック図である。
【図５】図５は上記ノーマルＭＲＯＭの常時プリチャージ電位作成回路の回路図である。
【図６】図６は上記ノーマルＭＲＯＭの差動アンプの回路図である。
【図７】図７は上記ノーマルＭＲＯＭのプリチャージ電位切替用マルチプレクサの回路図である。
【図８】図８は上記ノーマルＭＲＯＭのコラムセレクタとＶREF電位供給回路の回路図である。
【図９】図９は上記ノーマルＭＲＯＭのコラムセレクタ制御回路の一部の回路図である。
【図１０】図１０はＡＴＤからのアドレス遷移信号およびＡＴＤからのＣＥ遷移信号を遅延させてワード線立ち上がり認識信号を得る回路の回路図である。
【図１１】図１１は上記ノーマルＭＲＯＭのビット線アクセス期間認識回路の回路図である。
【図１２】図１２は上記ノーマルＭＲＯＭのビット線分離回路およびセンスアンプの要部の回路図である。
【図１３】図１３はワード線立ち上がり認識信号を遅延させてビット線センス完了信号を得る回路の回路図である。
【図１４】図１３は上記ノーマルＭＲＯＭのセンスアンプイネーブル回路の回路図である。
【図１５】図１５は上記ノーマルＭＲＯＭのアクセス判別回路の回路図である。
【図１６】図１６は上記ノーマルＭＲＯＭの制御タイミング図である。
【図１７】図１７は従来のノーマルＭＲＯＭの制御タイミング図である。
【図１８】図１８は従来の半導体記憶装置の回路図である。
【図１９】図１９は上記半導体記憶装置の制御タイミング図である。
【符号の説明】
１…メモリセルアレイ、
２,４…ＶREF電位供給回路、
３,５…コラムセレクタ、
１１…ビット線分離回路、
１２…センスアンプ、
１３…バーチャルＧＮＤ線分離回路、
１４…バーチャルＧＮＤ線作成回路、
２１…パワーオン時プリチャージ電位作成回路、
２２…常時プリチャージ電位作成回路、
２３…プリチャージ電位切替回路、
２３Ａ…差動アンプ、
２３Ｂ…プリチャージ電位切替用マルチプレクサ、
２４…センスアンプイネーブル回路、
２５…アクセス判別回路、
２６…コラムセレクタ制御回路、
２８…ビット線アクセス期間認識回路。
【発明の属する技術分野】
この発明は、ノーマルマスクＲＯＭやページモードマスクＲＯＭ等の半導体記憶装置に関するものである。
【０００２】
【従来の技術】
従来、半導体記憶装置としては、図１７(a)〜(i)に示す制御タイミングにより動作する汎用のノーマルマスクＲＯＭがある。このノーマルマスクＲＯＭは、図１７(a)〜(i)に示すように、ロー(Row)アドレスおよびコラム(Colum)アドレス(図１７(a)に示す)の入力後、ワード線立ち上げ(図１７(b)に示す)と同時に、コラムアドレスによってデコードされた所望のビット線,バーチャルＧＮＤ線のプリチャージを実行する(図１７(c)に示す)。また、ビット線とリファレンス線とのイコライズ動作が必要となり、１つのビット線に接続されたメモリセルが多い場合には、ワード線立ち上がり時間の約２倍を要してビット線,バーチャルＧＮＤ線のプリチャージ動作とイコライズ動作とが実行される。そして、上記プリチャージ動作,イコライズ動作の完了後、メモリセルによるビット線センス動作が実行される。このビット線センス動作とは、メモリセルによりビット線の電位が引き込まれるビット線の引き込み動作のことであり、メモリセルがオン状態のトランジスタ(以下、オンＴｒという)ならば、ビット線の電位が下がり、メモリセルがオフ状態のトランジスタ(以下、オフＴｒという)ならば、ビット線のプリチャージ電位が維持される(図１７(e)に示す)。次に、このメモリセルによるビット線センス動作において生じたビット線とリファレンス線との電位差をセンスアンプ(図示せず)によって増幅し、このデータを出力バッファ(図示せず)を介して出力する。
【０００３】
このように、ランダムアクセス機能を有するノーマルマスクＲＯＭでは、ローアドレス,コラムアドレスが同時に入力されて、所望のワード線立ち上げと、所望のビット線のプリチャージ動作,イコライズ動作とを並行して実行する。
【０００４】
また、他の半導体記憶装置としては、図１８に示すものがある(特開平６−１３９７８７号公報参照)。上記半導体記憶装置の制御タイミングを図１９に示している。
【０００５】
図１８において、ＭＣはメモリセル、ＤＭＣはダミーメモリセル、ＰＣ,ＤＰＣはプリチャージ用トランジスタ、ＷＬはワード線、／ＰＲはプリチャージ信号線、ＢＬはビット線、ＤＢＬはダミービット線、１３２はレベル検出回路、１３３はデータ出力回路である。デコード信号ＷＤをインバータ141を介して２入力ＮＯＲ回路130の一方の入力端子に入力すると共に、２入力ＮＯＲ回路130の他方の入力端子にレベル検出回路部１３２からのＤＥ信号を入力している。上記２入力ＮＯＲ回路130の出力端子をワード線ＷＬに接続している。また、クロック信号ＣＬＫを２入力ＮＯＲ回路１３１の一方の入力端子に入力すると共に、２入力ＮＯＲ回路１３１の他方の入力端子に上記ＤＥ信号を入力している。上記２入力ＮＯＲ回路１３１の出力端子をプリチャージ信号線／ＰＲに接続している。上記レベル検出回路部１３２は、インバータ１３５,１３６,フリップフロップ回路１３４,２入力ＮＡＮＤ回路１４３およびインバータ１４４で構成され、上記データ出力回路部１３３は、インバータ１３７,１３８およびフリップフロップ回路１３９で構成されている。
【０００６】
上記構成の半導体記憶装置において、図１９(a)〜(h)に示すように、クロック信号ＣＬＫ(図１９(a)に示す)が“Ｈ”レベルとなる期間を設け、プリチャージ信号／ＰＲ(図１９(b)に示す)を“Ｌ”レベルにすることで、トランジスタＰＣ，ＤＰＣをオンして、ビット線ＢＬおよびダミービット線ＤＢＬのプリチャージを行う(図１９(e),(f)に示す)。
【０００７】
次に、選択されたワード線ＷＬ(図１９(d)に示す)の電位が立ち上がることにより、メモリセルトランジスタＭＣとダミーメモリセルトランジスタＤＭＣとがオンし、メモリセルトランジスタＭＣとダミーメモリセルトランジスタＤＭＣによるビット線ＢＬとダミービット線ＤＢＬのセンスを夫々行う。
【０００８】
その後、ビット線ＢＬの電位がデータ出力回路部１３３内のインバータ１３７の回路閾値よりも低下すると、インバータ１３７の出力は“Ｈ”レベルに増幅され、インバータ１３８は“Ｌ”レベルを出力する。そして、上記インバータ１３８の出力がラッチ回路１３９でラッチされ、出力信号Ｄoutが“Ｌ”レベルとなる(図１９(h)に示す)。
【０００９】
上記ダミーメモリセルトランジスタＤＭＣによるダミービット線ＤＢＬのセンスが行われるため、ダミービット線ＤＢＬの電位もビット線ＢＬの電位と同様に低下する。
【００１０】
その後、ダミービット線ＤＢＬの電位がレベル検出回路部１３２内のインバータ１３５の回路閾値より低下すると、インバータ１３５の出力は“Ｈ”レベルに増幅され、フリップフロップ回路１３４にデータとして電源電圧Ｖccが入力され、出力信号ＤＥは“Ｌ”レベルから“Ｈ”レベルに変化する(図１９(g)に示す)。
【００１１】
そうして、出力信号ＤＥが“Ｈ”レベルに変化すると、出力信号ＤＥが入力される２入力ＮＯＲ回路１３０の出力は“Ｌ”レベルとなり、メモリセルトランジスタＭＣおよびダミーメモリセルトランジスタＤＭＣはオフする。また、出力信号ＤＥが入力される２入力ＮＯＲ回路１３１の出力信号／ＰＲも“Ｌ”レベルとなり、プリチャージ用トランジスタＰＣ,ＤＰＣがオンし、ビット線ＢＬおよびダミービット線ＤＢＬを夫々プリチャージする。
【００１２】
図１８に示す構成の半導体記憶装置では、ＡＳＩＣ(特定用途向集積回路)等のメモリに要求される種々のサイズのメモリを設計するときに、ビット線の負荷容量に依存してプリチャージのタイミングも自動的に変化することになるので、容易に回路設計ができる。
【００１３】
【発明が解決しようとする課題】
ところで、図１７のタイミングにより制御されるノーマルマスクＲＯＭでは、ビット線に接続されたメモリセルの数が多い場合は、ビット線負荷が大きくなり、ビット線,バーチャルＧＮＤ線のプリチャージ動作,イコライズ動作およびメモリセルによるビット線センス動作に要する時間は、アクセスタイムの約５０％を占め、ワード線立ち上がりに要する時間の２倍以上になるデバイスもある。また、ビット線に接続されたメモリセルの数が少ない場合は、ビット線,バーチャルＧＮＤ線のプリチャージ動作,イコライズ動作およびメモリセルによるビット線センスに要する時間は、アクセスタイムの約３０％を占めている。また、アクセスタイムの高速化を目的としてビット線を分割して、ビット線の負荷を低減し、プリチャージ動作,イコライズ動作に要する時間の短縮を図る試みが成されている。しかしながら、上記ビット線を分割する方式では、プリチャージ回路,センスアンプおよびコラムデコーダ等が増加して、大幅なチップサイズの増加を招く結果となる。
【００１４】
また、図１８に示す半導体記憶装置では、データ出力回路部１３３から出力信号Ｄoutが出力されるタイミング以降にビット線ＢＬおよびダミービット線ＤＢＬのプリチャージ動作を行っている。したがって、上記半導体記憶装置では、プリチャージ動作のみを行う期間を有しているため、アクセスタイムの高速化の実現が困難である。
【００１５】
そこで、この発明の目的は、ビット線を分割することなく、アクセスタイムを高速化できる半導体記憶装置を提供することにある。
【００１６】
【課題を解決するための手段】
上記目的を達成するため、この発明の半導体記憶装置は、マトリックス状に配列された複数のメモリセルと、上記複数のメモリセルの同一行のメモリセルを活性化するためのワード線と、上記複数のメモリセルの同一列のメモリセルの一端に接続されたビット線と、上記複数のメモリセルの同一列のメモリセルの他端に接続されたバーチャルＧＮＤ線とを備えた半導体記憶装置であって、読み出し動作時、上記ワード線の立ち上がりが完了すると、選択されたメモリセルの列に接続された上記ビット線の電位とリファレンス線の電位との電位差を表す信号を保持して増幅するセンスアンプと、電源立ち上げ時に全ての上記ビット線,バーチャルＧＮＤ線にプリチャージ電位を供給すると共に、読み出し動作時、上記選択されたメモリセルの列に接続された上記ビット線を上記メモリセルによりセンスする期間終了後、上記選択されていたメモリセルの列に接続された上記ビット線,バーチャルＧＮＤ線にプリチャージ電位を供給するプリチャージ電位供給回路と、読み出し動作時、上記センスアンプによって上記ビット線の電位とリファレンス線の電位との電位差を表す信号を保持すると、上記センスアンプに接続された上記ビット線と上記リファレンス線とを上記センスアンプの増幅動作期間切り離すと共に、グランド電位に接続された上記バーチャルＧＮＤ線を上記センスアンプの増幅動作期間切り離す分離回路とを備え、読み出し動作時に上記分離回路によって上記センスアンプから切り離された上記ビット線 , 上記バーチャルＧＮＤ線に、上記プリチャージ電位供給回路によりプリチャージ電位を供給することを特徴としている。
【００１７】
上記構成の半導体記憶装置によれば、電源立ち上げ時、上記プリチャージ電位供給回路により全ての上記ビット線,バーチャルＧＮＤ線にプリチャージ電位を供給し、スタンバイ時にビット線,バーチャルＧＮＤ線のプリチャージ電位を保持する。そして、読み出し動作時、アドレス入力によってワード線の立ち上げと同時に選択されたメモリセルの列に接続されたビット線,バーチャルＧＮＤ線に対してプリチャージ電位を供給しないことによって、メモリセルによるビット線のセンス(引き)を行う。そして、ワード線の立ち上がりが完了すると、上記センスアンプによって上記選択されたメモリセルの列に接続されたビット線の電位とリファレンス線の電位との電位差を表す信号を保持して増幅する。このとき、上記選択されたメモリセルの列に接続された上記ビット線を上記メモリセルによりセンスする期間終了後、直ちに上記選択されていたメモリセルの列に接続されたビット線,バーチャルＧＮＤ線にプリチャージ電位を供給して、全ての上記ビット線,バーチャルＧＮＤ線のプリチャージ電位を維持する。このように、読み出し動作前に全てのビット線,バーチャルＧＮＤ線のプリチャージ電位を常に維持することによって、ビット線を分割することなく、プリチャージ動作,イコライズ動作に要する時間を節約して、アクセスタイムの高速化が可能となる。さらに、読み出し動作時、選択されたメモリセルの列のビット線 , バーチャルＧＮＤ線においてメモリセルによるビット線のセンス ( 引き ) 完了後、センスアンプによりビット線の電位とリファレンス線の電位との電位差を表す信号を保持すると、上記分離回路によって、センスアンプに接続されたビット線とリファレンス線とをセンスアンプの増幅動作期間切り離すと共に、グランド電位に接続されたバーチャルＧＮＤ線をセンスアンプの増幅動作期間切り離す。したがって、メモリセルによるビット線のセンス ( 引き ) 完了後、直ちに選択されたメモリセルの列のビット線 , バーチャルＧＮＤ線にプリチャージ電位の供給が可能となる。
【００１８】
【００１９】
【００２０】
また、一実施形態の半導体記憶装置は、アドレス入力からデータ出力されるまでの読み出し動作中に新たにアドレスが入力された場合、上記読み出し動作中であることを認識して、上記ビット線,バーチャルＧＮＤ線にプリチャージ電位を供給させるプリチャージ要請信号を上記プリチャージ電位供給回路に出力するアクセス判別回路を備えたことを特徴としている。
【００２１】
上記実施形態によれば、リードデータ出力までに次のアドレスが入力された場合に、上記アクセス判別回路よりプリチャージ要請信号を出力し、新たビット線,バーチャルＧＮＤ線に対してプリチャージ動作を行い、アドレス入力からデータ出力されるまでの読み出し動作中に入力されたイレギュラーなアドレス入力に対応できる。
【００２２】
また、一実施形態の半導体記憶装置は、上記ビット線,バーチャルＧＮＤ線に供給するための常時プリチャージ電位を作成する常時プリチャージ電位作成回路と、上記常時プリチャージ電位作成回路よりも遅い立ち上がり時間で上記ビット線,バーチャルＧＮＤ線に供給するためのパワーオン時プリチャージ電位を作成するパワーオン時プリチャージ電位作成回路と、電源立ち上げ時に上記パワーオン時プリチャージ電位作成回路により作成されたパワーオン時プリチャージ電位を上記プリチャージ電位供給回路に出力した後、上記パワーオン時プリチャージ電位により上記プリチャージ電位供給回路を介して全ての上記ビット線,バーチャルＧＮＤ線のプリチャージが終了したと認識すると、上記常時プリチャージ電位作成回路により作成された常時プリチャージ電位に切り替えて、上記常時プリチャージ電位を上記プリチャージ電位供給回路に出力するプリチャージ電位切替回路とを備えたことを特徴としている。
【００２３】
上記実施形態の半導体記憶装置によれば、電源立ち上げ時に上記パワーオン時プリチャージ電位作成回路により、例えば数マイクロセカンド(μｓ)の立ち上がり時間を要してプリチャージ電位を全ビット線,全バーチャルＧＮＤ線に供給することによって、全ビットプリチャージ動作による瞬時電流を抑制することができる。次に、上記プリチャージ電位切替回路は、上記パワーオン時プリチャージ電位作成回路により供給されたプリチャージ電位と常時プリチャージ電位作成回路により作成されたプリチャージ電位とを比較して、パワーオン時プリチャージ電位作成回路により供給されたプリチャージ電位が所定の電位に達した場合に、プリチャージ電位を常時プリチャージ電位作成回路により作成された常時プリチャージ電位に切り替えて、常時プリチャージ電位をプリチャージ電位供給回路に出力することによって、プリチャージ電位供給回路によるプリチャージ電位の供給能力を向上させ、読み出し動作時に瞬時にプリチャージ電位が供給可能となる。
【００２４】
【発明の実施の形態】
以下、この発明の半導体記憶装置を図示の実施の形態により詳細に説明する。
【００２５】
図１はこの発明の実施の一形態の半導体記憶装置としてのランダムアクセス機能を有するノーマルＭＲＯＭの要部のブロック図である。図１に示すように、このノーマルＭＲＯＭは、マトリックス状に配列された複数のメモリセル(図示せず)が８列毎に分割された複数のメモリブロックBlock0〜Blocknを有するメモリセルアレイ１と、上記メモリセルアレイ１のメモリセルの一端に接続されたビット線ＢＬ0〜ＢＬ7にプリチャージ電位を供給するプリチャージ電位供給回路としてのＶREF電位供給回路２と、読み出し動作時に入力されたコラムアドレスにより指定されたメモリブロックを選択するコラムセレクタ３と、上記メモリセルアレイ１のメモリセルの他端に接続されたバーチャルＧＮＤ線ＶＧ0〜ＶＧ7にプリチャージ電位を供給するプリチャージ電位供給回路としてのＶREF電位供給回路４と、読み出し動作時に入力されたコラムアドレスにより指定されたメモリブロックを選択するコラムセレクタ５と、センスアンプイネーブル信号ＳＡＥに基づいて上記ビット線ＢＬ0〜ＢＬ7を切り離すビット線分離回路１１と、センスアンプイネーブル信号ＳＡＥに基づいて上記ビット線分離回路１１を介してビット線ＢＬ0〜ＢＬ7の電位とリファレンス線(図示せず)の電位との電位差を表す信号を増幅するセンスアンプ１２と、上記センスアンプイネーブル信号ＳＡＥに基づいて上記バーチャルＧＮＤ線ＶＧ0〜ＶＧ7を切り離すバーチャルＧＮＤ線分離回路１３と、上記バーチャルＧＮＤ線分離回路１３を介してバーチャルＧＮＤ線ＶＧ0〜ＶＧ7に接続されたバーチャルＧＮＤ線作成回路１４とを備えている。上記バーチャルＧＮＤ線作成回路１４は、入力されるアドレスによって所望のバーチャルＧＮＤ線ＶＧ0〜ＶＧ7にグランド電位を与える。
【００２６】
また、図２に示すように、上記シンクロナスＭＲＯＭは、電源立ち上げ時に全ての上記ビット線ＢＬ0〜ＢＬ7,バーチャルＧＮＤ線ＶＧ0〜ＶＧ7に所定の立ち上がり時間でパワーオン時プリチャージ電位ＶREFpを供給するパワーオン時プリチャージ電位作成回路２１と、電源立ち上げ後に上記ビット線ＢＬ0〜ＢＬ7,バーチャルＧＮＤ線ＶＧ0〜ＶＧ7に常時プリチャージ電位ＶREFnを供給する常時プリチャージ電位作成回路２２と、上記パワーオン時プリチャージ電位作成回路２１からのパワーオン時プリチャージ電位ＶREFpまたは上記常時プリチャージ電位作成回路２２からの常時プリチャージ電位ＶREFnのいずれか一方を切り替えて出力するプリチャージ電位切替回路２３と、ワード線立ち上がり認識信号とビット線センス完了信号とを受けて、センスアンプイネーブル信号を出力するセンスアンプイネーブル回路２４と、出力バッファイネーブル信号とＡＴＤ(Address Transition Detector；アドレス遷移検出器)からのアドレス遷移信号(およびＣＥ遷移信号)とを受けて、(デバイス)アクセス信号とプリチャージ要請信号とを出力するアクセス判別回路２５と、コラム選択信号Cselb0〜Cselbn,Cselv0〜Cselvnを出力するコラムセレクタ制御回路２６とを備えている。
【００２７】
また、図３は上記パワーオン時プリチャージ電位作成回路２１の要部の構成を示す図であり、常時プリチャージ電位作成回路２２の常時プリチャージ電位ＶREFn出力を、パワーオン時プリチャージ電位作成回路２１内のシリーズ抵抗Ｒ10(約２ＭΩ)の一端に接続している。上記シリーズ抵抗Ｒ10は、複数の抵抗が直列接続されている。
【００２８】
上記パワーオン時プリチャージ電位作成回路２１(図２に示す)が電源の立ち上がりを検出した後、常時プリチャージ電位作成回路２２により常時プリチャージ電位ＶREFnを作成し、パワーオン時プリチャージ電位作成回路２１内のシリーズ抵抗Ｒ10(約２ＭΩ)に常時プリチャージ電位ＶREFnを入力する。このシリーズ抵抗Ｒ10を通過した出力信号は、パワーオン時プリチャージ電位ＶREFp(sel0),ＶREFp(sel1),…,ＶREFp(seln)に至るまで、常時プリチャージ電位ＶREFnとなり、メモリセルアレイ１にプリチャージ電位を供給する。
【００２９】
上記パワーオン時プリチャージ電位作成回路２１は、電源の立ち上がり後、全ビット線をプリチャージ電位にすることを目的としているが、瞬時に全ビット線プリチャージを実行すると過大な瞬時電流が発生する。そこで、この瞬時電流を抑制するために、常時プリチャージ電位ＶREFnをメモリセルアレイ１内に時分割に供給する。すなわち、上記常時プリチャージ電位ＶREFnを約２ＭΩの抵抗Ｒ10の一端に入力し、抵抗Ｒ10の一端から他端に向かって順次抵抗Ｒ10の途中よりパワーオン時プリチャージ電位ＶREFp(sel0)〜ＶREFp(seln)を取り出し、取り出されたパワーオン時プリチャージ電位ＶREFp(sel0)〜ＶREFp(seln)をビット線に供給することによって、小さい抵抗値を介してパワーオン時プリチャージ電位ＶREFn(sel0)が印加されたビット線から、大きい抵抗値を介してパワーオン時プリチャージ電位ＶREFn(seln)が印加されたビット線の順にプリチャージされるのである。このようにして全ビット線プリチャージを実行することによって、瞬時電流を抑制することができる。
【００３０】
また、図４は上記常時プリチャージ電位作成回路２２とプリチャージ電位切替回路２３の詳細ブロック図である。図４に示すように、差動アンプ２３Ａと複数のプリチャージ電位切替用マルチプレクサ２３Ｂ,２３Ｂ,…とでプリチャージ電位切替回路２３が構成されている。
【００３１】
上記パワーオン時プリチャージ電位作成回路２１(図２に示す)からのパワーオン時プリチャージ電位ＶREFp(seln)を差動アンプ２３Ａの一方の入力端子に入力し、常時プリチャージ電位作成回路２２からの常時プリチャージ電位ＶREFnを差動アンプ２３Ａの他方の入力端子に入力している。また、パワーオン時プリチャージ電位作成回路２１(図２に示す)からのパワーオン時プリチャージ電位ＶREFp(sel0)〜ＶREFp(seln)をプリチャージ電位切替用マルチプレクサ２３Ｂ,２３Ｂ,…の一方の入力端子に夫々入力し、常時プリチャージ電位作成回路２２からの常時プリチャージ電位ＶREFnをプリチャージ電位切替用マルチプレクサ２３Ｂ,２３Ｂ,…の他方の入力端子に夫々入力している。
【００３２】
図４に示すように、上記プリチャージ電位切替回路２４内の差動アンプ２３Ａは、入力されたパワーオン時プリチャージ電位ＶREFp(seln)と常時プリチャージ電位ＶREFnの４／５の電位とを比較して、パワーオン時プリチャージ電位ＶREFp(seln)が常時プリチャージ電位ＶREFnの４／５の電位を超えた時点で差動アンプ２３Ａは、“Ｈ”レベルの切替信号ＣＨＶREFを出力する。そうすると、電源の立ち上がり時のプリチャージが完了したものとして、プリチャージ電位切替用マルチプレクサ２３Ｂ,２３Ｂ,…から出力されるプリチャージ電位は、パワーオン時プリチャージ電位ＶREFp(sel0)〜ＶREFp(seln)から常時プリチャージ電位ＶREFnに切り替る。
【００３３】
また、図５は上記常時プリチャージ電位作成回路２２の回路図である。図５に示すように、ゲートがグランドＧＮＤに接続されたＰチャネル型トランジスタＴ1のソースに電源電圧Ｖccを印加し、そのトランジスタＴ1のドレインにＰチャネル型トランジスタＴ2のソースを接続している。上記トランジスタＴ2のゲートをグランドＧＮＤに接続している。そして、上記トランジスタＴ2のドレインにＮチャネル型トランジスタＴ3のドレインを接続し、トランジスタＴ3のソースにＮチャネル型トランジスタＴ4のドレインを接続し、以下同様にＮチャネル型トランジスタＴ5〜Ｔ14を直列に接続している。そして、上記Ｎチャネル型トランジスタＴ3〜Ｔ14のゲートを互いに接続すると共に、トランジスタＴ11〜Ｔ14のソースをグランドＧＮＤに夫々接続している。そうして、上記Ｎチャネル型トランジスタＴ6のドレインから常時プリチャージ電位ＶREFnを出力する。
【００３４】
また、図６は上記差動アンプ２３Ａの回路図を示している。図６に示すように、上記差動アンプ２３Ａは、互いにゲートが接続され、ソースに電源電圧Ｖccが印加されたＰチャネル型トランジスタＰ1,Ｐ2と、上記トランジスタＰ1のゲート,ドレインにドレインが接続されたＮチャネル型トランジスタＮ1と、上記トランジスタＰ2のドレインにドレインが接続され、ゲートにパワーオン時プリチャージ電位ＶREFp(seln)が印加されたＮチャネル型トランジスタＮ2と、上記トランジスタＮ1,Ｎ2のソースにドレインが接続され、ソースがグランドＧＮＤに接続されたＮチャネル型トランジスタＮ3と、上記常時プリチャージ電位ＶREFnが一端に印加され、他端がグランドＧＮＤに接続された抵抗Ｒ11とを備えている。上記常時プリチャージ電位ＶREFnを抵抗Ｒ11により分圧した電圧をトランジスタＮ1のゲートに印加している。
【００３５】
上記差動アンプ２３Ａは、入力されたパワーオン時プリチャージ電位ＶREFn(seln)と常時プリチャージ電位ＶREFnの４／５の電位とを比較して、パワーオン時プリチャージ電位ＶREFn(seln)が常時プリチャージ電位ＶREFnの４／５の電位を超えた時点で差動アンプ２３Ａは、“Ｈ”レベルの切替信号ＣＨＶREFを出力する。
【００３６】
また、図７は上記プリチャージ電位切替用マルチプレクサ２３B(図５に示す)の回路図である。なお、図７はプリチャージ電圧ＶREF(sel0)を出力するプリチャージ電位切替用マルチプレクサ２３Bについて示し、他のプリチャージ電圧ＶREF(sel1)〜ＶREF(seln)を出力するプリチャージ電位切替用マルチプレクサ２３Bについても同様である。
【００３７】
図７に示すように、上記プリチャージ電位切替用マルチプレクサ２３Bは、差動アンプ２３Aからの切替信号ＣＨＶREFがゲートに入力され、ドレインに常時プリチャージ電位ＶREFnが印加されたＮチャネル型トランジスタＮ11と、上記トランジスタＮ11のドレインにソースが接続され、ゲートに切替信号／ＣＨＶREFが入力されたＰチャネル型トランジスタＰ11と、上記トランジスタＰ11のゲートにゲートが接続され、ドレインにパワーオン時プリチャージ電位ＶREFp(sel0)が印加されたＰチャネル型トランジスタＰ12とを備え、上記トランジスタＮ11,Ｎ12のソースとトランジスタＰ11,Ｎ12のドレインとを互いに接続している。上記トランジスタＮ11,Ｎ12のソースとトランジスタＰ11,Ｎ12のドレインとの接続点からプリチャージ電圧ＶREF(sel0)を出力する。
【００３８】
上記プリチャージ電位切替用マルチプレクサ２３Bは、切替信号ＣＨＶREFが“Ｌ”レベルのとき、パワーオン時プリチャージ電位作成回路２２からのパワーオン時プリチャージ電位ＶREFp(sel0)〜ＶREFp(seln)を選択し、プリチャージ電位ＶREF(sel0)〜ＶREF(seln)として出力することによって、プリチャージ電位を時分割に供給する。また、上記プリチャージ電位切替用マルチプレクサ２３Bは、切替信号ＣＨＶREFが“Ｈ”レベルのとき、常時プリチャージ電位作成回路２２からのプリチャージ電位の供給能力が大きい常時プリチャージ電位ＶREFnを選択し、プリチャージ電位ＶREF(sel0)〜ＶREF(seln)として出力することによって、読み出し動作時に瞬時にプリチャージ電位を供給可能とする。
【００３９】
また、図８は図１に示すメモリブロックBlock0と、コラムセレクタ３,５およびＶREF電位供給回路２およびＶREF電位供給回路４の回路図を示している。なお、他のメモリブロックBlock1〜Blocknにおいても同様の構成をしている。
【００４０】
図８に示すように、メモリセルアレイ１(図１に示す)のメモリブロックBlock0の同一列のメモリセル(図示せず)の一端にビット線ＢＬ0〜ＢＬ7を接続している。上記ビット線ＢＬ0〜ＢＬ7にトランジスタＴＢ0〜ＴＢ7の一端を夫々接続し、トランジスタＴＢ0〜ＴＢ7の他端に電源電圧Ｖccを夫々印加している。上記トランジスタＴＢ0〜ＴＢ7の各ゲートにゲート信号線ＳＧ0を接続し、そのゲート信号線ＳＧ0の一端にインバータＩＶ10の出力端子を接続し、インバータＩＶ10の入力端子にコラム選択信号Cselb0を入力している。上記トランジスタＴＢ0〜ＴＢ7とインバータＩＶ10とでＶREF電位供給回路２を構成している。上記インバータＩＶ10の電源入力端子にプリチャージ電圧ＶREF(sel0)を印加している。また、上記ビット線ＢＬ0〜ＢＬ7は、選択トランジスタＳＴＢ0〜ＳＴＢ7を夫々介してビット線分離回路１１(図１に示す)に接続されている。上記選択トランジスタＳＴＢ0〜ＳＴＢ7の各ゲートにコラム選択信号Cselb0を入力している。上記選択トランジスタＳＴＢ0〜ＳＴＢ7でコラムセレクタ３(図１に示す)を構成している。
【００４１】
一方、上記メモリセルアレイ１の同一列のメモリセルの他端にバーチャルＧＮＤ線ＶＧ0〜ＶＧ7を接続している。上記バーチャルＧＮＤ線ＶＧ0〜ＶＧ7にトランジスタＴＶ0〜ＴＶ7の一端を夫々接続し、トランジスタＴＶ0〜ＴＶ7の他端に電源電圧Ｖccを夫々印加している。上記トランジスタＴＶ0〜ＴＶ7の各ゲートにゲート信号線ＳＧ1を接続し、そのゲート信号線ＳＧ1の一端にインバータＩＶ11の出力端子を接続し、インバータＩＶ11の入力端子にコラム選択信号Cselv0を入力している。上記トランジスタＴＶ0〜ＴＶ7とインバータＩＶ11とでＶREF電位供給回路４(図１に示す)を構成している。上記インバータＩＶ11の電源入力端子にＶREF(sel0)を印加している。また、上記バーチャルＧＮＤ線ＶＧ0〜ＶＧ7は、選択トランジスタＳＴＶ0〜ＳＴＶ7を夫々介してバーチャルＧＮＤ線分離回路１３(図１に示す)に接続されている。上記選択トランジスタＳＴＶ0〜ＳＴＶ7の各ゲートにコラム選択信号Cselv0を入力している。上記選択トランジスタＳＴＶ0〜ＳＴＶ7でコラムセレクタ５(図１に示す)を構成している。なお、図示しないが、各メモリブロックBlock0〜Blocknの同一行のメモリセルを活性化するワード線を設けている。
【００４２】
図８において、電源投入時、上記コラムセレクタ３,５のコラム選択信号Cselb0,Cselv0は、全て“Ｌ”レベルを保持している。したがって、ＶREF電位供給回路２内のゲート信号線ＳＧ0およびＶREF電位供給回路４内のゲート信号線ＳＧ1は、プリチャージ電位切替回路２３からのプリチャージ電位ＶREF(sel0)となる。特に、電源投入時は、プリチャージ電位切替回路２３からのプリチャージ電位ＶREF(sel0)としてパワーオン時プリチャージ電位作成回路２１のパワーオン時プリチャージ電位ＶREFp(sel0)が選択され、全ビット線ＢＬ0〜ＢＬ7,全バーチャルＧＮＤ線ＶＧ0〜ＶＧ7には、
ＶREFp(sel0)−Ｖth
の電位が供給される(ＶthはトランジスタＴＢ0〜ＴＢ7,ＴＶ0〜ＴＶ7のスレッショルド電圧)。
【００４３】
その後、プリチャージ電位ＶREF(sel0)は、パワーオン時プリチャージ電位作成回路２１のパワーオン時プリチャージ電位ＶREFn(sel0〜ｎ)からプリチャージ電位作成回路２２の常時プリチャージ電位ＶREFnに切り替わり、引き続き待機時には、ＶREF電位供給回路２内のゲート信号線ＳＧ0に常時プリチャージ電位ＶREFnが供給されると共に、ＶREF電位供給回路４内のゲート信号線ＳＧ1に常時プリチャージ電位ＶREFnが供給される。したがって、全ビット線ＢＬ0〜ＢＬ7,全バーチャルＧＮＤ線ＶＧ0〜ＶＧ7には、
ＶREFn−Ｖth
の電位が供給される。ただし、全ビット線ＢＬ0〜ＢＬ7,全バーチャルＧＮＤ線ＶＧ0〜ＶＧ7には、電源投入時に、
ＶREFp(sel0)−Ｖth
のプリチャージ電位が供給されており、ビット線リークおよびバーチャルＧＮＤ線ワークを補う程度のものであり、スタンバイ電流は数十μＡと考えられる。
【００４４】
読み出し動作時にはコラムアドレスでアクセスされないビット線,バーチャルＧＮＤ線には、待機時と同様に、
ＶREFn−Ｖth
のプリチャージ電位が保持されている。
【００４５】
また、読み出し動作時にコラムアドレスによりアクセスされるビット線,バーチャルＧＮＤ線に対しては、ＶREF電位供給回路２内のゲート信号線ＳＧ0にＧＮＤ電位が供給されると共に、ＶREF電位供給回路４内のゲート信号線ＳＧ1にＧＮＤ電位が供給されるために、プリチャージ電位が供給されることがない。
【００４６】
このように、コラムアドレスが入力されてからワード線立ち上がり完了までは、ビット線,バーチャルＧＮＤ線にプリチャージ電位が供給されることがなく、メモリセルによるビット線のセンス(引き)を可能にしている。
【００４７】
また、図９は上記コラムセレクタ制御回路２６の一部の回路図であり、一組のコラム選択信号Cselb0,Cselv0を出力する回路について示している。なお、他のコラム選択信号Cselb1〜Cselbn,Cselv1〜Cselvnを出力する回路は、コラムアドレスの入力条件が異なる以外は同様の回路構成であり、図と説明を省略する。
【００４８】
図９に示すように、上記コラムセレクタ制御回路２６は、コラムアドレスＣＡ４,ＣＡ５,ＣＡ６とワード線立ち上がり期間認識信号とが入力された４入力ＮＡＮＤ回路４０と、上記４入力ＮＡＮＤ回路４０の出力端子が入力端子に夫々接続され、コラム選択信号Cselb0〜Cselbn,Cselv0〜Cselvnを夫々出力するインバータＩＶ21,ＩＶ22とを有している。なお、図９において、３つのコラムアドレスＣＡ４,ＣＡ５,ＣＡ６を入力した場合、コラム選択信号は８通りが得られる。しかしながら、入力されるコラムアドレスの数は、メモリブロック等の構成に応じて設定すればよい。
【００４９】
また、図１０はＡＴＤからのアドレス遷移信号およびＡＴＤからのＣＥ遷移信号を遅延させてワード線立ち上がり認識信号を得るための遅延回路を示しており、複数のインバータＩＶ30を直列に接続し、初段のインバータＩＶ30の入力端子にＡＴＤからのアドレス遷移信号およびＡＴＤからのＣＥ遷移信号を入力し、最終段のインバータＩＶ30の出力端子からワード線立ち上がり認識信号を出力する。
【００５０】
また、図１１はビット線アクセス期間認識回路２８の回路図を示しており、ＡＴＤからのアドレス遷移信号およびＡＴＤからのＣＥ遷移信号を２入力ＮＯＲ回路４１の一方の入力端子に入力し、その２入力ＮＯＲ回路４１の出力端子を２入力ＮＯＲ回路４２の一方の入力端子に接続している。また、上記ワード線立ち上がり認識信号を２入力ＮＯＲ回路４２の他方の入力端子に入力し、その２入力ＮＯＲ回路４２の出力端子を２入力ＮＯＲ回路４１の他方の入力端子に接続している。また、上記２入力ＮＯＲ回路４２の出力端子からワード線立ち上がり期間認識信号を出力する。
【００５１】
さらに、図１２は上記ビット線分離回路１１,センスアンプ１２の要部の回路図を示しており、リファレンス線をＮチャネル型トランジスタＮ21のドレインに接続し、トランジスタＮ21のゲートにセンスアンプイネーブル回路２４(図２に示す)からのセンスアンプイネーブル信号ＳＡＥを入力している。上記トランジスタＮ21のドレインにＰチャネル型トランジスタＰ21のソースを接続し、トランジスタＮ21のソースにトランジスタＰ21のドレインを接続している。上記トランジスタＰ21のゲートにセンスアンプイネーブル信号／ＳＡＥを入力している。また、ビット線をＮチャネル型トランジスタＮ22のドレインに接続し、トランジスタＮ22のゲートにセンスアンプイネーブル信号ＳＡＥを入力している。上記トランジスタＮ22のドレインにＰチャネル型トランジスタＰ22のソースを接続し、トランジスタＮ22のソースにトランジスタＰ22のドレインを接続している。上記トランジスタＰ22のゲートにセンスアンプイネーブル信号／ＳＡＥを入力している。上記Ｎチャネル型トランジスタＮ21,Ｎ22およびＰチャネル型トランジスタＰ21,Ｐ22をビット線毎に設けて、ビット線分離回路１１(図１に示す)を構成している。
【００５２】
そして、上記センスアンプイネーブル信号／ＳＡＥがゲートに入力されたＰチャネル型トランジスタＰ23のソースに電源電圧Ｖccを印加し、トランジスタＰ23のドレインにＰチャネル型トランジスタＰ24のソースを接続している。上記トランジスタＰ24のドレインにトランジスタＮ21のソースを接続している。上記トランジスタＰ24のドレインにＮチャネル型トランジスタＮ24のドレインを接続し、トランジスタＮ24のソースにＰチャネル型トランジスタＮ23のドレインを接続している。上記トランジスタＮ23のゲートにセンスアンプイネーブル信号ＳＡＥを入力し、トランジスタＮ23のソースをグランドＧＮＤに接続している。また、上記トランジスタＰ23のドレインにＰチャネル型トランジスタＰ25のソースを接続している。上記トランジスタＰ25のドレインにトランジスタＮ22のソースを接続している。上記トランジスタＰ25のドレインにＮチャネル型トランジスタＮ25のドレインを接続し、トランジスタＮ25のソースにトランジスタＮ23のドレインを接続している。上記トランジスタＰ25のゲートとトランジスタＮ25のゲートとにトランジスタＰ24のドレインを接続している。また、上記トランジスタＰ24のゲートとトランジスタＮ24のゲートにトランジスタＰ25のドレインを接続している。そうして、上記トランジスタＰ25のドレインとトランジスタＮ25のドレインとの接続点よりセンスアンプ信号を出力する。上記Ｐチャネル型トランジスタＰ23,Ｐ24,Ｐ25とＮチャネル型トランジスタＮ23,Ｎ24,Ｎ25とをビット線毎に設けて、センスアンプ１２(図１に示す)を構成している。
【００５３】
図１２に示すように、ビット線分離回路１１は、センスアンプ１２にラッチ型センスアンプを使用することによって、センスアンプ出力をラッチすると同時に、センスアンプイネーブル信号ＳＡＥを使用して、センスアンプ１２とビット線,レファレンス線を切り離すことによって、センスアンプ１２によるリードデータ増幅動作と、ビット線分離回路１１,バーチャルＧＮＤ線分離回路１３により分離されたビット線,バーチャルＧＮＤ線のプリチャージ動作とを並行して実行することができる。
【００５４】
また、図１３は上記ワード線立ち上がり認識信号を遅延させてビット線センス完了信号を得るための遅延回路を示しており、複数のインバータＩＶ40を直列に接続し、初段のインバータＩＶ40の入力端子にワード線立ち上がり認識信号を入力し、最終段のインバータＩＶ40の出力端子からビット線センス完了信号を出力する。
【００５５】
また、図１４はセンスアンプイネーブル回路２４の回路図を示しており、ワード線立ち上がり認識信号を２入力ＮＯＲ回路４１の一方の入力端子に入力し、その２入力ＮＯＲ回路４１の出力端子を２入力ＮＯＲ回路４２の一方の入力端子に接続している。また、上記ビット線センス完了信号を２入力ＮＯＲ回路４２の他方の入力端子に入力し、その２入力ＮＯＲ回路４２の出力端子を２入力ＮＯＲ回路４１の他方の入力端子に接続している。また、上記２入力ＮＯＲ回路４２の出力端子からセンスアンプイネーブル信号ＳＡＥを出力する。
【００５６】
また、図１５は上記アクセス判別回路２５の回路図を示しており、フリップフロップ回路５１の入力端子Ｄに電源電圧Ｖccを印加すると共に、フリップフロップ回路５１のクロック入力端子ＣＫにＡＴＤからのアドレス遷移信号およびＡＴＤからのＣＥ遷移信号を入力している。さらに、上記フリップフロップ回路５１の出力端子Ｑをフリップフロップ回路５２の入力端子Ｄに接続すると共に、フリップフロップ回路５２のクロック入力端子ＣＫにＡＴＤからのアドレス遷移信号およびＡＴＤからのＣＥ遷移信号を入力している。上記フリップフロップ回路５１,５２のリセット入力端子Ｒに出力バッファイネーブル信号を入力している。そして、上記フリップフロップ回路５１の出力端子Ｑから(デバイス)アクセス信号を出力し、フリップフロップ回路５２の出力端子Ｑからプリチャージ要請信号を出力する。
【００５７】
上記構成のノーマルＭＲＯＭにおいて、ロウアドレス,コラムアドレスが同時に入力されると、ワード線立ち上がり認識信号は“Ｌ”レベル、ＡＴＤからのアドレス遷移およびＡＴＤからのＣＥ遷移信号は“Ｈ”レベルとなり、ビット線アクセス期間認識回路２８(図１１に示す)から出力されるワード線立ち上がり期間認識信号が“Ｌ”レベルとなる。そして、上記コラムセレクタ制御回路２６(図９に示す)は、入力されたコラムアドレス(ＣＡ４,ＣＡ５,ＣＡ６)をデコードして、読み出し動作時のワード線立ち上がり認識回路２８(図１０に示す)から出力されるワード線立ち上がり期間認識信号が“Ｈ”レベルとなるときにのみ、コラム選択信号Cselb０〜Cselbｎ,Cselv０〜Cselvｎのうちの所望のコラム選択信号が“Ｈ”レベルとなり、その“Ｈ”レベルのコラム選択信号に対応するビット線およびバーチャルＧＮＤ線がアクセスされる(メモリセルによるビット線のセンスを開始)。
【００５８】
次に、上記ワード線立ち上がりが完了すると、ワード線立ち上がり認識信号は“Ｈ”レベル、ＡＴＤからのアドレス遷移およびＡＴＤからのＣＥ遷移信号は“Ｌ”レベルとなり、ビット線アクセス期間認識回路２８(図１１に示す)から出力されるワード線立ち上がり期間認識信号が“Ｌ”レベルとなる。そして、上記センスアンプイネーブル回路２４(図１４に示す)に入力されるワード線立ち上がり認識信号が“Ｈ”レベルとなり、センスアンプイネーブル信号ＳＡＥが“Ｈ”レベルとなり、ビット線分離回路１１(図１に示す)とラッチ型センスアンプ１２(図１に示す)との間のビット線電位とリファレンス線電位とを保持するノードの電位の増幅がセンスアンプ１２により開始される。このとき、ビット線センス完了信号は“Ｌ”レベルである。
【００５９】
このとき、上記ワード線立ち上がり期間認識信号が“Ｌ”レベルであるので、コラムセレクタ制御回路２６(図１０に示す)のコラムセレクタ３,５を選択していたコラム選択信号が“Ｌ”レベルとなり、アクセスされていたコラムセレクタ３,５がディスエーブルとなる。上記コラム選択信号が“Ｌ”レベルとなると、選択されていたメモリブロックのＶREF電位供給回路２,４のゲート信号線ＳＧ0,ＳＧ1に常時プリチャージ電位ＶREFnを供給して、選択されていたビット線,バーチャルＧＮＤ線をプリチャージする。
【００６０】
次に、ビット線センス完了信号が“Ｈ”レベルになると、センスアンプイネーブル回路２４のセンスアンプイネーブル信号ＳＡＥが“Ｌ”レベルとなることで、ビット線分離回路１１,バーチャルＧＮＤ線分離回路１４によりビット線ＢＬ0〜ＢＬn,バーチャルＧＮＤ線ＶＧ0〜ＶＧnがラッチ型センスアンプ１２と分離されるため、同時にアクセスされていたビット線,バーチャルＧＮＤ線に対しても、ＶREF電位供給回路２,４によってプリチャージ動作が開始され、リードデータ出力までにビット線のプリチャージ動作が完了する。
【００６１】
そして、上記リードデータ出力後に次のコラムアドレスＣＢが入力された場合、全ビット線および全バーチャルＧＮＤ線のプリチャージが完了しているために、ワード線の立ち上がりと並行して、コラムアドレスＣＢによりアクセスされるビット線,バーチャルＧＮＤ線に対しては、アクセスされたメモリセルにおいて、直ちにビット線センスが開始される。
【００６２】
図１６(a)〜(h)は上記ノーマルＭＲＯＭのタイミング図を示している。図１６(a)〜(h)では、コラムアドレスＣＡ,ＣＢにより選択されたメモリブロックに対する読み出し動作を示している。
【００６３】
ランダムアクセスモードを有するノーマルＲＯＭのアクセスタイムを改善するには、図１６に示すように、コラムアドレス(図１６(a)に示す)入力およびチップイネーブル信号ＣＥ入力時に、ビット線およびバーチャルＧＮＤ線のプリチャージ動作およびイコライズ動作が完了していると、ローアドレスによるワード線の立ち上げ(図１６(b)に示す)と同時に、コラムアドレスによるビット線のアクセス、つまり所望のメモリセルによるビット線センス動作が実行される(図１６(c),(f)に示す)。すなわち、メモリセルがオンＴｒならば、ビット線の電位が下がる一方、メモリセルがオフＴｒならば、ビット線はプリチャージ電位を維持するのである。
【００６４】
したがって、最初のコラムアドレスＣＡの読み出し動作において、ワード線の立ち上がり時にメモリセルによるビット線のセンス動作が進行しており、ワード線の立ち上がり完了後、センスアンプイネーブルＡ(図１６(d)に示す)に基づいてセンスアンプ１２によるビット線の増幅動作が実行すると共に、ゲート信号線ＳＧ0,ＳＧ1が“Ｈ”レベルになる。そうすると、ビット線,バーチャルＧＮＤ線は、再びプリチャージされる。そして、データ出力Ａ(図１６(e)に示す)を出力する。
【００６５】
同様に、次のコラムアドレスＣＢの読み出し動作において、ワード線の立ち上がり時にメモリセルによるビット線のセンス動作が進行しており、ワード線の立ち上がり完了後、センスアンプイネーブルＢ(図１６(g)に示す)に基づいてセンスアンプ１２によるビット線の増幅動作が実行すると共に、ゲート信号線ＳＧ0,ＳＧ1が“Ｈ”レベルになる。そうすると、ビット線,バーチャルＧＮＤ線は、再びプリチャージされる。そして、データ出力Ｂ(図１６(h)に示す)を出力する。
【００６６】
つまり、全ビットプリチャージ方式を導入することによって、ビット線プリチャージ時間,イコライズ時間およびメモリセルによるビット線センス動作時間を削減でき、アクセスタイムの高速化が図れる。
【００６７】
このように、全ビットプリチャージ方式を採用し、アドレス入力時およびＣＥ信号入力時に、全てのビット線のプリチャージ動作およびイコライズ動作が完了して、所望のプリチャージ電位を維持することによって、アクセスタイムの高速化が可能となり、また、全ビットプリチャージ動作の完了後のスタンバイ電流,動作電流が従来のマスクＲＯＭ並みとする新規マスクＲＯＭを提供することができる。
【００６８】
また、図１２に示すビット線分離回路１１は、センスアンプ１２にラッチ型センスアンプを使用することによって、センスアンプ出力をラッチすると同時に、センスアンプイネーブル信号ＳＡＥを使用してセンスアンプ１２に接続されていたビット線,バーチャルＧＮＤ線を切り離すことによって、ビット線,バーチャルＧＮＤ線のプリチャージ動作を可能にしている。
【００６９】
したがって、図１６のタイミング図に示すように、センスアンプ１２によるリードデータ増幅動作と、ビット線分離回路１１,バーチャルＧＮＤ線分離回路１３によって夫々分離されたビット線,バーチャルＧＮＤ線のプリチャージ動作とを並行して実行することを可能にしている。
【００７０】
次に、図１５に示すように、アドレス入力(ＡＴＤからのアドレス遷移信号およびＡＴＤからのＣＥ遷移信号が“Ｈ”レベルとなることで前段のラッチ回路は“Ｈ”レベルを出力)からリードデータ出力までの期間において、アクセス判別回路２５によってアクセス中か否かを判別し、アクセス中ならば、(デバイス)アクセス信号(“Ｈ”レベル)を出力する。そして、アドレス入力後、リードデータ出力までに次のアドレスが入力された場合(ＡＴＤからのアドレス遷移信号およびＡＴＤからのＣＥ遷移信号が“Ｈ”レベルとなることで、後段のラッチ回路は“Ｈ”レベルを出力)には、プリチャージ要請信号(“Ｈ”レベル)をアクセス判別回路２５から出力する。上記プリチャージ要請信号によって、新しいアドレスによってアクセスされたビット線,バーチャルＧＮＤ線に対して、新たにプリチャージ動作を行う。
【００７１】
このように、入力されたアドレスに対するデータ出力が完了するまでに次のアドレスが入力された場合には、今までアクセス中のビット線,バーチャルＧＮＤ線に対して、プリチャージ動作が完了していないために、新たにプリチャージ動作を行う必要が生じており、この場合のみ新たなプリチャージ動作時間が余分に必要となる。したがって、アドレス入力からデータ出力されるまでの読み出し動作中に新たにアドレスが入力された場合のみ、次の読み出し動作は従来と同様のアクセスタイムとなる。
【００７２】
上記実施の形態では、半導体記憶装置としてノーマルマスクＲＯＭについて説明したが、ページモードＭＲＯＭ等の他の半導体記憶装置に適用してもよい。
【００７３】
【発明の効果】
以上より明らかなように、この発明の半導体記憶装置は、全ビット線プリチャージ方式をランダムアクセスを行うノーマルマスクＲＯＭ等に適用することによって、従来方式と比較して、プリチャージ時間,イコライズ時間およびメモリセルによるビット線のセンス動作時間が削減可能となり、アクセスタイムを高速化できる。これは、ビット線プリチャージ時間およびビット線イコライズ時間がワード線の立ち上がり時間の約２倍を要するノーマルマスクＲＯＭに対して特に有効である。
【００７４】
また、高速アクセスを目的としてビット線を２分割してビット線のプリチャージ,イコライズ時間の削減を図ったマスクＲＯＭでは、センスアンプ,プリチャージ用の回路およびコラムデコーダ等が２倍必要となり、チップサイズの増加は約２０％程であったが、この発明を適用することによって、メモリセルによるビット線のセンス時間の削減により約１０ｎｓ程の高速化が可能となると共に、チップサイズの増加は約１０％未満となる。
【００７５】
また、さらなる高速化のためにワード線を分割した場合でも、ワード線の立ち上がり完了と同時にセンスアンプによってビット線の増幅ができるので、さらなるアクセスタイムの高速化が図れる。
【００７６】
さらに、電源立ち上げ時、パワーオン時プリチャージ電位作成回路によって、常時プリチャージ電位作成回路よりも遅い立ち上がり時間でプリチャージ電位を全ビット線,全バーチャルＧＮＤ線に供給することによって、全ビットプリチャージ動作による瞬時電流を抑制することができる。次に、上記プリチャージ電位切替回路は、上記パワーオン時プリチャージ電位作成回路により供給されたプリチャージ電位と常時プリチャージ電位作成回路により作成されたプリチャージ電位とを比較して、パワーオン時プリチャージ電位作成回路により供給されたプリチャージ電位が一定電位に達した場合には、プリチャージ電位を常時プリチャージ電位作成回路により作成されたプリチャージ電位に切り替えて、プリチャージ電位供給回路に出力することによって、プリチャージ電位の供給能力を向上させ、読み出し動作時に瞬時にプリチャージ電位を供給することが可能となる。
【図面の簡単な説明】
【図１】図１はこの発明の半導体記憶装置としてのノーマルＭＲＯＭの要部のブロック図である。
【図２】図２は上記ノーマルＭＲＯＭの周辺部のブロック図である。
【図３】図３は上記ノーマルＭＲＯＭのパワーオン時プリチャージ電位作成回路の要部の構成を示す図である。
【図４】図４は上記ノーマルＭＲＯＭの常時プリチャージ電位作成回路とプリチャージ電位切替回路のブロック図である。
【図５】図５は上記ノーマルＭＲＯＭの常時プリチャージ電位作成回路の回路図である。
【図６】図６は上記ノーマルＭＲＯＭの差動アンプの回路図である。
【図７】図７は上記ノーマルＭＲＯＭのプリチャージ電位切替用マルチプレクサの回路図である。
【図８】図８は上記ノーマルＭＲＯＭのコラムセレクタとＶREF電位供給回路の回路図である。
【図９】図９は上記ノーマルＭＲＯＭのコラムセレクタ制御回路の一部の回路図である。
【図１０】図１０はＡＴＤからのアドレス遷移信号およびＡＴＤからのＣＥ遷移信号を遅延させてワード線立ち上がり認識信号を得る回路の回路図である。
【図１１】図１１は上記ノーマルＭＲＯＭのビット線アクセス期間認識回路の回路図である。
【図１２】図１２は上記ノーマルＭＲＯＭのビット線分離回路およびセンスアンプの要部の回路図である。
【図１３】図１３はワード線立ち上がり認識信号を遅延させてビット線センス完了信号を得る回路の回路図である。
【図１４】図１３は上記ノーマルＭＲＯＭのセンスアンプイネーブル回路の回路図である。
【図１５】図１５は上記ノーマルＭＲＯＭのアクセス判別回路の回路図である。
【図１６】図１６は上記ノーマルＭＲＯＭの制御タイミング図である。
【図１７】図１７は従来のノーマルＭＲＯＭの制御タイミング図である。
【図１８】図１８は従来の半導体記憶装置の回路図である。
【図１９】図１９は上記半導体記憶装置の制御タイミング図である。
【符号の説明】
１…メモリセルアレイ、
２,４…ＶREF電位供給回路、
３,５…コラムセレクタ、
１１…ビット線分離回路、
１２…センスアンプ、
１３…バーチャルＧＮＤ線分離回路、
１４…バーチャルＧＮＤ線作成回路、
２１…パワーオン時プリチャージ電位作成回路、
２２…常時プリチャージ電位作成回路、
２３…プリチャージ電位切替回路、
２３Ａ…差動アンプ、
２３Ｂ…プリチャージ電位切替用マルチプレクサ、
２４…センスアンプイネーブル回路、
２５…アクセス判別回路、
２６…コラムセレクタ制御回路、
２８…ビット線アクセス期間認識回路。
Claims (3)
- マトリックス状に配列された複数のメモリセルと、
上記複数のメモリセルの同一行のメモリセルを活性化するためのワード線と、
上記複数のメモリセルの同一列のメモリセルの一端に接続されたビット線と、
上記複数のメモリセルの同一列のメモリセルの他端に接続されたバーチャルＧＮＤ線とを備えた半導体記憶装置であって、
読み出し動作時、上記ワード線の立ち上がりが完了すると、選択されたメモリセルの列に接続された上記ビット線の電位とリファレンス線の電位との電位差を表す信号を保持して増幅するセンスアンプと、
電源立ち上げ時に全ての上記ビット線 , バーチャルＧＮＤ線にプリチャージ電位を供給すると共に、読み出し動作時、上記選択されたメモリセルの列に接続された上記ビット線を上記メモリセルによりセンスする期間終了後、上記選択されていたメモリセルの列に接続された上記ビット線 , バーチャルＧＮＤ線にプリチャージ電位を供給するプリチャージ電位供給回路と、
読み出し動作時、上記センスアンプによって上記ビット線の電位とリファレンス線の電位との電位差を表す信号を保持すると、上記センスアンプに接続された上記ビット線と上記リファレンス線とを上記センスアンプの増幅動作期間切り離すと共に、グランド電位に接続された上記バーチャルＧＮＤ線を上記センスアンプの増幅動作期間切り離す分離回路とを備え、
読み出し動作時に上記分離回路によって上記センスアンプから切り離された上記ビット線 , 上記バーチャルＧＮＤ線に、上記プリチャージ電位供給回路によりプリチャージ電位を供給することを特徴とする半導体記憶装置。 - 請求項１に記載の半導体記憶装置において、
アドレス入力からデータ出力されるまでの読み出し動作中に新たにアドレスが入力された場合、上記読み出し動作中であることを認識して、上記ビット線,バーチャルＧＮＤ線にプリチャージ電位を供給させるプリチャージ要請信号を上記プリチャージ電位供給回路に出力するアクセス判別回路を備えたことを特徴とする半導体記憶装置。 - 請求項１または２に記載の半導体記憶装置において、
上記ビット線,バーチャルＧＮＤ線に供給するための常時プリチャージ電位を作成する常時プリチャージ電位作成回路と、
上記常時プリチャージ電位作成回路よりも遅い立ち上がり時間で上記ビット線,バーチャルＧＮＤ線に供給するためのパワーオン時プリチャージ電位を作成するパワーオン時プリチャージ電位作成回路と、
電源立ち上げ時に上記パワーオン時プリチャージ電位作成回路により作成されたパワーオン時プリチャージ電位を上記プリチャージ電位供給回路に出力した後、上記パワーオン時プリチャージ電位により上記プリチャージ電位供給回路を介して全ての上記ビット線,バーチャルＧＮＤ線のプリチャージが終了したと認識すると、上記常時プリチャージ電位作成回路により作成された常時プリチャージ電位に切り替えて、上記常時プリチャージ電位を上記プリチャージ電位供給回路に出力するプリチャージ電位切替回路とを備えたことを特徴とする半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18901199A JP3615423B2 (ja) | 1999-07-02 | 1999-07-02 | 半導体記憶装置 |
| US09/605,975 US6324109B1 (en) | 1999-07-02 | 2000-06-29 | Semiconductor storage device capable of increasing access time speed |
| TW089112847A TW472265B (en) | 1999-07-02 | 2000-06-29 | Semiconductor storage device capable of increasing access time speed |
| KR10-2000-0037583A KR100372838B1 (ko) | 1999-07-02 | 2000-07-01 | 액세스 속도를 증가시킬 수 있는 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18901199A JP3615423B2 (ja) | 1999-07-02 | 1999-07-02 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001023387A JP2001023387A (ja) | 2001-01-26 |
| JP3615423B2 true JP3615423B2 (ja) | 2005-02-02 |
Family
ID=16233815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18901199A Expired - Fee Related JP3615423B2 (ja) | 1999-07-02 | 1999-07-02 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6324109B1 (ja) |
| JP (1) | JP3615423B2 (ja) |
| KR (1) | KR100372838B1 (ja) |
| TW (1) | TW472265B (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3519676B2 (ja) * | 2000-08-10 | 2004-04-19 | 沖電気工業株式会社 | 不揮発性半導体記憶装置 |
| JP2002150768A (ja) * | 2000-11-06 | 2002-05-24 | Fujitsu Ltd | 半導体記憶装置 |
| JP2004355760A (ja) * | 2003-05-30 | 2004-12-16 | Renesas Technology Corp | データ記憶回路 |
| JP2006331620A (ja) * | 2005-04-28 | 2006-12-07 | Toshiba Corp | 半導体集積回路 |
| JP4864605B2 (ja) * | 2006-08-22 | 2012-02-01 | 東芝マイクロエレクトロニクス株式会社 | 半導体記憶装置 |
| KR101658118B1 (ko) | 2010-06-10 | 2016-09-20 | 삼성전자 주식회사 | 반도체 메모리 장치, 및 이의 독출 및 검증 방법 |
| KR102022355B1 (ko) | 2012-07-10 | 2019-09-18 | 삼성전자주식회사 | 파워 게이팅 회로 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06139787A (ja) | 1992-10-26 | 1994-05-20 | Toshiba Corp | 半導体記憶装置 |
| JPH08124395A (ja) * | 1994-10-25 | 1996-05-17 | Nkk Corp | メモリ装置 |
| JP3359209B2 (ja) * | 1995-11-29 | 2002-12-24 | シャープ株式会社 | 半導体記憶装置及びメモリアクセス方法 |
| KR100240418B1 (ko) * | 1996-12-31 | 2000-03-02 | 윤종용 | 반도체 독출 전용 메모리 및 그의 독출 방법 |
| KR100294447B1 (ko) * | 1998-06-29 | 2001-09-17 | 윤종용 | 불휘발성반도체메모리장치 |
-
1999
- 1999-07-02 JP JP18901199A patent/JP3615423B2/ja not_active Expired - Fee Related
-
2000
- 2000-06-29 US US09/605,975 patent/US6324109B1/en not_active Expired - Fee Related
- 2000-06-29 TW TW089112847A patent/TW472265B/zh not_active IP Right Cessation
- 2000-07-01 KR KR10-2000-0037583A patent/KR100372838B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100372838B1 (ko) | 2003-02-19 |
| JP2001023387A (ja) | 2001-01-26 |
| KR20010029877A (ko) | 2001-04-16 |
| TW472265B (en) | 2002-01-11 |
| US6324109B1 (en) | 2001-11-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100381968B1 (ko) | 고속동작용디램 | |
| US20010017368A1 (en) | Semiconductor memory devices and methods for sampling data therefrom based on a relative position of a memory cell array section containing the data | |
| US6392957B1 (en) | Fast read/write cycle memory device having a self-timed read/write control circuit | |
| US20060120175A1 (en) | Memory array with fast bit line precharge | |
| US7590003B2 (en) | Self-reference sense amplifier circuit and sensing method | |
| JP2003036687A (ja) | 一連の非ストローブ読出し動作を実施するアーキテクチャおよびスキーム | |
| US7978559B2 (en) | Semiconductor memory device and method of operating the same | |
| US7978554B2 (en) | Semiconductor memory device and method of operating the same | |
| JPH087997B2 (ja) | ランダムアクセスメモリ装置 | |
| JP2020532040A5 (ja) | ||
| JP3615423B2 (ja) | 半導体記憶装置 | |
| KR20080022737A (ko) | 메모리 장치 및 메모리 장치의 프리차지 방법 | |
| JP3327250B2 (ja) | 半導体記憶装置 | |
| US20100002493A1 (en) | Semiconductor storage device | |
| US5646892A (en) | Data reading circuit | |
| US7417907B1 (en) | Systems and methods for resolving memory address collisions | |
| JP3615424B2 (ja) | 同期式半導体記憶装置 | |
| US7339845B2 (en) | Memory device | |
| JP3835962B2 (ja) | 半導体記憶装置 | |
| JP2001184866A (ja) | 半導体記憶装置 | |
| KR101286237B1 (ko) | 반도체 메모리 장치의 비트라인 센스앰프회로 및 그에 따른제어방법. | |
| KR100333642B1 (ko) | 반도체메모리장치의 고속동작을 위한 로컬데이터버스 프리차지방법 | |
| US6930950B2 (en) | Semiconductor memory device having self-precharge function | |
| US20100054054A1 (en) | Semiconductor memory device and method of operating the same | |
| JP2867256B2 (ja) | 半導体メモリ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040406 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040518 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040720 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041026 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041029 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081112 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091112 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091112 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101112 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111112 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |