JPH06139787A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】この発明は、クロック信号でビット線のプリチ
ャージ動作が制御される同期型半導体記憶装置におい
て、クロック信号のタイミングの設定を不要にできると
共に、ビット線電位のフルスイングを回避してプリチャ
ージ時間の短縮と消費電流の低減が図れる半導体記憶装
置を提供することを目的とする。 【構成】ビット線１１と等価な負荷容量を有するダミー
ビット線１００、メモリセル１３と等価なビット線駆動
能力を有するダミーメモリセル１０１、ダミービット線
用のプリチャージ回路１０２及びダミービット線１００
の電位変化を検出するレベル検出回路１０４を設け、こ
の回路１０４でダミービット線１００の電位が所定値よ
り低下したのを検出した時、クロック信号ＣＬＫによる
制御とは独立してビット線１１をプリチャージすること
により、ビット線１１の充放電を最少限に抑え、プリチ
ャージ時間の短縮と消費電流の低減を図ることを特徴と
している。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、同期型の半導体記憶
装置に関するもので、特にスタンダードセルやゲートア
レイ等のＡＳＩＣにおける可変メモリ容量タイプのメモ
リに好適なものである。

【０００２】

【従来の技術】従来の同期型半導体記憶装置では、例え
ばビット線のプリチャージ信号として同期クロックが用
いられている。図９は、このような従来の半導体記憶装
置の一例としてＲＯＭを示しており、メモリセルのデー
タ読み出し回路の要部を概略的に示す回路図である。図
９において、１１はビット線、１２はワード線、１３は
メモリセル部、１４はプリチャージ線、１５はプリチャ
ージ部、１６はデータ出力回路部、１７はインバータゲ
ート回路、ＷＬはワード線選択信号、ＢＬはビット線電
位、ＣＬＫはクロック信号、／ＰＲはプリチャージ信
号、Ｄout は出力信号である。上記メモリセル部１３
は、ドレインがビット線１１に接続され、ソースが接地
点Ｖssに接続され、ゲートがワード線１２に接続された
Ｎチャネル型ＭＯＳトランジスタ１８から構成される。
このトランジスタ１８には、ソースを接地点Ｖssに接続
するか否か、チャネル領域に不純物を注入してディプレ
ッション化するか否か、あるいはゲート電極をワード線
１２に接続するか否か等に応じてデータが記憶されてい
る。上記プリチャージ部１５は、ドレインがビット線１
１に接続され、ソースが電源Ｖccに接続され、ゲートが
プリチャージ線１４に接続されたＰチャネル型ＭＯＳト
ランジスタ１９からなる。上記データ出力回路部１６
は、インバータ２０，２１からなり、インバータ２０の
入力端にはビット線１１が接続され、出力端にはインバ
ータ２１の入力端が接続される。そして、上記インバー
タ２１の出力端から出力信号Ｄout を得る。また、上記
インバータゲート回路１７は、インバータ２２から構成
される。このインバータ２２の入力端にはクロック信号
ＣＬＫが供給され、出力端からプリチャージ信号／ＰＲ
が出力される。このプリチャージ信号／ＰＲはプリチャ
ージ線１４に供給される。なお、図示しないが、上記ワ
ード線１２を選択するデコーダも上記クロック信号ＣＬ
Ｋに同期して動作しており、クロック信号ＣＬＫに同期
してワード線選択信号ＷＬが出力される。

【０００３】図１０は、上記図９に示した回路における
読み出し動作時の各信号のタイミングチャートである。
このタイミングチャートを参照しつつ図９に示した回路
の動作を説明する。

【０００４】まず、クロック信号ＣＬＫが“Ｈ”レベル
の時は、プリチャージ信号／ＰＲは“Ｌ”レベルであ
る。これにより、プリチャージ部１５のトランジスタ１
９がオンしてビット線１１が“Ｈ”レベルにプリチャー
ジされる。次に、クロック信号ＣＬＫが“Ｈ”レベルか
ら“Ｌ”レベルに変化するとトランジスタ１９はオフす
る。ワード線１２が図示しないデコーダにより選択され
ると、ワード線選択信号ＷＬが“Ｌ”レベルから“Ｈ”
レベルに変化し、メモリセル部１３内のトランジスタ１
８がオンすると、ビット線１１がディスチャージされ
る。所定時間経過し、ビット線１１の電位ＢＬがデータ
出力回路部１６のインバータ２０の回路閾値より低下す
ると、このインバータ２０の出力は“Ｈ”レベルに変化
し、インバータ２１の出力が“Ｌ”レベルとなる。従っ
て、出力信号Ｄout は“Ｌ”レベルとなる。一方、例え
ばトランジスタ１８のゲートがワード線１２に接続され
ていない場合には、ビット線１１の電位は低下しないの
で、出力信号Ｄout は“Ｈ”レベルとなる。

【０００５】このように、図９に示した回路において
は、ビット線１１のプリチャージ動作はクロック信号Ｃ
ＬＫに同期している。すなわち、プリチャージを行う場
合、クロック信号ＣＬＫを“Ｈ”レベルにする必要があ
り、可変メモリ容量タイプのメモリの場合には、クロッ
ク信号ＣＬＫを“Ｈ”レベルにするタイミングの設定が
難しい。また、クロック信号ＣＬＫが“Ｌ”レベルの
時、ビット線１１はディスチャージされ続け、最後には
ビット線１１の電位ＢＬは“Ｌ”レベルまで下がってし
まう。このため、次のサイクルの読み出し時には“Ｌ”
レベルに低下したビット線１１を“Ｈ”レベルにプリチ
ャージすることになる。このように、“Ｌ”レベルのビ
ット線を“Ｈ”レベルにプリチャージするためには時間
を要するとともに、ビット線１１の電位ＢＬをフルスイ
ングさせることになるため、消費電流が大きくなるとい
う問題がある。

【０００６】また、従来の他の同期型半導体記憶装置で
は、ビット線のプリチャージ制御信号及びセンスアンプ
制御信号として同期クロックが用いられている。図１１
は、このような半導体記憶装置としてＳＲＡＭのデータ
読み出し回路の要部を概略的に示している。図１１にお
いて、３１，３１´はビット線対、３２はワード線、３
３はメモリセル、４６はプリチャージ部、４１はセンス
アンプ、４２〜４４はインバータ、４５はナンドゲー
ト、ＷＬはワード線選択信号、ＢＬ，／ＢＬはそれぞれ
ビット線３１，３１´の電位、／ＣＬＫはクロック信
号、Ｒ／Ｗはリードライト信号、／ＰＲはプリチャージ
信号、ＲＤはセンスアンプイネーブル信号、Ｄout は出
力信号である。上記メモリセル３３は、入力端と出力端
が相互接続されたインバータ３４，３５とデータ転送用
のＮチャネル型ＭＯＳトランジスタ３６，３７とからな
る。上記プリチャージ部４６は、Ｐチャネル型のプリチ
ャージ用ＭＯＳトランジスタ３８〜４０からなる。上記
トランジスタ３８はビット線対３１，３１´間に接続さ
れ、上記インバータ４２から出力されるプリチャージ信
号／ＰＲでオン／オフ制御される。上記トランジスタ３
９は、ビット線３１と電源Ｖcc間に接続され、上記プリ
チャージ信号／ＰＲでオン／オフ制御される。同様に、
上記トランジスタ４０は、ビット線３１´と電源Ｖcc間
に接続され、上記プリチャージ信号／ＰＲでオン／オフ
制御される。上記センスアンプ４１は、入力端が上記ビ
ット線対３１，３１´にそれぞれ接続され、制御端子に
上記インバータ４４から出力されるセンスアンプイネー
ブル信号ＲＤが供給されて動作が制御され、ビット線対
３１，３１´間の電位差を増幅することにより、メモリ
セル３３の記憶データに対応した出力信号Ｄout を出力
する。上記インバータ４２，４３の入力端にはクロック
信号／ＣＬＫが供給される。ナンドゲート４５の一方の
入力端には上記インバータ４３の出力端が接続され、他
方の入力端にはリードライト信号Ｒ／Ｗが供給される。
このナンドゲート４５の出力端にはインバータ４４の入
力端が接続される。

【０００７】図１２は、上記図１１の回路においてビッ
ト線対３１，３１´のプリチャージを行う場合の各信号
のタイミングチャートである。まず、クロック信号／Ｃ
ＬＫが“Ｈ”レベルの時には、プリチャージ信号／ＰＲ
が“Ｌ”レベル、センスアンプイネーブル信号ＲＤが
“Ｌ”レベルとなる。よって、ＭＯＳトランジスタ３８
〜４０がオンして、ビット線対３１，３１´が電源電圧
Ｖccにプリチャージされる。この時、センスアンプ４１
は非活性状態である。次に、クロック信号／ＣＬＫを
“Ｌ”レベルにすると、プリチャージ信号／ＰＲが
“Ｈ”レベルになってトランジスタ３８〜４０がオフす
ると共に、リードライト信号Ｒ／Ｗが“Ｈ”レベル（読
み出し状態）であれば、インバータ４４から出力される
センスアンプイネーブル信号ＲＤが“Ｈ”レベルとな
り、センスアンプ４１が活性状態となる。ワード線３２
が“Ｈ”レベルになってメモリセル３３が選択される
と、このメモリセル３３に保持されているデータがビッ
ト線対３１，３１´に出力され、記憶データに応じて一
方のビット線の電位が低下する。そして、このビット線
対３１，３１´の電位ＢＬ，／ＢＬ間の電位差がセンス
アンプ４１で増幅されて出力信号Ｄout として出力され
る。次に、クロック信号／ＣＬＫを“Ｈ”レベルにする
と、プリチャージ信号／ＰＲが“Ｌ”レベル、センスア
ンプイネーブル信号ＲＤが“Ｌ”レベルになる。これに
よって、ＭＯＳトランジスタ３８〜４０がオン、センス
アンプ４１が非活性状態、及びワード線３２が“Ｌ”レ
ベルとなってメモリセル３３は非選択状態となり、ビッ
ト線対３１，３１´が電源電圧Ｖccにプリチャージされ
る。

【０００８】上記のように、図１１に示した回路でも図
９に示した回路と同様に、プリチャージを行う場合、ク
ロック信号／ＣＬＫを“Ｈ”レベルに設定する必要があ
り、可変メモリ容量タイプのメモリに適用する場合、ク
ロック信号／ＣＬＫを“Ｈ”レベルにするタイミングを
設定し難いという問題がある。また、クロック信号／Ｃ
ＬＫが“Ｌ”レベルの時、ビット線対３１，３１´の一
方側の電位ＢＬあるいは／ＢＬは、図１２に破線で示す
ようにディスチャージされ続け、クロック信号／ＣＬＫ
の“Ｌ”レベルが長く続くと電位ＢＬまたは／ＢＬは
“Ｌ”レベルに低下してしまう。このため、次のサイク
ルの読み出し時には、クロック信号／ＣＬＫを“Ｈ”レ
ベルに設定して“Ｌ”レベルに低下したビット線の電位
を“Ｈ”レベルにプリチャージする必要がある。このビ
ット線電位ＢＬまたは／ＢＬのフルスイングは、消費電
流の増大を招く。

【０００９】図１３は同期型半導体記憶装置の更に他の
構成例を示している。図１３は、ＳＲＡＭのデータ読み
出し回路の要部を概略的に示す回路図である。この記憶
装置でも、上記図１１に示した回路と同様にプリチャー
ジ制御信号及びセンスアンプ制御信号として同期クロッ
クが用いられている。図において、５１，５１´はビッ
ト線対、５２はワード線、５３はメモリセル部、５４は
プリチャージ線、５５はプリチャージ部、５６−１〜５
６−３はセンスアンプ部、５７，５８は出力用のインバ
ータ、５９は制御回路部、ＷＬはワード線選択信号、Ｂ
Ｌ，／ＢＬはそれぞれビット線５１，５１´の電位、Ｃ
ＬＫはクロック信号、／ＰＲはプリチャージ信号、Ｄou
t は出力信号である。上記メモリセル部５３は、入力端
と出力端が相互接続されたインバータ６０，６１とデー
タ転送用のＮチャネル型ＭＯＳトランジスタ６２，６３
とからなる。上記プリチャージ部５５は、Ｐチャネル型
のプリチャージ用ＭＯＳトランジスタ６４〜６６から構
成される。上記センスアンプ部５６−１は、カレントミ
ラー接続されたＰチャネル型ＭＯＳトランジスタ６７，
６８、差動入力用のＮチャネル型ＭＯＳトランジスタ６
９，７０、及び電流源として働くＮチャネル型ＭＯＳト
ランジスタ７１から構成される。ＭＯＳトランジスタ６
９のゲートにはビット線５１が接続され、ＭＯＳトラン
ジスタ７０のゲートにはビット線５１´が接続され、こ
れらのビット線５１，５１´間の電位差を差動増幅す
る。上記センスアンプ部５６−２は、カレントミラー接
続されたＰチャネル型ＭＯＳトランジスタ７２，７３、
差動入力用のＮチャネル型ＭＯＳトランジスタ７４，７
５、及び電流源として働くＮチャネル型ＭＯＳトランジ
スタ７６から構成される。ＭＯＳトランジスタ７４のゲ
ートにはビット線５１が接続され、ＭＯＳトランジスタ
７５のゲートにはビット線５１´が接続され、これらの
ビット線５１，５１´間の電位差を差動増幅する。ま
た、上記センスアンプ部５６−３は、カレントミラー接
続されたＰチャネル型ＭＯＳトランジスタ７７，７８、
差動入力用のＮチャネル型ＭＯＳトランジスタ７９，８
０、及び電流源として働くＮチャネル型ＭＯＳトランジ
スタ８１から構成される。ＭＯＳトランジスタ７９のゲ
ートにはセンスアンプ部５６−１の出力端が接続され、
ＭＯＳトランジスタ８０のゲートにはセンスアンプ部５
６−２の出力端が接続され、これらのセンスアンプ部５
６−１，５６−２の出力間の電位差を差動増幅する。上
記制御回路部５９は、それぞれの入力端にクロック信号
ＣＬＫが供給されるインバータ８２，８３から構成され
る。インバータ８２の出力はプリチャージ信号／ＰＲと
してプリチャージ信号線５４に供給される。インバータ
８３の出力信号はセンスアンプイネーブル信号ＲＤとし
てセンスアンプ部５６−１〜５６−３中のＭＯＳトラン
ジスタ７１，７６，８１のゲートに供給される。

【００１０】図１４は、上記図１３の回路における読み
出し動作の各信号のタイミングチャートである。このタ
イミングチャートを参照しつつ図１３の回路の動作を説
明する。

【００１１】まず、クロック信号ＣＬＫが“Ｈ”レベル
になると、プリチャージ信号／ＰＲが“Ｌ”レベルにな
る。これによりプリチャージ部５５のトランジスタ６４
〜６６がオンしてビット線対５１，５１´が同一の
“Ｈ”レベルにプリチャージされる。この時、センスア
ンプイネーブル信号ＲＤも“Ｌ”レベルとなるので、Ｍ
ＯＳトランジスタ７１，７６，８１がオフ状態となり、
センスアンプ部５６−１〜５６−３は非活性状態とな
る。次に、クロック信号ＣＬＫが“Ｈ”レベルから
“Ｌ”レベルに変化すると、信号ＲＤが“Ｌ”レベルか
ら“Ｈ”レベルになり、ＭＯＳトランジスタ７１，７
６，８１がオンするので、センスアンプ部５６−１〜５
６−３は活性状態になる。ワード線５２が図示しないデ
コーダにより選択され、ワード線選択信号ＷＬが“Ｌ”
レベルから“Ｈ”レベルに変化すると、メモリセル部５
３内のトランジスタ６２，６３がオンし、ビット線５１
または５１´がメモリセル５３内の記憶データに応じて
ディスチャージされる。所定時間が経過し、ビット線５
１と５１´との電位差がΔＶ以上になると、センスアン
プ５６−１，５６−２の出力Ｓ１１，Ｓ１２がそれぞれ
“Ｌ”レベルまたは“Ｈ”レベルになる。これによっ
て、センスアンプ５６−３の出力Ｓ２のレベルが決ま
り、これがインバータ５７，５８を介して出力信号Ｄou
t として出力される。次に、クロック信号ＣＬＫが再び
“Ｈ”レベルになると、プリチャージ部５５によりビッ
ト線対５１，５１´のプリチャージが開始され、信号Ｒ
Ｄが“Ｌ”レベルになってセンスアンプ５６−１〜５６
−３が非活性状態となる。

【００１２】上記図１３に示した回路においても、プリ
チャージの動作はクロック信号ＣＬＫに依存している。
すなわち、プリチャージを行う場合、クロック信号ＣＬ
Ｋを“Ｈ”レベルにする必要があり、上述した他の同期
型半導体記憶装置と同様に可変メモリ容量タイプのメモ
リ適用する場合、クロック信号ＣＬＫを“Ｈ”レベルに
するタイミングを設定するのが難しい。また、クロック
信号ＣＬＫが“Ｌ”レベルの時、ビット線対５１，５１
´の一方側はディスチャージされ続け、最後にはビット
線５１または５１´の電位は“Ｌ”レベルに低下してし
まう。このため、低下したビット線５１または５１´を
“Ｈ”レベルまでプリチャージするには時間を要すると
共に、ビット線５１の電位ＢＬまたは５１´の電位／Ｂ
Ｌをフルスイングさせるため、消費電流が大きくなると
いう問題がある。

【００１３】

【発明が解決しようとする課題】上述したように、従来
の同期型半導体記憶装置では、プリチャージ動作制御用
のクロック信号のタイミングの設定が難しく、また、プ
リチャージしたビット線の電位が“Ｌ”レベルにディス
チャージされてしまうため、低下したビット線の電位を
プリチャージするのに時間がかかると共に消費電流が増
加するという問題がある。

【００１４】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、メモリセルのデ
ータの読み出し時に自動的にプリチャージ動作を行うこ
とによりクロック信号のタイミングの設定を不要にでき
ると共に、ビット線電位のフルスイングを回避してプリ
チャージ時間の短縮と消費電流の低減が図れる半導体記
憶装置を提供することにある。

【００１５】

【課題を解決するための手段】すなわち、この発明にお
いては、上記の目的を達成するために、請求項１に記載
した第１の発明では、半導体記憶装置に、メモリセル
と、このメモリセルに記憶されたデータが読み出される
ビット線と、同期信号に応答して上記ビット線をプリチ
ャージする第１のプリチャージ手段と、上記ビット線に
読み出されたデータを増幅して出力する出力手段と、上
記メモリセルと等価な駆動能力を有するダミーメモリセ
ルと、上記ビット線と等価な負荷容量を有し、上記ダミ
ーメモリセルに記憶されたデータが読み出されるダミー
ビット線と、上記ダミービット線をプリチャージする第
２のプリチャージ手段と、上記メモリセル及びダミーメ
モリセルを同時に選択する選択手段と、この選択手段に
より上記メモリセル及びダミーメモリセルが選択された
時に上記ダミービット線のプリチャージ電位が所定の電
位だけ低下したことを検出するレベル検出手段とを設
け、上記レベル検出手段の検出出力で上記選択手段を制
御して上記メモリセル及びダミーメモリセルを非選択状
態にするとともに、上記第１のプリチャージ手段及び上
記第２のプリチャージ手段を制御して上記ビット線及び
ダミービット線をプリチャージするようにしている。

【００１６】また、請求項２に記載したように、出力手
段の出力をラッチするラッチ手段を更に設け、このラッ
チ手段を前記レベル検出手段の検出出力で制御すれば、
前記第１のプリチャージ手段及び前記第２のプリチャー
ジ手段で前記ビット線及び前記ダミービット線をプリチ
ャージする時に、前記出力手段の出力データを保持でき
る。

【００１７】請求項３に記載した第２の発明では、半導
体記憶装置に、メモリセルと、このメモリセルに記憶さ
れたデータが読み出されるビット線と、同期信号に応答
して上記ビット線をプリチャージするプリチャージ手段
と、上記ビット線に読み出された上記メモリセルの記憶
データを増幅して出力する出力手段と、上記メモリセル
を選択する選択手段と、この選択手段により上記メモリ
セルが選択された時に、上記出力手段の出力電位の変化
を検出することにより、上記ビット線のプリチャージ電
位が所定の電位に低下したのを検知するレベル検出手段
を設け、上記レベル検出手段の検出出力で上記選択手段
を制御することにより上記メモリセルを非選択状態にす
るとともに、上記プリチャージ手段を制御して上記ビッ
ト線をプリチャージするようにしている。

【００１８】請求項４に記載したように、出力手段の出
力をラッチするラッチ手段を更に設け、このラッチ手段
を前記レベル検出手段の検出出力で制御すれば、前記プ
リチャージ手段で前記ビット線をプリチャージする時
に、前記出力手段の出力データを保持できる。

【００１９】

【作用】請求項１のような構成によれば、データの読み
出し期間に、レベル検出手段でビット線と等価な負荷容
量を有するダミービット線のプリチャージ電位が所定の
値以下に低下したことを検知して、同期信号の制御によ
るプリチャージ動作とは独立して自動的にビット線のプ
リチャージ動作に入るので、ビット線が必要以上にディ
スチャージされるの避けることができ、プリチャージ時
間の短縮と消費電流の低減を実現できる。また、ＡＳＩ
Ｃ等のメモリに要求される種々のサイズのメモリを設計
する際に、ビット線の負荷容量に対応してプリチャージ
のタイミングも自動的に変化することになるので回路設
計を容易にできる。請求項２に示すように、ラッチ手段
を設ければ、レベル検出手段の検出出力に基づくプリチ
ャージ動作時に、出力データを安全に保持できる。

【００２０】請求項３のような構成によれば、データの
読み出し期間に、レベル検出手段で出力手段の出力電位
の変化を検出することにより、ビット線のプリチャージ
電位が所定の電位に低下したのを検知して、同期信号の
制御によるプリチャージ動作とは独立して自動的にビッ
ト線のプリチャージ動作に入るので、ビット線が必要以
上にディスチャージされるの避けることができ、プリチ
ャージ時間の短縮と消費電流の低減を実現できる。ま
た、ＡＳＩＣ等のメモリに要求される種々のサイズのメ
モリを設計する際に、ビット線の負荷容量に対応してプ
リチャージのタイミングも自動的に変化することになる
ので回路設計を容易にできる。請求項４に示すように、
ラッチ手段を設ければ、レベル検出手段の検出出力に基
づくプリチャージ動作時に、出力データを安全に保持で
きる。

【００２１】

【実施例】以下、この発明の一実施例について図面を参
照して説明する。

【００２２】図１はこの発明の第１の実施例に係る半導
体記憶装置を示すもので、メモリセルのデータ読み出し
回路の要部を概略的に示す回路図である。図において、
図９と同一構成部分には同じ符号を付してその詳細な説
明は省略する。すなわち、この実施例では、上記図９に
示した回路にダミービット線１００、ダミーメモリセル
部１０１、ダミーメモリセル用のプリチャージ部１０
２、制御回路部１０３、ダミービット線１００の電位を
検出するレベル検出回路部１０４、出力をラッチするラ
ッチ回路１０５を付加している。

【００２３】上記ダミーメモリセル部１０１は、ドレイ
ンがダミービット線１００に接続され、ソースが接地点
Ｖssに接続され、ゲートがワード線１２に接続されたＮ
チャネル型ＭＯＳトランジスタ１０６からなる。また、
上記プリチャージ部１０２は、ドレインがダミービット
線１００に接続され、ソースが電源Ｖccに接続され、ゲ
ートがプリチャージ線１４に接続されたＰチャネル型Ｍ
ＯＳトランジスタからなる。

【００２４】上記制御回路部１０３は、インバータ１０
８，１０９とノアゲート１１０，１１１から構成され
る。インバータ１０８の入力端には図示しないデコーダ
から出力されるワード線１２を選択するためのデコード
信号ＷＤが供給される。このインバータ１０８の出力端
にはノアゲート１１０の一方の入力端が接続され、ノア
ゲート１１０の他方の入力端には、レベル検出回路１０
４中に設けられたＤ型フリップフロップ回路１１２の出
力端Ｑが接続される。上記ノアゲート１１１の一方の入
力端にはクロック信号ＣＬＫが供給され、他方の入力端
には上記フリップフロップ回路１１２の出力端Ｑが接続
される。上記インバータ１０９の入力端にはクロック信
号ＣＬＫが供給され、その出力が反転してフリップフロ
ップ回路１１２の入力端ＣＤに供給される。

【００２５】上記レベル検出回路部１０４は、インバー
タ１１３〜１１５、Ｄ型フリップフロップ回路１１２及
びナンドゲート１１６から構成される。上記インバータ
１１３の入力端にはダミービット線１００が接続され、
出力端にはフリップフロップ回路１０９のクロック入力
端ＣＫ及びインバータ１１４の入力端が接続される。上
記フリップフロップ回路１１２のデータ入力端Ｄには電
源Ｖccが印加される。上記インバータ１１４の出力端に
は、ナンドゲート１１６の一方の入力端が接続され、こ
のナンドゲート１１６の他方の入力端には上記インバー
タ１０９の出力端が接続される。インバータ１１５の入
力端には上記ナンドゲート１１６の出力端が接続され、
出力端には上記ラッチ回路（フリップフロップ回路）１
０５のクロック入力端ＣＫが接続される。更に、上記フ
リップフロップ回路１０５のデータ入力端Ｄにはインバ
ータ２１の出力端が接続され、出力端Ｑから出力信号Ｄ
out が出力される。

【００２６】次に、上記のような構成において図２を参
照しつつ動作を説明する。図２は図１に示した回路にお
ける読み出し動作時の各信号のタイミングチャートであ
る。クロック信号ＣＬＫが“Ｈ”レベルの時、プリチャ
ージ信号／ＰＲは“Ｌ”レベルにあり、プリチャージ部
１５，１０２内のトランジスタ１９，１０７がオンして
いるので、ビット線１１及びダミービット線１００は
“Ｈ”レベルである。クロック信号ＣＬＫが“Ｈ”レベ
ルから“Ｌ”レベルへ変化すると、プリチャージ信号／
ＰＲは“Ｈ”レベルとなり、トランジスタ１９，１０７
がオフしてビット線１１及びダミービット線１００のプ
リチャージが終了する。この時、レベル検出回路部１０
４のフリップフロップ回路１１２は、インバータ１１３
の出力が“Ｌ”レベルであるので、出力信号ＤＥは
“Ｌ”レベルである。よって、ワード線１２の電位ＷＬ
は、図示しないデコーダで選択される（信号ＷＤが
“Ｈ”レベル）ことにより“Ｌ”レベルから“Ｈ”レベ
ルに変化する。これにより、メモリセル部１３内のトラ
ンジスタ１８がオンし、ビット線１１がディスチャージ
を開始する。同時に、ダミーメモリセル部１０１内のト
ランジスタ１０６もオンしてダミービット線１００もデ
ィスチャージを開始する。

【００２７】所定時間が経過して、ビット線１１の電位
ＢＬが、データ出力回路部１６内のインバータ２０の回
路閾値よりも低下するとこのインバータ２０の出力は
“Ｈ”レベルに変化し、インバータ２１の出力は“Ｌ”
レベルとなる。この“Ｌ”レベルがラッチ回路１０５に
ラッチされ、出力信号Ｄout は“Ｌ”レベルとなる。こ
の際、ダミービット線１００の電位ＤＢＬもビット線１
１の電位ＢＬと同様に低下する。そして、所定時間の経
過後、すなわち電位ＤＢＬがレベル検出回路部１０４内
のインバータ１１３の回路閾値より低下すると、このイ
ンバータ１１３の出力が“Ｈ”レベルとなり、フリップ
フロップ回路１１２にデータとして電源Ｖccレベルがセ
ットされ、出力信号ＤＥは“Ｌ”レベルから“Ｈ”レベ
ルに変化する。

【００２８】この結果、信号ＤＥが入力されるノアゲー
ト１１０の出力信号ＷＬは“Ｌ”レベルとなり、メモリ
セル部１３内のトランジスタ１８及びダミーメモリセル
部１０１内のトランジスタ１０６はオフする。また、信
号ＤＥが入力されるノアゲート１１１の出力信号／ＰＲ
も“Ｌ”レベルとなり、プリチャージ部１５内のトラン
ジスタ１９及びプリチャージ部１０２内のトランジスタ
１０７がオンし、ビット線１１及びダミービット線１０
０がそれぞれ電源電圧Ｖccでプリチャージされる。

【００２９】図９に示した従来の回路では、クロック信
号ＣＬＫを“Ｌ”レベルにすると、ビット線１１はディ
スチャージされ続け、最終的には“Ｌ”レベルまで下が
ってしまうため、プリチャージ時間が増大するととも
に、ビット線の充放電による消費電流が増大する。しか
しながら、図１に示した構成によれば、読み出し期間に
ビット線１１と同様なダミービット線１００が所定の値
以下に低下したことをレベル検出回路部１０４で検知し
て自動的にプリチャージ動作に入るので、ビット線１１
が必要以上にディスチャージされるの避けることがで
き、プリチャージ時間の短縮と消費電流の低減を実現で
きる。

【００３０】また、図１に示した回路構成では、ＡＳＩ
Ｃ等のメモリに要求される種々のサイズのメモリを設計
する際に、ビット線の負荷容量に依存してプリチャージ
のタイミングも自動的に変化することになるので回路設
計を容易にできる。

【００３１】図３はこの発明の第２の実施例に係る半導
体記憶装置について説明するためのもので、同期クロッ
ク信号をプリチャージ制御信号及びワード線制御信号と
して用いるメモリのデータ読み出し回路の要部を概略的
に示している。この回路は図１１に示した回路と同様
に、メモリセル３３、プリチャージ部４６、センスアン
プ４１を有している。これに加えて、疑似的なメモリセ
ル（ダミーメモリセル）１２０、プリチャージトランジ
スタ１２１、疑似的なビット線（ダミービット線）１２
２、インバータ１２３〜１２５、及びナンドゲート１２
６によりレベル検出回路１２７を形成している。また、
上記レベル検出回路１２７の検出出力に応じてワード線
制御とプリチャージ制御を行うためのインバータ１５
７、ノアゲート１２８，１２９、及びＤ型フリップフロ
ップ回路１３０を設けている。更に、出力データのラッ
チ用のフリップフロップ回路１３１がデータ出力端に設
けられている。

【００３２】上記ダミーメモリセル１２０は、入力端に
電源Ｖccが接続されたインバータ１３２と、ドレインが
ダミービット線１２２に接続され、ソースがインバータ
１３２の出力端に接続され、ゲートがワード線３２に接
続されたＮチャネル型ＭＯＳトランジスタ１３３とから
構成される。上記プリチャージトランジスタ１２１のド
レインはダミービット線１２２に接続され、ソースは電
源Ｖccに接続され、ゲートはプリチャージ線に接続され
る。上記インバータ１２３の入力端にはダミービット線
１２２が接続され、出力端にはインバータ１２４の入力
端及びフリップフロップ回路１３０のクロック入力端Ｃ
Ｋが接続される。インバータ１２４の出力端にはナンド
ゲート１２６の一方の入力端が接続され、このナンドゲ
ート１２６の他方の入力端にはインバータ４４の出力端
が接続される。インバータ１２５の入力端には上記ナン
ドゲート１２６の出力端が接続され、出力端にはセンス
アンプ４１の制御入力端及びフリップフロップ回路１３
１のクロック入力端ＣＫが接続される。

【００３３】上記インバータ１５７の入力端には図示し
ないデコーダからデコード信号ＷＤが供給され、このイ
ンバータ１５７の出力端にはノアゲート１２８の一方の
入力端が接続される。このノアゲート１２８の他方の入
力端にはフリップフロップ回路１３０の出力端Ｑが接続
され、出力端にはワード線３２が接続される。ノアゲー
ト１２９の一方の入力端にはクロック信号／ＣＬＫが供
給され、他方の入力端にはフリップフロップ回路１３０
の出力端Ｑが接続され、出力端にはプリチャージ線が接
続される。上記フリップフロップ回路１３０のデータ入
力端Ｄには電源Ｖccが接続され、入力端ＣＤにはインバ
ータ４３の出力の反転信号が供給される。上記フリップ
フロップ回路１３１のデータ入力端Ｄには、センスアン
プ４１の出力信号ＳＯが供給され、出力端Ｑから出力信
号Ｄout が出力される。

【００３４】図４は上記図３に示した回路の動作を説明
するためのタイミングチャートである。クロック信号／
ＣＬＫが“Ｈ”レベルの時には、プリチャージ信号／Ｐ
Ｒが“Ｌ”レベルとなり、トランジスタ３８〜４０，１
２１がオンして、ビット線対３１，３１´及びダミービ
ット線１２２が電源電圧Ｖccにプリチャージされる。次
に、クロック信号／ＣＬＫが“Ｈ”レベルから“Ｌ”レ
ベルになると、読み出しを開始する。この時、ビット線
対３１，３１´及びダミービット線１２２はプリチャー
ジ状態である“Ｈ”レベルにあるので、レベル検出回路
１２７の第１の出力Ｄ０は“Ｌ”レベルとなる。よっ
て、フリップフロップ回路１３０の出力ＤＥは“Ｌ”レ
ベルとなり、ワード線選択信号ＷＬ及びプリチャージ信
号／ＰＲは共に“Ｈ”レベルに上昇する。また、検出回
路１２７の第２の出力Ｄ１は“Ｈ”レベルとなり、セン
スアンプ４１は活性状態、フリップフロップ回路１３１
も入力可能状態となる。そして、ワード線選択信号ＷＬ
が“Ｈ”レベルとなると、メモリセル３３の記憶データ
に応じてビット線３１，３１´の一方とダミービット線
１２２がディスチャージされ、“Ｌ”レベルに向かって
下がり始める。この時、センスアンプ４１の働きによ
り、ビット線３１，３１´間の電位差を増幅することに
より、ビット線電位ＢＬ，／ＢＬに応じた出力信号Ｄou
t を得る。そして、ダミービット線１２２の電位がイン
バータ１２３の回路閾値を下回った時点で検出回路１２
７の出力Ｄ０，Ｄ１がそれぞれ“Ｈ”レベル、“Ｌ”レ
ベルとなるので、センスアンプ４１は非活性状態、フリ
ップフロップ回路１３１は出力保持状態となり、ワード
線電位ＷＬは“Ｌ”レベル、プリチャージ信号／ＰＲも
“Ｌ”レベルとなる。これによって、プリチャージトラ
ンジスタ３８〜４０，１２１がオンしてプリチャージ動
作に入り、ビット線対３１，３１´の一方とダミービッ
ト線１２２を“Ｈ”レベルにプリチャージする。

【００３５】図１１に示した従来の回路では、クロック
信号／ＣＬＫを“Ｌ”レベルにすると、ビット線はディ
スチャージされ続け、最終的には“Ｌ”レベルまで下が
ってしまい、プリチャージ時間の増大とビット線の充放
電による消費電流の増大を強いられる。しかし、図３に
示したような構成によれば、読み出し期間にダミービッ
ト線の電位ＤＢＬがインバータ１２３の回路閾値以下に
低下したことを検出し、クロック信号／ＣＬＫによる制
御とは独立して自動的にプリチャージ動作に入るので、
ビット線対の一方が必要以上にディスチャージされるの
を回避でき、プリチャージ時間の短縮と消費電流の低減
を実現できる。

【００３６】また、図３に示した回路構成でも図１に示
した回路と同様に、ＡＳＩＣ等のメモリに要求される種
々のサイズのメモリを設計する際に、ビット線の負荷容
量に依存してプリチャージのタイミングも自動的に変化
することになり、設計を容易にできる。

【００３７】図５は、この発明の第３の実施例に係る半
導体記憶装置について説明するためのもので、１個のメ
モリセルに対するデータ読み出し回路の要部を概略的に
示す回路図である。図５において、図１３に示した回路
と同一構成部分には同じ符号を付してその詳細な説明は
省略する。すなわち、図５に示す回路では、図１３の回
路に加えてレベル検出回路部１４１、センスアンプ制御
部１４２、プリチャージ信号制御部１４３、ワード線選
択信号制御部１４４及びラッチ回路１４５を設けてい
る。

【００３８】上記レベル検出回路部１４１は、センスア
ンプ５６−１，５６−２の出力信号Ｓ１１，Ｓ１２がそ
れぞれデータ入力端Ｄ１，Ｄ２に供給されるフリップフ
ロップ回路１４６とオアゲート１４７から構成される。
オアゲート１４７の一方の入力端にはクロック信号ＣＬ
Ｋが供給され、他方の入力端にはフリップフロップ回路
１４６の出力端Ｑが接続され、出力端にはこのフリップ
フロップ回路１４６の入力端ＴＰが接続される。上記セ
ンスアンプ制御部１４２はアンドゲート１４８からな
り、このアンドゲート１４８の一方の入力端には上記フ
リップフロップ回路１４６の出力信号ＳＬが供給され、
他方の入力端にはインバータ８３の出力信号Ｃ１が供給
され、その出力信号ＲＤがＭＯＳトランジスタ７１，７
６，８１のゲートにそれぞれ供給される。上記プリチャ
ージ信号制御部１４３は、アンドゲート１４９から構成
されている。アンドゲート１４９の一方の入力端にはイ
ンバータ８２の出力端が接続され、他方の入力端にはア
ンドゲート１４８の出力端が接続され、出力端にはプリ
チャージ線５４が接続される。上記ワード線選択信号制
御部１４４は、アンドゲート１５０からなる。このアン
ドゲート１５０の一方の入力端には図示しないデコーダ
からのデコード信号ＷＤが供給され、他方の入力端には
上記センスアンプ制御部１４２の出力信号ＲＤが供給さ
れ、出力端にはワード線５２の一端が接続される。上記
ラッチ回路１４５はフリップフロップ回路からなり、デ
ータ入力端Ｄにはセンスアンプ回路部５６−３の出力信
号Ｓ２が供給され、入力端ＴＰにはセンスアンプ制御部
１４２の出力信号ＲＤが供給され、出力端Ｑから出力信
号Ｄout が出力される。

【００３９】図６は上記図５に示した回路における読み
出し動作時の各信号のタイミングチャートである。クロ
ックＣＬＫが“Ｈ”レベルになると、プリチャージ信号
／ＰＲが“Ｌ”レベルになり、これによりプリチャージ
部５５のトランジスタ６４〜６６がオンしてビット線対
５１，５１´を同一の“Ｈ”レベルにプリチャージす
る。一方、制御回路５９の出力信号Ｃ１は“Ｌ”レベル
であるので、信号ＲＤは“Ｌ”レベルであり、センスア
ンプ部５６−１〜５６−３中のトランジスタ７１，７
６，８１がオフし、これらのセンスアンプ部５６−１〜
５６−３は非活性状態となる。クロック信号ＣＬＫが
“Ｈ”レベルから“Ｌ”レベルに変化すると、プリチャ
ージ信号／ＰＲが“Ｈ”レベルになり、ビット線対５
１，５１´のプリチャージが終了する。また、レベル検
出回路部１４１の出力信号ＳＬが“Ｈ”レベルであるこ
とから、信号Ｃ１が“Ｌ”レベルから“Ｈ”レベルに変
化することにより、信号ＲＤは“Ｈ”レベルとなる。従
って、センスアンプ部５６−１〜５６−３のトランジス
タ７１，７６，８１がオンするので、センスアンプ部５
６−１〜５６−３が活性状態になる。

【００４０】次に、ワード線５２が図示しないデコーダ
により選択され、電位ＷＤが“Ｌ”レベルから“Ｈ”レ
ベルに変化すると、上述したように信号ＲＤは“Ｈ”レ
ベルであるので、ワード線５２の選択信号ＷＬが“Ｈ”
レベルとなる。これにより、メモリセル部５３内のトラ
ンジスタ６２，６３がオンし、記憶データに応じてビッ
ト線５１，５１´の一方がディスチャージされる。所定
時間が経過し、ビット線電位ＢＬ，／ＢＬの電位差がΔ
Ｖ以上になると、センスアンプ部５６−１の出力Ｓ１１
は“Ｌ”レベル、センスアンプ部５６−２の出力Ｓ１２
は“Ｈ”レベルになり、これによりセンスアンプ部５６
−３の出力信号Ｓ２は“Ｌ”レベルとなる。また、ラッ
チ回路１４５は、信号ＲＤが“Ｈ”レベルになっている
期間に上記信号Ｓ２をラッチする。

【００４１】一方、レベル検出回路部１４１は、信号Ｓ
Ｌが“Ｈ”レベルになっているので、ラッチ回路１４６
はラッチ可能状態にあり、信号Ｓ１１，Ｓ１２をラッチ
する。信号Ｓ１１，Ｓ１２のどちらか一方が“Ｈ”レベ
ルから“Ｌ”レベルに変化すると、レベル検出回路部１
４１の出力信号ＳＬは“Ｌ”レベルに変化し、クロック
信号ＣＬＫも“Ｌ”レベルであるため、ラッチ回路１４
６は保持状態となる。信号ＳＬが“Ｌ”レベルになるこ
とにより、信号ＲＤも“Ｌ”レベルとなり、センスアン
プ部５６−１〜５６−３中のトランジスタ７１，７６，
８１がオフし、センスアンプ５６−１〜５６−３は非活
性状態となる。これと共に、ラッチ回路１４５における
ラッチ制御がなされ、読み出したデータが保持される。
また、信号ＲＤが“Ｌ”レベルになることによりワード
線選択信号ＷＬが“Ｌ”レベルとなり、メモリセル５３
の選択が終了し、信号／ＰＲが“Ｌ”レベルになること
によりプリチャージ動作が開始される。

【００４２】図７は、この発明の第４の実施例に係る半
導体記憶装置について説明するためのもので、上記図１
に示したようなＲＯＭからのデータの読み出しのために
図５に示したセンスアンプ部を設けると共に、図５の回
路におけるビット線／ＢＬの代わりに基準電圧ＲＢをセ
ンスアンプ部５６−１，５６−２に供給するものであ
り、他の基本的な構成及び動作は図５の回路と同様であ
る。

【００４３】図８は上記図７に示した回路の動作を説明
するためのタイミングチャートである。図６と比べれば
明らかなように、ビット線電位／ＢＬに代えて基準電圧
ＲＢを用いている点が異なるが、他の基本動作は同じで
あるので詳細な説明は省略する。

【００４４】上記図１３に示した従来の回路では、プリ
チャージ時間の増大と消費電流の増加を招いたが、図
５，図７に示した構成によれば、読み出し期間にビット
線がプリチャージレベルより所定の電位低下したことを
検知して自動的にプリチャージ動作に入るので、ビット
線が必要以上にディスチャージされるのを避けることが
でき、プリチャージ時間の短縮と消費電流の低減を実現
できる。また、図５，図７に示した回路構成でも、上記
第１，第２の実施例と同様にＡＳＩＣ等のメモリに要求
される種々の記憶容量のメモリを設計する際に、ビット
線の負荷容量に応じてプリチャージのタイミングも自動
的に変化するので回路設計を容易化できる。

【００４５】

【発明の効果】以上詳述したように、この発明によれ
ば、メモリセルのデータの読み出し時に自動的にプリチ
ャージ動作を行うことによりクロック信号のタイミング
の設定を不要にできると共に、ビット線電位のフルスイ
ングを回避してプリチャージ時間の短縮と消費電流の低
減が図れる半導体記憶装置が得られる。

【図面の簡単な説明】

【図１】この発明の第１の実施例に係る半導体記憶装置
を示す回路図。

【図２】図１に示した回路の動作を説明するためのタイ
ミングチャート。

【図３】この発明の第２の実施例に係る半導体記憶装置
を示す回路図。

【図４】図３に示した回路の動作を説明するためのタイ
ミングチャート。

【図５】この発明の第３の実施例に係る半導体記憶装置
を示す回路図。

【図６】図５に示した回路の動作を説明するためのタイ
ミングチャート。

【図７】この発明の第４の実施例に係る半導体記憶装置
を示す回路図。

【図８】図７に示した回路の動作を説明するためのタイ
ミングチャート。

【図９】従来の半導体記憶装置について説明するための
回路図。

【図１０】図９に示した回路の動作を説明するためのタ
イミングチャート。

【図１１】従来の他の半導体記憶装置について説明する
ための回路図。

【図１２】図１１に示した回路の動作を説明するための
タイミングチャート。

【図１３】従来の更に他の半導体記憶装置について説明
するための回路図。

【図１４】図１３に示した回路の動作を説明するための
タイミングチャート。

【符号の説明】

１３，３３，５３…メモリセル、１１，３１，３１´５
１，５１´…ビット線、１５，４６，５５…プリチャー
ジ部、３８，３９，４０…プリチャージトランジスタ、
１６…データ出力回路部、４１…センスアンプ、５６−
１，５６−２，５６−３…センスアンプ部、１０１，１
２０…ダミーメモリセル、１００，１２２…ダミービッ
ト線、１０２，１２１…ダミーメモリセル用のプリチャ
ージ部、１０４，１４１…レベル検出回路部、１２７…
レベル検出回路、１０３…制御回路部、１０５，１３
１，１４５…ラッチ回路。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 メモリセルと、このメモリセルに記憶さ
   れたデータが読み出されるビット線と、同期信号に応答
   して上記ビット線をプリチャージする第１のプリチャー
   ジ手段と、上記ビット線に読み出されたデータを増幅し
   て出力する出力手段と、上記メモリセルと等価な駆動能
   力を有するダミーメモリセルと、上記ビット線と等価な
   負荷容量を有し、上記ダミーメモリセルに記憶されたデ
   ータが読み出されるダミービット線と、上記ダミービッ
   ト線をプリチャージする第２のプリチャージ手段と、上
   記メモリセル及びダミーメモリセルを同時に選択する選
   択手段と、この選択手段により上記メモリセル及びダミ
   ーメモリセルが選択された時に上記ダミービット線のプ
   リチャージ電位が所定の電位だけ低下したことを検出す
   るレベル検出手段とを具備し、上記レベル検出手段の検
   出出力で上記選択手段を制御して上記メモリセル及びダ
   ミーメモリセルを非選択状態にするとともに、上記第１
   のプリチャージ手段及び上記第２のプリチャージ手段を
   制御して上記ビット線及びダミービット線をプリチャー
   ジすることを特徴とする半導体記憶装置。
2. 【請求項２】 前記出力手段の出力をラッチするラッチ
   手段を更に設け、このラッチ手段を前記レベル検出手段
   の検出出力で制御することにより、前記第１のプリチャ
   ージ手段及び前記第２のプリチャージ手段で前記ビット
   線及び前記ダミービット線をプリチャージする時に、前
   記出力手段の出力データを保持することを特徴とする請
   求項１記載の半導体記憶装置。
3. 【請求項３】 メモリセルと、このメモリセルに記憶さ
   れたデータが読み出されるビット線と、同期信号に応答
   して上記ビット線をプリチャージするプリチャージ手段
   と、上記ビット線に読み出された上記メモリセルの記憶
   データを増幅して出力する出力手段と、上記メモリセル
   を選択する選択手段と、この選択手段により上記メモリ
   セルが選択された時に、上記出力手段の出力電位の変化
   を検出することにより、上記ビット線のプリチャージ電
   位が所定の電位に低下したのを検知するレベル検出手段
   とを具備し、上記レベル検出手段の検出出力で上記選択
   手段を制御することにより上記メモリセルを非選択状態
   にするとともに、上記プリチャージ手段を制御して上記
   ビット線をプリチャージすることを特徴とする半導体記
   憶装置。
4. 【請求項４】 前記出力手段の出力をラッチするラッチ
   手段を更に設け、このラッチ手段を前記レベル検出手段
   の検出出力で制御することにより、前記プリチャージ手
   段で前記ビット線をプリチャージする時に、前記出力手
   段の出力データを保持することを特徴とする請求項３記
   載の半導体記憶装置。