JP2003051189A - 小電圧信号の注入により、メモリへの早期書込みを行うシステム及び方法 - Google Patents
小電圧信号の注入により、メモリへの早期書込みを行うシステム及び方法Info
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Abstract
(57)【要約】 （修正有）
【課題】 メモリへの書込み操作を隣接ビットライン上
のデータを破壊することなく、読出し操作程度の短い時
間で実行する。 【解決手段】 センス増幅器をセットする前に、小電圧
差分信号を注入し、その後、センス増幅器をセットする
ことにより、センス増幅器が小電圧信号を所定のハイ電
圧レベル及びロー電圧レベルに増幅し、メモリ・セルへ
の書込みを行う。センス増幅器をセットする前に、ロー
カル・ビットスイッチが、小電圧差分を有する第１及び
第２の書込み電圧を、真のビットライン及び基準ビット
ラインに印加する。他のメモリ・セル上のローカル・ビ
ットスイッチは、それらのメモリ・セルに結合される真
のビットライン及び基準ビットラインを、それらのビッ
トラインに結合されるセンス増幅器をセットする前に、
分離するように適応化される。これにより、選択メモリ
・セルが書込まれるときに、書込まれていないメモリ・
セルの記憶内容がリフレッシュされる。
のデータを破壊することなく、読出し操作程度の短い時
間で実行する。 【解決手段】 センス増幅器をセットする前に、小電圧
差分信号を注入し、その後、センス増幅器をセットする
ことにより、センス増幅器が小電圧信号を所定のハイ電
圧レベル及びロー電圧レベルに増幅し、メモリ・セルへ
の書込みを行う。センス増幅器をセットする前に、ロー
カル・ビットスイッチが、小電圧差分を有する第１及び
第２の書込み電圧を、真のビットライン及び基準ビット
ラインに印加する。他のメモリ・セル上のローカル・ビ
ットスイッチは、それらのメモリ・セルに結合される真
のビットライン及び基準ビットラインを、それらのビッ
トラインに結合されるセンス増幅器をセットする前に、
分離するように適応化される。これにより、選択メモリ
・セルが書込まれるときに、書込まれていないメモリ・
セルの記憶内容がリフレッシュされる。
Description
【０００１】
【発明の属する技術分野】本発明は集積回路メモリに関
し、特に、記憶内容がビットライン上に存在する小電圧
信号からセンスされる集積回路メモリ、特にダイナミッ
ク・ランダム・アクセス・メモリ（ＤＲＡＭ）に関す
る。
し、特に、記憶内容がビットライン上に存在する小電圧
信号からセンスされる集積回路メモリ、特にダイナミッ
ク・ランダム・アクセス・メモリ（ＤＲＡＭ）に関す
る。
【０００２】
【従来の技術】既存のＤＲＡＭは一般に、スタティック
・ランダム・アクセス・メモリ（ＳＲＡＭ）または読出
し専用メモリ（ＲＯＭ）に比較して、アクセスが遅い。
従来、ＤＲＡＭは、大容量のデータを記憶するが、磁気
ディスク媒体または比較ディスク媒体よりも高速なアク
セスを有し、比較的安価で低消費電力のスタンドアロン
の独立集積回路チップとして生産された。それに対し
て、ＳＲＡＭ及びＲＯＭは通常、ＤＲＡＭよりも高速な
アクセスを有するが、しばしばコストが高く、消費電力
も大きい。なぜなら、これらのメモリタイプは１記憶デ
ータ・ビット当たり、より多くの素子数を要求するため
に、コスト及び密度を押し上げるからである。
・ランダム・アクセス・メモリ（ＳＲＡＭ）または読出
し専用メモリ（ＲＯＭ）に比較して、アクセスが遅い。
従来、ＤＲＡＭは、大容量のデータを記憶するが、磁気
ディスク媒体または比較ディスク媒体よりも高速なアク
セスを有し、比較的安価で低消費電力のスタンドアロン
の独立集積回路チップとして生産された。それに対し
て、ＳＲＡＭ及びＲＯＭは通常、ＤＲＡＭよりも高速な
アクセスを有するが、しばしばコストが高く、消費電力
も大きい。なぜなら、これらのメモリタイプは１記憶デ
ータ・ビット当たり、より多くの素子数を要求するため
に、コスト及び密度を押し上げるからである。
【０００３】最近、ＤＲＡＭを、論理回路若しくはリニ
ア回路、または他の回路タイプを含む集積回路、例え
ば"システム・オン・チップ"の幾つかの素子の１つとし
て使用することに注目が集まっている。こうしたＤＲＡ
Ｍ素子は、埋め込みＤＲＡＭまたは"ＥＤＲＡＭ"と呼ば
れる。埋め込みＤＲＡＭを使用する目的には、高速アク
セスを有するが、ＳＲＡＭよりも低コスト及び低消費電
力を有する、潜在的に大容量の容易に再書込み可能な記
憶を獲得することが含まれる。既存のＤＲＡＭの１つの
問題は、メモリ・セルからデータを読出したり、リフレ
ッシュすることに比べて、そのメモリ・セルに新たなデ
ータを書込むのに時間がかかることである。この問題
は、図１及び図２を参照することにより理解できる。図
１は、従来のＤＲＡＭメモリ・セルが読出されていると
きのアクティブ信号を示す。読出し操作は、ワードライ
ン電圧１０が静止値（この場合約−０．４Ｖ）から、メ
モリ・セルのアクセス・トランジスタが導通するための
活動値に立ち上がることで開始する。次に、メモリ・セ
ル内のキャパシタにより蓄積される電荷が、ビットライ
ン上のトランジスタを通じて、センス増幅器に流れ始め
る。センス増幅器では、小電圧差分信号１１が、ビット
ラインＢＴ上の電圧１２と、基準ビットラインＢＣ上の
電圧１４との間で発生する。尚、基準ビットラインＢＣ
は、読出されるメモリ・セルには結合されていない。セ
ンス増幅器は、小スイング、例えばビットラインＢＴと
基準ビットラインＢＣとの間のアナログ信号を、メモリ
・セルに記憶するために、或いはメモリ・セルからデー
タを転送するために、フルスイング論理レベル信号に変
換する。小電圧差分信号１１が出現した後、センス増幅
器がセットされ、すなわち、信号ＳＥＴＰ１６を通じて
トリガされ、小電圧差分信号１１をフルスイング論理レ
ベルに増幅する。この結果、ビットラン電圧１２及び基
準ビットライン電圧１４が、それらの初期小電圧差分か
ら、それぞれの所定の高論理レベル及び低論理レベル
に、この場合、それぞれ約１．２Ｖ及び０．０Ｖに分け
られる。メモリ・セルに蓄積される電圧が、図１に曲線
１８により示されている。
ア回路、または他の回路タイプを含む集積回路、例え
ば"システム・オン・チップ"の幾つかの素子の１つとし
て使用することに注目が集まっている。こうしたＤＲＡ
Ｍ素子は、埋め込みＤＲＡＭまたは"ＥＤＲＡＭ"と呼ば
れる。埋め込みＤＲＡＭを使用する目的には、高速アク
セスを有するが、ＳＲＡＭよりも低コスト及び低消費電
力を有する、潜在的に大容量の容易に再書込み可能な記
憶を獲得することが含まれる。既存のＤＲＡＭの１つの
問題は、メモリ・セルからデータを読出したり、リフレ
ッシュすることに比べて、そのメモリ・セルに新たなデ
ータを書込むのに時間がかかることである。この問題
は、図１及び図２を参照することにより理解できる。図
１は、従来のＤＲＡＭメモリ・セルが読出されていると
きのアクティブ信号を示す。読出し操作は、ワードライ
ン電圧１０が静止値（この場合約−０．４Ｖ）から、メ
モリ・セルのアクセス・トランジスタが導通するための
活動値に立ち上がることで開始する。次に、メモリ・セ
ル内のキャパシタにより蓄積される電荷が、ビットライ
ン上のトランジスタを通じて、センス増幅器に流れ始め
る。センス増幅器では、小電圧差分信号１１が、ビット
ラインＢＴ上の電圧１２と、基準ビットラインＢＣ上の
電圧１４との間で発生する。尚、基準ビットラインＢＣ
は、読出されるメモリ・セルには結合されていない。セ
ンス増幅器は、小スイング、例えばビットラインＢＴと
基準ビットラインＢＣとの間のアナログ信号を、メモリ
・セルに記憶するために、或いはメモリ・セルからデー
タを転送するために、フルスイング論理レベル信号に変
換する。小電圧差分信号１１が出現した後、センス増幅
器がセットされ、すなわち、信号ＳＥＴＰ１６を通じて
トリガされ、小電圧差分信号１１をフルスイング論理レ
ベルに増幅する。この結果、ビットラン電圧１２及び基
準ビットライン電圧１４が、それらの初期小電圧差分か
ら、それぞれの所定の高論理レベル及び低論理レベル
に、この場合、それぞれ約１．２Ｖ及び０．０Ｖに分け
られる。メモリ・セルに蓄積される電圧が、図１に曲線
１８により示されている。
【０００４】それに対して、従来のＤＲＡＭでの書込み
操作は、読出し操作よりも長い時間を要する。図２を参
照すると、現在ロー論理レベルすなわち"０"を記憶する
メモリ・セルに、ハイ論理レベルすなわち"１"を書込む
操作は、"リード０モディファイ・ライト１"として知ら
れる。この書込み操作は、"０"を含むメモリ・セルを読
出し、次にメモリ・セルに反対の値"１"を記憶させるこ
とにより開始する。この初期読出しステップは、隣接ビ
ットライン上のメモリ・セルの記憶内容が破壊されるの
を防ぐために必要となる。１メモリ・セルが"０"状態か
ら"１"を再書込みされる間、同一のワードラインにより
アクセスされる他のビットライン上のメモリ・セルが読
出され、それらが既に記憶する同一データにより、ライ
トバックすなわち書戻しされる。
操作は、読出し操作よりも長い時間を要する。図２を参
照すると、現在ロー論理レベルすなわち"０"を記憶する
メモリ・セルに、ハイ論理レベルすなわち"１"を書込む
操作は、"リード０モディファイ・ライト１"として知ら
れる。この書込み操作は、"０"を含むメモリ・セルを読
出し、次にメモリ・セルに反対の値"１"を記憶させるこ
とにより開始する。この初期読出しステップは、隣接ビ
ットライン上のメモリ・セルの記憶内容が破壊されるの
を防ぐために必要となる。１メモリ・セルが"０"状態か
ら"１"を再書込みされる間、同一のワードラインにより
アクセスされる他のビットライン上のメモリ・セルが読
出され、それらが既に記憶する同一データにより、ライ
トバックすなわち書戻しされる。
【０００５】図２に示されるように、リード・モディフ
ァイ・ライト操作は読出し操作と同様に、ワードライン
電圧１０が静止値から活動値に立ち上がることにより開
始する。次に、メモリ・セル内のキャパシタにより蓄積
される電荷が、ビットライン上のトランジスタを通じ
て、センス増幅器に流れ始める。センス増幅器では、小
電圧差分信号２１が、ビットラインＢＴ上の電圧２２
と、基準ビットラインＢＣ上の電圧２０との間で発生す
る。尚、基準ビットラインＢＣは、書込まれるメモリ・
セルには結合されていない。小電圧差分信号２１が現れ
た後、信号ＳＥＴＰ１６がセンス増幅器をセットし、そ
の結果、小電圧差分信号２１が、それぞれ基準ビットラ
インＢＣ及びビットラインＢＴ上で、所定のハイ論理レ
ベル及びロー論理レベルに増幅され、これらが、メモリ
・セルに記憶されるオリジナル"０"値データを反映す
る。
ァイ・ライト操作は読出し操作と同様に、ワードライン
電圧１０が静止値から活動値に立ち上がることにより開
始する。次に、メモリ・セル内のキャパシタにより蓄積
される電荷が、ビットライン上のトランジスタを通じ
て、センス増幅器に流れ始める。センス増幅器では、小
電圧差分信号２１が、ビットラインＢＴ上の電圧２２
と、基準ビットラインＢＣ上の電圧２０との間で発生す
る。尚、基準ビットラインＢＣは、書込まれるメモリ・
セルには結合されていない。小電圧差分信号２１が現れ
た後、信号ＳＥＴＰ１６がセンス増幅器をセットし、そ
の結果、小電圧差分信号２１が、それぞれ基準ビットラ
インＢＣ及びビットラインＢＴ上で、所定のハイ論理レ
ベル及びロー論理レベルに増幅され、これらが、メモリ
・セルに記憶されるオリジナル"０"値データを反映す
る。
【０００６】図２に示される従来のＤＲＡＭ操作では、
ビットラインＢＴ及び基準ビットラインＢＣ上のそれぞ
れの電圧２２、２０が、センス増幅器がセットされた後
にだけ、新たなレベルに強制される。センス増幅器がセ
ットされた後、電圧２０及び２２はほぼ完全に、それぞ
れハイ論理レベル及びロー論理レベルに向けて推移す
る。次に、ビットライン電圧及び基準ビットライン電圧
は、書込み操作により要求されるように進路を反転さ
せ、反対のレベルに達する。書込み前の初期読出しに要
する時間は、読出し操作において、メモリ・セル内の電
圧２４が立ち上がるのに長い時間をとらせる。図１に示
される読出し操作に比較して、リード・モディファイ・
ライト操作では、メモリ・セル電圧が最終値の９０％に
達するのに、約３０％長い時間を要する。これは図１の
ｔ０−ｔ１を、図２のｔ０'−ｔ１'と比較することによ
り明らかである。
ビットラインＢＴ及び基準ビットラインＢＣ上のそれぞ
れの電圧２２、２０が、センス増幅器がセットされた後
にだけ、新たなレベルに強制される。センス増幅器がセ
ットされた後、電圧２０及び２２はほぼ完全に、それぞ
れハイ論理レベル及びロー論理レベルに向けて推移す
る。次に、ビットライン電圧及び基準ビットライン電圧
は、書込み操作により要求されるように進路を反転さ
せ、反対のレベルに達する。書込み前の初期読出しに要
する時間は、読出し操作において、メモリ・セル内の電
圧２４が立ち上がるのに長い時間をとらせる。図１に示
される読出し操作に比較して、リード・モディファイ・
ライト操作では、メモリ・セル電圧が最終値の９０％に
達するのに、約３０％長い時間を要する。これは図１の
ｔ０−ｔ１を、図２のｔ０'−ｔ１'と比較することによ
り明らかである。
【０００７】従来、リード・モディファイ・ライト操作
を実行するためのより長い時間は、受け入れ可能とみな
されてきた。これはビットライン信号レベルを新たなレ
ベルに余りに直ちに変化させると、書込まれるビットラ
インと隣接ビットラインとの間のライン間ノイズ結合に
より、他のメモリ・セル内のデータを潜在的に破壊し得
るからである。従来、隣接ビットラインによりアクセス
されるメモリ・セル内のデータを破壊するリスク無し
に、メモリ・セルに新たな値を即時書込む方法が存在し
なかった。
を実行するためのより長い時間は、受け入れ可能とみな
されてきた。これはビットライン信号レベルを新たなレ
ベルに余りに直ちに変化させると、書込まれるビットラ
インと隣接ビットラインとの間のライン間ノイズ結合に
より、他のメモリ・セル内のデータを潜在的に破壊し得
るからである。従来、隣接ビットラインによりアクセス
されるメモリ・セル内のデータを破壊するリスク無し
に、メモリ・セルに新たな値を即時書込む方法が存在し
なかった。
【０００８】
【発明が解決しようとする課題】従って、本発明の目的
は、メモリ・セルへの書込み操作を読出し操作程度の短
い時間で実行することである。
は、メモリ・セルへの書込み操作を読出し操作程度の短
い時間で実行することである。
【０００９】本発明の別の目的は、隣接ビットラインに
よりアクセスされるメモリ・セル内のデータを破壊する
リスク無しに、メモリ・セルへの書込み操作を迅速に実
行することである。
よりアクセスされるメモリ・セル内のデータを破壊する
リスク無しに、メモリ・セルへの書込み操作を迅速に実
行することである。
【００１０】更に本発明の別の目的は、小電圧信号をビ
ットライン及び基準ビットラインに注入し、センス増幅
器をセットすることにより、信号を所定のハイ論理レベ
ル及びロー論理レベルに増幅し、メモリ・セルに記憶す
るように、書込み操作を実行することである。
ットライン及び基準ビットラインに注入し、センス増幅
器をセットすることにより、信号を所定のハイ論理レベ
ル及びロー論理レベルに増幅し、メモリ・セルに記憶す
るように、書込み操作を実行することである。
【００１１】
【課題を解決するための手段】従って、本発明の１態様
では、データをローカル・ビットスイッチによりメモリ
・セルに書込むように適応化される、メモリを含む集積
回路が提供される。このローカル・ビットスイッチは、
センス増幅器がセットされる前に、小電圧差分を有する
第１及び第２の書込み電圧を、真のビットライン及び基
準ビットラインに印加する。センス増幅器は、小電圧差
分を所定のハイ電圧及び所定のロー電圧に増幅するよう
に適応化され、真のビットラインが所定のハイ電圧及び
所定のロー電圧の一方を有し、これが次にメモリ・セル
に書込まれる。
では、データをローカル・ビットスイッチによりメモリ
・セルに書込むように適応化される、メモリを含む集積
回路が提供される。このローカル・ビットスイッチは、
センス増幅器がセットされる前に、小電圧差分を有する
第１及び第２の書込み電圧を、真のビットライン及び基
準ビットラインに印加する。センス増幅器は、小電圧差
分を所定のハイ電圧及び所定のロー電圧に増幅するよう
に適応化され、真のビットラインが所定のハイ電圧及び
所定のロー電圧の一方を有し、これが次にメモリ・セル
に書込まれる。
【００１２】本発明のより好適な態様では、書込まれる
メモリ・セル及び他のメモリ・セルが、ワードラインに
よりアクセスされる。現在書込まれていないこうした他
のメモリ・セル上のローカル・ビットスイッチは、それ
らのビットラインに結合されるセンス増幅器の設定以前
に、それらのメモリ・セルに結合される真のビットライ
ン及び基準ビットラインを分離するように適応化され、
それにより、書込まれていないこうしたメモリ・セルの
記憶内容が、選択メモリ・セルが書込まれるときに、リ
フレッシュされる。
メモリ・セル及び他のメモリ・セルが、ワードラインに
よりアクセスされる。現在書込まれていないこうした他
のメモリ・セル上のローカル・ビットスイッチは、それ
らのビットラインに結合されるセンス増幅器の設定以前
に、それらのメモリ・セルに結合される真のビットライ
ン及び基準ビットラインを分離するように適応化され、
それにより、書込まれていないこうしたメモリ・セルの
記憶内容が、選択メモリ・セルが書込まれるときに、リ
フレッシュされる。
【００１３】
【発明の実施の形態】本発明は、センス増幅器をセット
する前に、小電圧差分書込み信号を真のビットライン及
び基準ビットライン、すなわち相補ビットラインに同時
に印加し、続いて、真のビットライン及び基準ビットラ
イン上の小電圧差分をフルスイング信号に増幅するよう
に、センス増幅器をセットすることにより、データをメ
モリ・セルに書込むシステム及び方法を提供する。尚、
フルスイング電圧は、真のビットライン及び基準ビット
ラインの一方上の所定のハイ電圧、及び他方のライン上
の所定のロー電圧を指し示す。次に、メモリ・セルに、
真ビットライン上に存在するハイ電圧またはロー電圧が
書込まれる。
する前に、小電圧差分書込み信号を真のビットライン及
び基準ビットライン、すなわち相補ビットラインに同時
に印加し、続いて、真のビットライン及び基準ビットラ
イン上の小電圧差分をフルスイング信号に増幅するよう
に、センス増幅器をセットすることにより、データをメ
モリ・セルに書込むシステム及び方法を提供する。尚、
フルスイング電圧は、真のビットライン及び基準ビット
ラインの一方上の所定のハイ電圧、及び他方のライン上
の所定のロー電圧を指し示す。次に、メモリ・セルに、
真ビットライン上に存在するハイ電圧またはロー電圧が
書込まれる。
【００１４】それに対して、メモリ・セルの読出しは、
次のように実行される。すなわち、ワードラインを活動
化し、メモリ・セル内に記憶される電荷から、小電圧差
分信号を真のビットライン及び基準ビットライン上に生
成し、次に小電圧差分信号をフルスイング信号に増幅す
るように、センス増幅器がセットされる。尚、前述のよ
うに、フルスイング電圧は、真のビットライン及び基準
ビットラインの一方上の所定のハイ電圧、及び他方のラ
イン上の所定のロー電圧を指し示す。
次のように実行される。すなわち、ワードラインを活動
化し、メモリ・セル内に記憶される電荷から、小電圧差
分信号を真のビットライン及び基準ビットライン上に生
成し、次に小電圧差分信号をフルスイング信号に増幅す
るように、センス増幅器がセットされる。尚、前述のよ
うに、フルスイング電圧は、真のビットライン及び基準
ビットラインの一方上の所定のハイ電圧、及び他方のラ
イン上の所定のロー電圧を指し示す。
【００１５】後述の実施例では、ビットスイッチを用い
て、小電圧差分書込み信号が真のビットライン及び基準
ビットラインに印加される。尚、書込み操作では、ビッ
トスイッチは読出し操作の場合と異なるタイミングで制
御される。図３は、メモリ・アレイに関連付けられるセ
ンシング回路のブロック図である。図３を参照すると、
各グループ５０内のローカル・ビットスイッチ（好適に
はＮＦＥＴとして実現される）が、センス増幅器５０と
ローカル・バッファ６０との間の、真のビットライン及
び基準ビットライン上の信号フローを制御する。各ロー
カル・バッファ６０は、１つの真のファンノード及び１
つの相補ファンノードを有し、これらは８対のローカル
・ビットスイッチにより、８つのセンス増幅器のグルー
プ５０内の８つの真のビットラインの１つ、及び８つの
基準ビットラインの１つにそれぞれ結合される。８対の
ローカル・ビットスイッチの各グループ内において、１
対が信号ＬＢＸＰ＜０：７＞により同時にオンされ、真
のビットラインとファンノードとの間、及び基準ビット
ラインと相補ファンノードとの間で、信号を伝搬する。
て、小電圧差分書込み信号が真のビットライン及び基準
ビットラインに印加される。尚、書込み操作では、ビッ
トスイッチは読出し操作の場合と異なるタイミングで制
御される。図３は、メモリ・アレイに関連付けられるセ
ンシング回路のブロック図である。図３を参照すると、
各グループ５０内のローカル・ビットスイッチ（好適に
はＮＦＥＴとして実現される）が、センス増幅器５０と
ローカル・バッファ６０との間の、真のビットライン及
び基準ビットライン上の信号フローを制御する。各ロー
カル・バッファ６０は、１つの真のファンノード及び１
つの相補ファンノードを有し、これらは８対のローカル
・ビットスイッチにより、８つのセンス増幅器のグルー
プ５０内の８つの真のビットラインの１つ、及び８つの
基準ビットラインの１つにそれぞれ結合される。８対の
ローカル・ビットスイッチの各グループ内において、１
対が信号ＬＢＸＰ＜０：７＞により同時にオンされ、真
のビットラインとファンノードとの間、及び基準ビット
ラインと相補ファンノードとの間で、信号を伝搬する。
【００１６】本発明によれば、書込み操作において、セ
ンス増幅器をセットする前に、所望の極性を有する小電
圧差分信号が、真のファンノード及び相補ファンノード
に印加され、ローカル・ビットスイッチ対がオンされ
る。この結果、小電圧差分信号が真のビットライン及び
基準ビットラインに印加される。次にセンス増幅器がセ
ットされ、小電圧差分信号を所定のハイ電圧論理レベル
及びロー電圧論理レベルに増幅し、これらの異なるレベ
ルが、真のビットライン及び基準ビットラインの各々に
印加される。真ビットライン上に存在するハイ論理レベ
ルまたはロー論理レベルが、データをメモリ・セルに記
憶し、次にローカル・ビットスイッチが再度オフされ
る。
ンス増幅器をセットする前に、所望の極性を有する小電
圧差分信号が、真のファンノード及び相補ファンノード
に印加され、ローカル・ビットスイッチ対がオンされ
る。この結果、小電圧差分信号が真のビットライン及び
基準ビットラインに印加される。次にセンス増幅器がセ
ットされ、小電圧差分信号を所定のハイ電圧論理レベル
及びロー電圧論理レベルに増幅し、これらの異なるレベ
ルが、真のビットライン及び基準ビットラインの各々に
印加される。真ビットライン上に存在するハイ論理レベ
ルまたはロー論理レベルが、データをメモリ・セルに記
憶し、次にローカル・ビットスイッチが再度オフされ
る。
【００１７】図４は、真のファンノードＦＴ及び相補フ
ァンノードＦＣを含むローカル・バッファ６０の回路図
である。ローカル・バッファ６０は、小電圧差分書込み
信号を真のファンノード及び相補ファンノードそれぞれ
ＦＴ及びＦＣに印加する。"０"か"１"かにより決定され
る信号の極性が、メモリ・セルに書込まれる。ローカル
・ビットスイッチ対が、読出し操作及び書込み操作にお
いて、異なるタイミングでオン及びオフされるように、
以下で詳述する図６の論理回路が、ビットスイッチ・タ
イミングを制御する。
ァンノードＦＣを含むローカル・バッファ６０の回路図
である。ローカル・バッファ６０は、小電圧差分書込み
信号を真のファンノード及び相補ファンノードそれぞれ
ＦＴ及びＦＣに印加する。"０"か"１"かにより決定され
る信号の極性が、メモリ・セルに書込まれる。ローカル
・ビットスイッチ対が、読出し操作及び書込み操作にお
いて、異なるタイミングでオン及びオフされるように、
以下で詳述する図６の論理回路が、ビットスイッチ・タ
イミングを制御する。
【００１８】ローカル・バッファ６０は、端子ＰＤＯＴ
において読出しデータ出力を、また端子ＰＤＩＴにおい
て、書込みデータ入力を提供する。グローバル読出し信
号ＬＢＲＥＡＤＰ及び関連回路が、ＰＤＯＴを通じて、
信号出力を管理する。グローバル書込み信号ＬＢＷＲＩ
ＴＥＰは、書込み操作の間だけアクティブとなり、小電
圧差分書込み信号を真のファンノードＦＴ及び相補ファ
ンノードＦＣに印加する。信号ＰＤＩＴ及びＬＢＷＲＩ
ＴＥＰは、真のファンノードＦＴ及び相補ファンノード
ＦＣの一方に、小電圧ＶＷＲＩＴＥを印加する論理回路
への入力であり、これはＰＤＩＴのバイナリ論理により
制御される。一方、真のファンノードＦＴ及び相補ファ
ンノードＦＣの他方は、グラウンドに放電される。ＶＷ
ＲＩＴＥは、真のビットライン及び基準ビットラインか
ら読出されるデータを出力するために、フルスイング論
理レベルとして使用されるハイ電圧及びロー電圧に関連
する小電圧信号である。ＶＷＲＩＴＥ電圧はグラウンド
を基準とし、メモリ・セルからグループ５０内のセンス
増幅器に入力される真のビットラインと基準ビットライ
ンとの間の小電圧差分信号に比較的近く、センス増幅器
はこの差分信号を読出しのためにフルスイング論理レベ
ルに増幅する。フルスイング論理レベルとして、０．０
Ｖ及び１．２Ｖが真のビットライン及び基準ビットライ
ン上で使用される典型的なシステムでは、約２５０ｍＶ
のＶＷＲＩＴＥ電圧を真のビットライン及び基準ビット
ラインの一方に印加し、他方をグラウンドに接続するこ
とにより、小電圧差分信号が真のビットライン及び基準
ビットラインに印加される。
において読出しデータ出力を、また端子ＰＤＩＴにおい
て、書込みデータ入力を提供する。グローバル読出し信
号ＬＢＲＥＡＤＰ及び関連回路が、ＰＤＯＴを通じて、
信号出力を管理する。グローバル書込み信号ＬＢＷＲＩ
ＴＥＰは、書込み操作の間だけアクティブとなり、小電
圧差分書込み信号を真のファンノードＦＴ及び相補ファ
ンノードＦＣに印加する。信号ＰＤＩＴ及びＬＢＷＲＩ
ＴＥＰは、真のファンノードＦＴ及び相補ファンノード
ＦＣの一方に、小電圧ＶＷＲＩＴＥを印加する論理回路
への入力であり、これはＰＤＩＴのバイナリ論理により
制御される。一方、真のファンノードＦＴ及び相補ファ
ンノードＦＣの他方は、グラウンドに放電される。ＶＷ
ＲＩＴＥは、真のビットライン及び基準ビットラインか
ら読出されるデータを出力するために、フルスイング論
理レベルとして使用されるハイ電圧及びロー電圧に関連
する小電圧信号である。ＶＷＲＩＴＥ電圧はグラウンド
を基準とし、メモリ・セルからグループ５０内のセンス
増幅器に入力される真のビットラインと基準ビットライ
ンとの間の小電圧差分信号に比較的近く、センス増幅器
はこの差分信号を読出しのためにフルスイング論理レベ
ルに増幅する。フルスイング論理レベルとして、０．０
Ｖ及び１．２Ｖが真のビットライン及び基準ビットライ
ン上で使用される典型的なシステムでは、約２５０ｍＶ
のＶＷＲＩＴＥ電圧を真のビットライン及び基準ビット
ラインの一方に印加し、他方をグラウンドに接続するこ
とにより、小電圧差分信号が真のビットライン及び基準
ビットラインに印加される。
【００１９】図５は、小電圧源ＶＷＲＩＴＥを生成及び
維持するために使用される典型的な回路を示す。この回
路は、２つの分圧器７０及び７２を含む。分圧器７０は
低インピーダンス分圧器であり、インバータ及び関連ス
イッチング論理を通じて入力されるＲＥＡＤ信号により
制御され、書込み操作の間にだけ作用する。低インピー
ダンス分圧器７０は、書込み操作の間に電流を供給す
る。分圧器７２は高インピーダンスを有し、書込み操作
以外において、ＶＷＲＩＴＥ電圧レベルを維持するため
に使用される。キャパシタ７４は更に、電圧レベルを維
持し、必要に応じて電流を供給する支援をする。
維持するために使用される典型的な回路を示す。この回
路は、２つの分圧器７０及び７２を含む。分圧器７０は
低インピーダンス分圧器であり、インバータ及び関連ス
イッチング論理を通じて入力されるＲＥＡＤ信号により
制御され、書込み操作の間にだけ作用する。低インピー
ダンス分圧器７０は、書込み操作の間に電流を供給す
る。分圧器７２は高インピーダンスを有し、書込み操作
以外において、ＶＷＲＩＴＥ電圧レベルを維持するため
に使用される。キャパシタ７４は更に、電圧レベルを維
持し、必要に応じて電流を供給する支援をする。
【００２０】図４を再度参照すると、ローカル・バッフ
ァ６０は、上部アレイ及び下部アレイのために、グロー
バル・センス増幅器セット信号、それぞれＵＰＳＥＴＰ
及びＬＰＳＥＴＰを受信し、これらはローカル・セット
・センス増幅器信号ＵＳＥＴＰ及びＬＳＥＴＰとして、
それぞれ再生成される。これらのローカル・セット・セ
ンス増幅器信号は、グローバル等価信号ＵＰＳＥＴＥＱ
Ｐ及びＬＥＳＥＴＥＱＰにより、それぞれリセットされ
る。図４から明らかなように、ローカル・セット・セン
ス増幅器信号ＵＳＥＴＰまたはＬＳＥＴＰの活動化は、
トランジスタ６２をオフさせ、従って、真のファンノー
ドＦＴまたはその相補ファンノードＦＣへのＶＷＲＩＴ
Ｅ電圧の印加を阻止する。
ァ６０は、上部アレイ及び下部アレイのために、グロー
バル・センス増幅器セット信号、それぞれＵＰＳＥＴＰ
及びＬＰＳＥＴＰを受信し、これらはローカル・セット
・センス増幅器信号ＵＳＥＴＰ及びＬＳＥＴＰとして、
それぞれ再生成される。これらのローカル・セット・セ
ンス増幅器信号は、グローバル等価信号ＵＰＳＥＴＥＱ
Ｐ及びＬＥＳＥＴＥＱＰにより、それぞれリセットされ
る。図４から明らかなように、ローカル・セット・セン
ス増幅器信号ＵＳＥＴＰまたはＬＳＥＴＰの活動化は、
トランジスタ６２をオフさせ、従って、真のファンノー
ドＦＴまたはその相補ファンノードＦＣへのＶＷＲＩＴ
Ｅ電圧の印加を阻止する。
【００２１】書込みプリチャージ素子６４は、読出しプ
リチャージ素子６６とは別々に設けられ、制御される。
書込み操作では、ファンノードＦＴ及びＦＣが、書込み
プリチャージ信号ＷＲＰＲＥＣのタイミングに従い、素
子６４によりプリチャージされる、すなわち、グラウン
ドに放電される。他方、読出し操作では、ファンノード
ＦＴ及びＦＣが、読出しプリチャージ信号ＬＢＲＥＳＴ
Ｎのタイミングに従い、読出しプリチャージ素子６６に
より、所定のハイ電圧論理レベルにプリチャージされ
る。ＰＦＥＴ素子６８はファンノードＦＴ及びＦＣ間に
相互結合され、ＳＲＥＡＤＰ信号により読出し操作の間
にだけ活動化される。読出し操作の間、相互結合素子６
８が、真のファンノードＦＴ及び相補ファンノードＦＣ
上の、所定のハイ論理レベル及びロー論理レベルの各々
を再生成及び維持することを支援する。相互結合素子６
８は書込み操作の間にはディセーブルされる。なぜな
ら、ローカル・グループ５０の基本センス増幅器内での
み、信号の差異化が実行されることが望ましいからであ
る。
リチャージ素子６６とは別々に設けられ、制御される。
書込み操作では、ファンノードＦＴ及びＦＣが、書込み
プリチャージ信号ＷＲＰＲＥＣのタイミングに従い、素
子６４によりプリチャージされる、すなわち、グラウン
ドに放電される。他方、読出し操作では、ファンノード
ＦＴ及びＦＣが、読出しプリチャージ信号ＬＢＲＥＳＴ
Ｎのタイミングに従い、読出しプリチャージ素子６６に
より、所定のハイ電圧論理レベルにプリチャージされ
る。ＰＦＥＴ素子６８はファンノードＦＴ及びＦＣ間に
相互結合され、ＳＲＥＡＤＰ信号により読出し操作の間
にだけ活動化される。読出し操作の間、相互結合素子６
８が、真のファンノードＦＴ及び相補ファンノードＦＣ
上の、所定のハイ論理レベル及びロー論理レベルの各々
を再生成及び維持することを支援する。相互結合素子６
８は書込み操作の間にはディセーブルされる。なぜな
ら、ローカル・グループ５０の基本センス増幅器内での
み、信号の差異化が実行されることが望ましいからであ
る。
【００２２】グローバル・ビットスイッチ・オン／オフ
信号を生成する典型的な回路が、図６に示される。この
回路は、読出し操作及び書込み操作のために、グローバ
ル・ビットスイッチ信号の活動化のタイミングをそれぞ
れに制御する。再度図３を参照すると、グローバル・ビ
ットスイッチ・オン／オフ信号ＢＸＰ＜０：７＞は、図
７に示される論理回路により生成されるローカル・ビッ
トスイッチ信号ＬＢＸＰ＜０：７＞として、ローカル・
ビットスイッチに転送される。前述のように、読出し操
作では、センス増幅器がセットされるとき、ローカル・
ビットスイッチ対がオンされ、ワードラインが非活動化
されるとき、オフされる。それに対して、書込み操作で
は、ワードラインが活動化されるときに、ローカル・ビ
ットスイッチ対がより早くオンされ、ワードラインが非
活動化されるよりずっと前に、センス増幅器がセットさ
れるときに、再度オフされる。
信号を生成する典型的な回路が、図６に示される。この
回路は、読出し操作及び書込み操作のために、グローバ
ル・ビットスイッチ信号の活動化のタイミングをそれぞ
れに制御する。再度図３を参照すると、グローバル・ビ
ットスイッチ・オン／オフ信号ＢＸＰ＜０：７＞は、図
７に示される論理回路により生成されるローカル・ビッ
トスイッチ信号ＬＢＸＰ＜０：７＞として、ローカル・
ビットスイッチに転送される。前述のように、読出し操
作では、センス増幅器がセットされるとき、ローカル・
ビットスイッチ対がオンされ、ワードラインが非活動化
されるとき、オフされる。それに対して、書込み操作で
は、ワードラインが活動化されるときに、ローカル・ビ
ットスイッチ対がより早くオンされ、ワードラインが非
活動化されるよりずっと前に、センス増幅器がセットさ
れるときに、再度オフされる。
【００２３】図６を参照すると、８個のグローバル・ビ
ットスイッチＢＸＰ０乃至ＢＸＰ７の１つが、デコード
・ゲートＡへのバイナリ入力により選択される。尚、デ
コード・ゲートＡは、適正な入力組み合わせを受信する
と、ハイに遷移する。書込み操作の間、ワードラインが
活動化されるとき、選択グローバル・ビットスイッチが
ハイに遷移し、センス増幅器がセットされるとき、再度
ローに遷移する。書込み操作を通じて、ＲＥＡＤ信号は
ローのまま維持され、それによりゲートＤ出力はハイ状
態のままである。ワードラインが活動化されてから（"
ダミー・ワードライン（ＷＬ）デコード"入力のハイへ
の遷移により表される）、センス増幅器がセットされる
まで、ゲートＢへの両方の入力はハイであり、従ってゲ
ートＢ出力がローとなり、それによりゲートＣ出力がロ
ーとなる。その結果、ゲートＥの出力がハイとなり、最
終的にＢＸＰがハイとなる。このとき、グローバル・ビ
ットスイッチがオンする。センス増幅器セット信号が受
信されると、Ｂゲート出力がハイになり、それによりゲ
ートＣ出力がハイになり、ゲートＥ出力及びＢＸＰ出力
が再度ローになる。
ットスイッチＢＸＰ０乃至ＢＸＰ７の１つが、デコード
・ゲートＡへのバイナリ入力により選択される。尚、デ
コード・ゲートＡは、適正な入力組み合わせを受信する
と、ハイに遷移する。書込み操作の間、ワードラインが
活動化されるとき、選択グローバル・ビットスイッチが
ハイに遷移し、センス増幅器がセットされるとき、再度
ローに遷移する。書込み操作を通じて、ＲＥＡＤ信号は
ローのまま維持され、それによりゲートＤ出力はハイ状
態のままである。ワードラインが活動化されてから（"
ダミー・ワードライン（ＷＬ）デコード"入力のハイへ
の遷移により表される）、センス増幅器がセットされる
まで、ゲートＢへの両方の入力はハイであり、従ってゲ
ートＢ出力がローとなり、それによりゲートＣ出力がロ
ーとなる。その結果、ゲートＥの出力がハイとなり、最
終的にＢＸＰがハイとなる。このとき、グローバル・ビ
ットスイッチがオンする。センス増幅器セット信号が受
信されると、Ｂゲート出力がハイになり、それによりゲ
ートＣ出力がハイになり、ゲートＥ出力及びＢＸＰ出力
が再度ローになる。
【００２４】読出し操作の間、センス増幅器がセットさ
れるとき、選択グローバル・ビットスイッチがハイに遷
移し、センス増幅器がリセットされるとき、再度ローに
なる。この操作では、ＲＥＡＤ信号がハイである。ワー
ドラインが活動化されてから（"ダミー・ワードライン
（ＷＬ）デコード"入力により表される）、センス増幅
器がセットされるまで、ゲートＢへの両方の入力はハイ
であり、従ってゲートＢ出力がローとなる。ゲートＣ出
力は、ＲＥＡＤ信号がハイであるのでハイとなり、ゲー
トＤ出力は、センス増幅器セット信号がまだローである
ので、ハイとなる。従って、ゲートＥ出力はローとな
り、その結果ＢＸＰがローとなる。センス増幅器セット
信号が受信されると、ゲートＢがハイに遷移するが、ゲ
ートＣはハイに留まる。なぜなら、ＲＥＡＤがハイであ
るからである。一方、ゲートＤは、センス増幅器セット
信号がハイであるので、ローに遷移する。従って、ゲー
トＥ出力がハイに遷移し、グローバル・ビットスイッチ
信号ＢＸＰがハイに駆動される。センス増幅器セット信
号がローに落ちるとき、ＢＸＰは再度ローに落ち、ゲー
トＤをハイに、またゲートＥをローに駆動する。
れるとき、選択グローバル・ビットスイッチがハイに遷
移し、センス増幅器がリセットされるとき、再度ローに
なる。この操作では、ＲＥＡＤ信号がハイである。ワー
ドラインが活動化されてから（"ダミー・ワードライン
（ＷＬ）デコード"入力により表される）、センス増幅
器がセットされるまで、ゲートＢへの両方の入力はハイ
であり、従ってゲートＢ出力がローとなる。ゲートＣ出
力は、ＲＥＡＤ信号がハイであるのでハイとなり、ゲー
トＤ出力は、センス増幅器セット信号がまだローである
ので、ハイとなる。従って、ゲートＥ出力はローとな
り、その結果ＢＸＰがローとなる。センス増幅器セット
信号が受信されると、ゲートＢがハイに遷移するが、ゲ
ートＣはハイに留まる。なぜなら、ＲＥＡＤがハイであ
るからである。一方、ゲートＤは、センス増幅器セット
信号がハイであるので、ローに遷移する。従って、ゲー
トＥ出力がハイに遷移し、グローバル・ビットスイッチ
信号ＢＸＰがハイに駆動される。センス増幅器セット信
号がローに落ちるとき、ＢＸＰは再度ローに落ち、ゲー
トＤをハイに、またゲートＥをローに駆動する。
【００２５】図７は、特定のブロックすなわちセンス増
幅器グループ５０が、ブロック書込み信号ＢＷにより選
択されているか否かに従い、グローバル・ビットスイッ
チ信号をローカル・ビットスイッチ信号に転送する論理
回路を示す。図３に示されるように、ブロック書込み信
号ＢＷ０乃至ＢＷ２５５が、それぞれのグループに提供
される。例えば、グループ５０内で"１"と番号付けされ
る真のビットライン及び基準ビットライン対に対応する
ローカル・ビットスイッチ対は、ブロック書込み信号Ｂ
Ｗ及びグローバル・ビットスイッチ信号ＢＸＰ１の両方
がイネーブルされるとき、ローカル・ビットスイッチ信
号ＬＢＸＰ１によりオンされる。読出し操作の間、全て
のブロック書込み信号ＢＷはイネーブルされたままであ
る。
幅器グループ５０が、ブロック書込み信号ＢＷにより選
択されているか否かに従い、グローバル・ビットスイッ
チ信号をローカル・ビットスイッチ信号に転送する論理
回路を示す。図３に示されるように、ブロック書込み信
号ＢＷ０乃至ＢＷ２５５が、それぞれのグループに提供
される。例えば、グループ５０内で"１"と番号付けされ
る真のビットライン及び基準ビットライン対に対応する
ローカル・ビットスイッチ対は、ブロック書込み信号Ｂ
Ｗ及びグローバル・ビットスイッチ信号ＢＸＰ１の両方
がイネーブルされるとき、ローカル・ビットスイッチ信
号ＬＢＸＰ１によりオンされる。読出し操作の間、全て
のブロック書込み信号ＢＷはイネーブルされたままであ
る。
【００２６】本発明によれば、書込みが行われるビット
ラインに隣接するビットラインによりアクセスされるメ
モリ・セルに記憶されるデータを破壊することなく、書
込み操作が読出し操作とほぼ同じ時間で実行される。図
４を参照すると、書込み操作は次の初期条件、すなわ
ち、ＬＳＥＴＰ、ＵＳＥＴＰ、ＳＲＥＡＤＰ、ＬＢＲＥ
ＥＡＤＰの全てがローで、ＬＢＲＥＳＴＮがハイで開始
する。書込みに備え、信号ＷＲＰＲＥＣが素子６４に作
用し、真のファンノードＦＴ及び相補ファンノードＦＣ
をグラウンドに放電させる。続いて、プリチャージ、書
込み入力ＰＤＩＴ、及び書込み制御信号ＬＢＷＲＩＴＥ
Ｐが、ローカル・バッファ６０に提供される。ＰＤＩＴ
がハイかローかに応じて、ＶＷＲＩＴＥが低インピーダ
ンス分圧器７０（図５）から、真のファンノードＦＴ及
び相補ファンノードＦＣの一方に印加され、他方のファ
ンノードはグラウンドに保持される。例えば、ＰＤＩＴ
がハイの場合、真のファンノードＦＴがＶＷＲＩＴＥ電
圧に充電され、相補ファンノードＦＣはグラウンドに保
持される。逆に、ＰＤＩＴがローの場合、相補ファンノ
ードＦＣがＶＷＲＩＴＥ電圧に充電され、真のファンノ
ードＦＴはグラウンドに保持される。
ラインに隣接するビットラインによりアクセスされるメ
モリ・セルに記憶されるデータを破壊することなく、書
込み操作が読出し操作とほぼ同じ時間で実行される。図
４を参照すると、書込み操作は次の初期条件、すなわ
ち、ＬＳＥＴＰ、ＵＳＥＴＰ、ＳＲＥＡＤＰ、ＬＢＲＥ
ＥＡＤＰの全てがローで、ＬＢＲＥＳＴＮがハイで開始
する。書込みに備え、信号ＷＲＰＲＥＣが素子６４に作
用し、真のファンノードＦＴ及び相補ファンノードＦＣ
をグラウンドに放電させる。続いて、プリチャージ、書
込み入力ＰＤＩＴ、及び書込み制御信号ＬＢＷＲＩＴＥ
Ｐが、ローカル・バッファ６０に提供される。ＰＤＩＴ
がハイかローかに応じて、ＶＷＲＩＴＥが低インピーダ
ンス分圧器７０（図５）から、真のファンノードＦＴ及
び相補ファンノードＦＣの一方に印加され、他方のファ
ンノードはグラウンドに保持される。例えば、ＰＤＩＴ
がハイの場合、真のファンノードＦＴがＶＷＲＩＴＥ電
圧に充電され、相補ファンノードＦＣはグラウンドに保
持される。逆に、ＰＤＩＴがローの場合、相補ファンノ
ードＦＣがＶＷＲＩＴＥ電圧に充電され、真のファンノ
ードＦＴはグラウンドに保持される。
【００２７】やがて、グローバル・ビットスイッチ信号
が図６の回路により準備される。デコードがゲートＡに
おいて発生する。ワードラインが活動化されるとき、ゲ
ートＢにおいてダミー・ワードライン・デコード信号が
受信され、ＢＸＰ＜０：７＞の８つの信号の内の１つの
ＢＸＰがイネーブルされる。図７に示されるように、グ
ループ５０のためのブロック書込みＢＷがイネーブルさ
れる度に、そのＢＸＰ、例えばＢＸＰ１がローカル・ビ
ットスイッチ信号ＬＢＸＰ１として、ローカル・ビット
スイッチ対に転送される。ＬＢＸＰ１が、"１"と番号付
けされる真のビットライン及び基準ビットラインのロー
カル・ビットスイッチをオンし、真のビットライン及び
基準ビットラインが、それぞれ真のファンノードＦＴ及
び相補ファンノードＦＣに接続される。
が図６の回路により準備される。デコードがゲートＡに
おいて発生する。ワードラインが活動化されるとき、ゲ
ートＢにおいてダミー・ワードライン・デコード信号が
受信され、ＢＸＰ＜０：７＞の８つの信号の内の１つの
ＢＸＰがイネーブルされる。図７に示されるように、グ
ループ５０のためのブロック書込みＢＷがイネーブルさ
れる度に、そのＢＸＰ、例えばＢＸＰ１がローカル・ビ
ットスイッチ信号ＬＢＸＰ１として、ローカル・ビット
スイッチ対に転送される。ＬＢＸＰ１が、"１"と番号付
けされる真のビットライン及び基準ビットラインのロー
カル・ビットスイッチをオンし、真のビットライン及び
基準ビットラインが、それぞれ真のファンノードＦＴ及
び相補ファンノードＦＣに接続される。
【００２８】メモリ・アレイ内で活動化されるワードラ
インが、そのワードラインに接続されるメモリ・セルか
ら、真のビットライン上に電荷が移動することを可能に
する。少なくとも１つの真のビットラインがその導通に
より、書込みのために、真のファンノードＦＴをメモリ
・セルに接続する。導通した真のビットライン及び基準
ビットライン上の電圧は、それぞれのファンノードに存
在する電圧に近づく。従って、グラウンドを基準とする
略ＶＷＲＩＴＥの小電圧差分書込み信号が、真のビット
ライン及び基準ビットライン間に印加される。次に、セ
ット信号がグループ５０のセンス増幅器をセットし、こ
れが小電圧差分書込み信号をフルスイング論理レベルに
増幅し、真のビットライン及び基準ビットライン上に、
それぞれ所定のハイ電圧（例えば１．２Ｖ）及び所定の
ロー電圧（例えば０．０Ｖ）が印加される。セット信号
はまた、グローバル・ビットスイッチ信号をディセーブ
ルすることにより、ローカル・ビットスイッチ（図６）
をオフし、それによりグループ５０の基本センス増幅器
をファンノードＦＴ及びＦＣから分離し、小電圧差分信
号がフルスイング論理レベルに増幅されることを可能に
する。
インが、そのワードラインに接続されるメモリ・セルか
ら、真のビットライン上に電荷が移動することを可能に
する。少なくとも１つの真のビットラインがその導通に
より、書込みのために、真のファンノードＦＴをメモリ
・セルに接続する。導通した真のビットライン及び基準
ビットライン上の電圧は、それぞれのファンノードに存
在する電圧に近づく。従って、グラウンドを基準とする
略ＶＷＲＩＴＥの小電圧差分書込み信号が、真のビット
ライン及び基準ビットライン間に印加される。次に、セ
ット信号がグループ５０のセンス増幅器をセットし、こ
れが小電圧差分書込み信号をフルスイング論理レベルに
増幅し、真のビットライン及び基準ビットライン上に、
それぞれ所定のハイ電圧（例えば１．２Ｖ）及び所定の
ロー電圧（例えば０．０Ｖ）が印加される。セット信号
はまた、グローバル・ビットスイッチ信号をディセーブ
ルすることにより、ローカル・ビットスイッチ（図６）
をオフし、それによりグループ５０の基本センス増幅器
をファンノードＦＴ及びＦＣから分離し、小電圧差分信
号がフルスイング論理レベルに増幅されることを可能に
する。
【００２９】ワードラインが活動化されている間、メモ
リ・セルの電圧は、現在真のビットライン上に存在する
所定のハイ電圧論理レベルまたはロー電圧論理レベルに
近いレベルまで、立ち上がるかまたは立ち下がる。その
後、ワードラインが非活動化され、それにより書込み操
作が終了する。
リ・セルの電圧は、現在真のビットライン上に存在する
所定のハイ電圧論理レベルまたはロー電圧論理レベルに
近いレベルまで、立ち上がるかまたは立ち下がる。その
後、ワードラインが非活動化され、それにより書込み操
作が終了する。
【００３０】図８乃至図１１は、全て同じ電圧スケール
及び時間スケールで示されており、書込み操作の間の信
号を示す。ワードライン活動化信号１００、ローカル・
ビットスイッチ信号１０２、及びセンス増幅器セット信
号１０４のタイミングが、図８に示される。図９は、真
のビットライン１０６、基準ビットライン１０８、及び
真のファンノード１１０のそれぞれの電圧を示す。ＶＷ
ＲＩＴＥ電圧１１２が図１０に示され、書込まれるメモ
リ・セルの電圧１１４が図１１に示される。
及び時間スケールで示されており、書込み操作の間の信
号を示す。ワードライン活動化信号１００、ローカル・
ビットスイッチ信号１０２、及びセンス増幅器セット信
号１０４のタイミングが、図８に示される。図９は、真
のビットライン１０６、基準ビットライン１０８、及び
真のファンノード１１０のそれぞれの電圧を示す。ＶＷ
ＲＩＴＥ電圧１１２が図１０に示され、書込まれるメモ
リ・セルの電圧１１４が図１１に示される。
【００３１】図３乃至図７を参照して、グループ５０内
で"１"と番号付けされるメモリ・セルに対する読出し操
作は、次の初期状態の信号で開始する。すなわち、ＢＷ
がハイ、ＢＸＰ１及びＬＢＸＰ１を含む全てのＢＸＰ及
びＬＢＸＰがロー、ＬＢＷＲＩＴＥＰがロー、ＷＲＰＲ
ＥＣがロー、ＬＢＲＥＳＴＮがハイ、ＬＢＲＥＡＤＰが
ロー、及びＳＲＥＡＤＰがローである。読出し操作は、
ＬＢＲＥＳＴＮ信号がローに遷移して、読出しプリチャ
ージ素子６６をオンし、それによりファンノードＦＴ及
びＦＣをＶddにプリチャージすることにより開始され
る。ＲＥＡＤ信号はＶＷＲＩＴＥのために、低インピー
ダンス分圧器７０をディセーブルする。プリチャージの
後、ＬＢＲＥＳＴＮが再度ハイに遷移する。
で"１"と番号付けされるメモリ・セルに対する読出し操
作は、次の初期状態の信号で開始する。すなわち、ＢＷ
がハイ、ＢＸＰ１及びＬＢＸＰ１を含む全てのＢＸＰ及
びＬＢＸＰがロー、ＬＢＷＲＩＴＥＰがロー、ＷＲＰＲ
ＥＣがロー、ＬＢＲＥＳＴＮがハイ、ＬＢＲＥＡＤＰが
ロー、及びＳＲＥＡＤＰがローである。読出し操作は、
ＬＢＲＥＳＴＮ信号がローに遷移して、読出しプリチャ
ージ素子６６をオンし、それによりファンノードＦＴ及
びＦＣをＶddにプリチャージすることにより開始され
る。ＲＥＡＤ信号はＶＷＲＩＴＥのために、低インピー
ダンス分圧器７０をディセーブルする。プリチャージの
後、ＬＢＲＥＳＴＮが再度ハイに遷移する。
【００３２】ワードラインが活動化され、グループ５０
内の基本センス増幅器において、小電圧差分信号が真の
ビットライン及び基準ビットライン間で発生する。ロー
カル・ビットスイッチはローのままである。なぜなら、
グローバル・ビットスイッチ信号発生器（図６）の出力
が、ＲＥＡＤ信号及びディセーブルされたセンス増幅器
セット信号により、ディセーブルされたままであるから
である。次に、センス増幅器セット信号がイネーブルさ
れ、活動化されるワードラインに接続される各グループ
５０内の全てのビットラン上において、真のビットライ
ン及び基準ビットライン間の小電圧信号が所定のハイ電
圧及びロー電圧に増幅される。グループ内のローカル・
ビットスイッチ対、例えばＬＢＸＰ２が、グローバル・
ビットスイッチＢＸＰ２のイネーブルと共に、このとき
オンし、真のビットライン及び基準ビットライン上の増
幅された論理レベルが、真のファンノードＦＴ及び相補
ファンノードＦＣに転送されることを可能にする。ロー
カル・バッファ６０の信号ＳＲＥＡＤＰにより、相互結
合素子６８がファンノードＦＴ及びＦＣ上で、所定のハ
イ電圧論理レベル及びロー電圧論理レベルを再生成し、
それらを維持する。最後に、適当なタイミングで、ＬＢ
ＲＥＡＤＰがメモリ・セルから読出されたデータを、出
力バスＰＤＯＴ上にゲートする。
内の基本センス増幅器において、小電圧差分信号が真の
ビットライン及び基準ビットライン間で発生する。ロー
カル・ビットスイッチはローのままである。なぜなら、
グローバル・ビットスイッチ信号発生器（図６）の出力
が、ＲＥＡＤ信号及びディセーブルされたセンス増幅器
セット信号により、ディセーブルされたままであるから
である。次に、センス増幅器セット信号がイネーブルさ
れ、活動化されるワードラインに接続される各グループ
５０内の全てのビットラン上において、真のビットライ
ン及び基準ビットライン間の小電圧信号が所定のハイ電
圧及びロー電圧に増幅される。グループ内のローカル・
ビットスイッチ対、例えばＬＢＸＰ２が、グローバル・
ビットスイッチＢＸＰ２のイネーブルと共に、このとき
オンし、真のビットライン及び基準ビットライン上の増
幅された論理レベルが、真のファンノードＦＴ及び相補
ファンノードＦＣに転送されることを可能にする。ロー
カル・バッファ６０の信号ＳＲＥＡＤＰにより、相互結
合素子６８がファンノードＦＴ及びＦＣ上で、所定のハ
イ電圧論理レベル及びロー電圧論理レベルを再生成し、
それらを維持する。最後に、適当なタイミングで、ＬＢ
ＲＥＡＤＰがメモリ・セルから読出されたデータを、出
力バスＰＤＯＴ上にゲートする。
【００３３】図１２乃至図１４は、全て同じ電圧スケー
ル及び時間スケールで示されており、読出し操作の間の
信号を示す。ワードライン活動化信号１２０、ローカル
・ビットスイッチ信号１２２、及びセンス増幅器セット
信号１２４のタイミングが、図１２に示される。図１３
は、真のビットライン１２６、基準ビットライン１２
８、及び真のファンノード１３０のそれぞれの電圧を示
す。また、読出されるメモリ・セルの電圧１３２が図１
４に示される。
ル及び時間スケールで示されており、読出し操作の間の
信号を示す。ワードライン活動化信号１２０、ローカル
・ビットスイッチ信号１２２、及びセンス増幅器セット
信号１２４のタイミングが、図１２に示される。図１３
は、真のビットライン１２６、基準ビットライン１２
８、及び真のファンノード１３０のそれぞれの電圧を示
す。また、読出されるメモリ・セルの電圧１３２が図１
４に示される。
【００３４】本発明は特定の好適な実施例に関して述べ
られてきたが、当業者であれば、多くの変更及び改良が
本発明の範囲及び趣旨から逸れることなく可能であるこ
とが理解できよう。
られてきたが、当業者であれば、多くの変更及び改良が
本発明の範囲及び趣旨から逸れることなく可能であるこ
とが理解できよう。
【００３５】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３６】（１）メモリ・アレイを有するメモリを含
むタイプの集積回路であって、前記メモリ・アレイが、
真のビットラインに結合されるメモリ・セルと、基準ビ
ットラインとを含み、更に前記真のビットライン及び前
記基準ビットラインに結合されるセンス増幅器を含み、
前記センス増幅器が、前記真のビットラインと前記基準
ビットラインとの間の小電圧差分を、前記メモリ・セル
への及び前記メモリ・セルからの転送のために、所定の
ハイ電圧及び所定のロー電圧に増幅するように適応化さ
れ、前記所定のハイ電圧と前記所定のロー電圧との差分
が、前記小電圧差分よりも遙かに大きく、前記集積回路
が、書込み操作の間に、前記センス増幅器による増幅以
前に、前記小電圧差分を有する選択された第１及び第２
の書込み電圧を、それぞれ前記真のビットライン及び前
記基準ビットラインに印加するように適応化される第１
及び第２のビットスイッチを含み、前記センス増幅器が
前記小電圧差分を前記所定のハイ電圧及び前記所定のロ
ー電圧に増幅し、異なる電圧を前記真のビットライン及
び前記基準ビットラインの各々に印加し、データを前記
メモリ・セルに書込む集積回路。 （２）読出し操作の間、前記センス増幅器による増幅以
前に、前記第１及び第２のビットスイッチが、前記真の
ビットライン及び前記基準ビットラインを分離するよう
に適応化される、前記（１）記載の集積回路。 （３）真のファンノード及び相補ファンノードを更に含
み、前記真のファンノード及び前記相補ファンノード
が、それぞれ前記第１のビットスイッチ及び前記第２の
ビットスイッチにより、前記真のビットライン及び前記
基準ビットラインに選択的に結合されて、前記メモリ・
セルから読出される、または前記メモリ・セルに書込ま
れるデータを記憶し、前記第１及び第２の書込み電圧
が、それぞれ前記真のファンノード及び前記相補ファン
ノードを通じて、前記真のビットライン及び前記基準ビ
ットラインに印加される、前記（２）記載の集積回路。 （４）書込み操作に先立ち、プリチャージ操作の間に、
前記真のファンノード及び前記相補ファンノードを選択
的にグラウンドに結合する１対のプリチャージ・スイッ
チを含む、前記（３）記載の集積回路。 （５）前記真のファンノード及び前記相補ファンノード
に結合される書込み電圧回路を含み、前記書込み電圧回
路が前記書込み操作の間に、固定の非ゼロ電圧を前記真
のファンノード及び前記相補ファンノードの選択された
方にゲートし、非選択ファンノードを接地するように適
応化され、前記選択ファンノードが前記メモリ・セルに
書込まれるデータの値にもとづき選択される、前記
（３）記載の集積回路。 （６）前記書込み電圧回路がインターロック論理を含
み、前記センス増幅器がセットされる間、前記インター
ロック論理が、前記固定の非ゼロ電圧が前記選択ファン
ノード上にゲートされるのを防止する、前記（５）記載
の集積回路。 （７）前記真のファンノード及び前記相補ファンノード
に接続される１対の相互結合素子を含み、前記相互結合
素子が前記読出し操作の間にだけ応答して、前記真のフ
ァンノード及び前記相補ファンノードを、前記所定のハ
イ電圧及び前記所定のロー電圧の異なる電圧に保持す
る、前記（３）記載の集積回路。 （８）ビットスイッチ制御論理を含み、前記ビットスイ
ッチ制御論理が読出し信号、ビットスイッチ・アドレス
信号、センス増幅器セット信号、及び基準ワードライン
信号に応答して、前記第１のビットスイッチ及び前記第
２のビットスイッチを、前記書込み操作及び前記読出し
操作の間に、それぞれ異なるタイミングで開閉する、前
記（３）記載の集積回路。 （９）前記メモリ・セルが第１のメモリ・セルであり、
前記センス増幅器が第１のセンス増幅器であり、前記真
のビットラインが第１の真のビットラインであり、前記
基準ビットラインが第１の基準ビットラインであり、前
記メモリ・アレイが更に、第２のメモリ・セルと、前記
第1及び第２のメモリ・セルに結合されるワードライン
と、前記第２のメモリ・セルに結合される第２の真のビ
ットラインと、第２の基準ビットラインと、前記第２の
真のビットライン及び前記第２の基準ビットラインに結
合される第２のセンス増幅器と、前記第２の真のビット
ライン及び前記第２の基準ビットラインにそれぞれ結合
される第３及び第４のビットスイッチとを含み、書込み
操作の間、前記第１のセンス増幅器による増幅以前に、
前記第３及び第４のビットスイッチが、前記第２の真の
ビットライン及び前記第２の基準ビットラインを分離す
るのと同時に、前記第１及び第２のビットスイッチが前
記第１及び第２の書込み電圧を、それぞれ前記第１の真
のビットライン及び前記第１の基準ビットラインに印加
し、それにより、前記第２のメモリ・セルに記憶される
記憶データがリフレッシュされるのと同一の操作におい
て、前記書込みデータが前記第１のメモリ・セルに書込
まれる、前記（２）記載の集積回路。 （１０）真のファンノード及び相補ファンノードを含
み、前記真のファンノード及び前記相補ファンノード
が、それぞれ前記第１のビットスイッチ及び前記第２の
ビットスイッチにより、前記真のビットライン及び前記
基準ビットラインに選択的に結合されて、前記メモリ・
セルから読出される、または前記メモリ・セルに書込ま
れるデータを記憶し、前記第１及び第２書込み電圧が、
それぞれ前記真のファンノード及び前記相補ファンノー
ドを通じて、前記真のビットライン及び前記基準ビット
ラインに印加される、前記（９）記載の集積回路。 （１１）前記真のファンノード及び前記相補ファンノー
ドを選択的にグラウンドに結合する、１対のプリチャー
ジ・スイッチを含み、プリチャージ操作の間、前記真の
ファンノード及び前記相補ファンノードが接地される、
前記（１０）記載の集積回路。 （１２）前記真のファンノード及び前記相補ファンノー
ドに結合される書込み電圧回路を含み、前記書込み電圧
回路が前記書込み操作の間に、固定の非ゼロ電圧を前記
真のファンノード及び前記相補ファンノードの選択され
た方にゲートし、非選択ファンノードを接地するように
適応化され、前記選択ファンノードが前記メモリ・セル
に書込まれるデータの値にもとづき選択される、前記
（１１）記載の集積回路。 （１３）前記書込み電圧回路がインターロック論理を含
み、前記センス増幅器がセットされる間、前記インター
ロック論理が、前記固定の非ゼロ電圧が前記真のファン
ノード及び前記相補ファンノードの前記選択ファンノー
ド上にゲートされるのを防止する、前記（１２）記載の
集積回路。 （１４）前記真のファンノード及び前記相補ファンノー
ドに接続される１対の相互結合素子を含み、前記相互結
合素子が前記読出し操作の間にだけ応答して、前記真の
ファンノード及び前記相補ファンノードを、前記所定の
ハイ電圧及び前記所定のロー電圧の異なる電圧に保持す
る、前記（１３）記載の集積回路。 （１５）ビットスイッチ制御論理を含み、前記ビットス
イッチ制御論理が読出し信号、ビットスイッチ・アドレ
ス信号、センス増幅器セット信号、及び基準ワードライ
ン信号に応答して、前記第１のビットスイッチ及び前記
第２のビットスイッチを、前記書込み操作及び前記読出
し操作の間に、それぞれ異なるタイミングで開閉する、
前記（１０）記載の集積回路。 （１６）集積回路において、データをメモリ・アレイの
メモリ・セルに書込む方法であって、前記メモリ・セル
がワードラインと、該メモリ・セルに結合される真のビ
ットラインとによりアクセスされるデータを記憶し、前
記メモリ・セルが前記真のビットラインによりセンス増
幅器に結合され、前記センス増幅器が前記真のビットラ
インと基準ビットラインとの間の小電圧信号をフルスイ
ング信号に差異化するように適応化され、前記フルスイ
ング信号が、前記真のビットライン及び前記基準ビット
ラインの一方上の所定のハイ電圧、及び前記真のビット
ライン及び前記基準ビットラインの他方上の所定のロー
電圧であり、前記小電圧信号が前記フルスイング信号よ
りも遙かに小さな信号を有し、前記方法が、前記小電圧
信号が前記真のビットライン及び前記基準ビットライン
上に現れるように、前記ワードラインを活動化するステ
ップと、前記小電圧信号を差異化するために、前記セン
ス増幅器をセットする以前に、書込み入力に応答して、
前記真のビットライン及び前記基準ビットライン上に、
非ゼロの小電圧書込み信号を注入するステップと、その
後、前記センス増幅器をセットし、前記小電圧書込み信
号の極性に従う値を有するデータを前記メモリ・セルに
書込むステップとを含む方法。 （１７）前記ワードラインを活動化後、読出し入力に応
答して、前記真のビットライン及び前記基準ビットライ
ンを分離し、その後、前記センス増幅器をセットし、前
記センス増幅器がセットされた後に、記憶データが前記
真のビットライン及び前記基準ビットラインから読出さ
れる、前記（１６）記載の方法。 （１８）前記真のビットライン及び前記基準ビットライ
ンを、それぞれ第１及び第２のビットスイッチにより、
真のファンノード及び相補ファンノードに結合するステ
ップを含み、前記小電圧書込み信号が、前記真のファン
ノード及び前記相補ファンノードから、それぞれ前記第
１及び第２のビットスイッチを通じて、前記真のビット
ライン及び前記基準ビットラインに印加される、前記
（１７）記載の方法。 （１９）前記データが書込まれるとき、前記ワードライ
ンを活動化する前に、前記真のファンノード及び前記相
補ファンノードをグラウンドにプリチャージするステッ
プを含む、前記（１８）記載の方法。 （２０）前記センス増幅器をセット後、前記小電圧書込
み信号が前記真のファンノード及び前記基準ファンノー
ド上に注入されるのを防止するステップを含む、前記
（１９）記載の方法。 （２１）前記真のファンノード及び前記相補ファンノー
ドを、前記所定のハイ電圧及び前記所定のロー電圧の異
なる電圧に保持するステップを含む、前記（２０）記載
の方法。 （２２）前記メモリ・アレイが第２のメモリ・セルを含
み、前記第２のメモリ・セルが前記ワードラインと、前
記第２のメモリ・セルに結合される第２の真のビットラ
インとによりアクセスされるデータを記憶し、前記第２
のメモリ・セルが、前記第２の真のビットラインにより
第２のセンス増幅器に結合され、前記第２のセンス増幅
器が、前記第２の真のビットラインと第２の基準ビット
ラインとの間の小電圧信号をフルスイング信号に差異化
するように適応化され、前記フルスイング信号が、前記
第２の真のビットライン及び前記第２の基準ビットライ
ンの一方上の所定のハイ電圧、及び前記第２の真のビッ
トライン及び前記第２の基準ビットラインの他方上の所
定のロー電圧であり、前記小電圧信号が前記フルスイン
グ信号よりも遙かに小さな信号を有し、前記方法が、前
記ワードラインを活動化後、前記第２の真のビットライ
ン及び前記第２の基準ビットラインを分離し、その後、
前記第２のセンス増幅器を前記第１のセンス増幅器と同
時にセットし、前記データが前記第１のメモリ・セルに
書込まれる間に、前記第２のメモリ・セルに記憶される
記憶データをリフレッシュするステップを含む、前記
（１６）記載の方法。
むタイプの集積回路であって、前記メモリ・アレイが、
真のビットラインに結合されるメモリ・セルと、基準ビ
ットラインとを含み、更に前記真のビットライン及び前
記基準ビットラインに結合されるセンス増幅器を含み、
前記センス増幅器が、前記真のビットラインと前記基準
ビットラインとの間の小電圧差分を、前記メモリ・セル
への及び前記メモリ・セルからの転送のために、所定の
ハイ電圧及び所定のロー電圧に増幅するように適応化さ
れ、前記所定のハイ電圧と前記所定のロー電圧との差分
が、前記小電圧差分よりも遙かに大きく、前記集積回路
が、書込み操作の間に、前記センス増幅器による増幅以
前に、前記小電圧差分を有する選択された第１及び第２
の書込み電圧を、それぞれ前記真のビットライン及び前
記基準ビットラインに印加するように適応化される第１
及び第２のビットスイッチを含み、前記センス増幅器が
前記小電圧差分を前記所定のハイ電圧及び前記所定のロ
ー電圧に増幅し、異なる電圧を前記真のビットライン及
び前記基準ビットラインの各々に印加し、データを前記
メモリ・セルに書込む集積回路。 （２）読出し操作の間、前記センス増幅器による増幅以
前に、前記第１及び第２のビットスイッチが、前記真の
ビットライン及び前記基準ビットラインを分離するよう
に適応化される、前記（１）記載の集積回路。 （３）真のファンノード及び相補ファンノードを更に含
み、前記真のファンノード及び前記相補ファンノード
が、それぞれ前記第１のビットスイッチ及び前記第２の
ビットスイッチにより、前記真のビットライン及び前記
基準ビットラインに選択的に結合されて、前記メモリ・
セルから読出される、または前記メモリ・セルに書込ま
れるデータを記憶し、前記第１及び第２の書込み電圧
が、それぞれ前記真のファンノード及び前記相補ファン
ノードを通じて、前記真のビットライン及び前記基準ビ
ットラインに印加される、前記（２）記載の集積回路。 （４）書込み操作に先立ち、プリチャージ操作の間に、
前記真のファンノード及び前記相補ファンノードを選択
的にグラウンドに結合する１対のプリチャージ・スイッ
チを含む、前記（３）記載の集積回路。 （５）前記真のファンノード及び前記相補ファンノード
に結合される書込み電圧回路を含み、前記書込み電圧回
路が前記書込み操作の間に、固定の非ゼロ電圧を前記真
のファンノード及び前記相補ファンノードの選択された
方にゲートし、非選択ファンノードを接地するように適
応化され、前記選択ファンノードが前記メモリ・セルに
書込まれるデータの値にもとづき選択される、前記
（３）記載の集積回路。 （６）前記書込み電圧回路がインターロック論理を含
み、前記センス増幅器がセットされる間、前記インター
ロック論理が、前記固定の非ゼロ電圧が前記選択ファン
ノード上にゲートされるのを防止する、前記（５）記載
の集積回路。 （７）前記真のファンノード及び前記相補ファンノード
に接続される１対の相互結合素子を含み、前記相互結合
素子が前記読出し操作の間にだけ応答して、前記真のフ
ァンノード及び前記相補ファンノードを、前記所定のハ
イ電圧及び前記所定のロー電圧の異なる電圧に保持す
る、前記（３）記載の集積回路。 （８）ビットスイッチ制御論理を含み、前記ビットスイ
ッチ制御論理が読出し信号、ビットスイッチ・アドレス
信号、センス増幅器セット信号、及び基準ワードライン
信号に応答して、前記第１のビットスイッチ及び前記第
２のビットスイッチを、前記書込み操作及び前記読出し
操作の間に、それぞれ異なるタイミングで開閉する、前
記（３）記載の集積回路。 （９）前記メモリ・セルが第１のメモリ・セルであり、
前記センス増幅器が第１のセンス増幅器であり、前記真
のビットラインが第１の真のビットラインであり、前記
基準ビットラインが第１の基準ビットラインであり、前
記メモリ・アレイが更に、第２のメモリ・セルと、前記
第1及び第２のメモリ・セルに結合されるワードライン
と、前記第２のメモリ・セルに結合される第２の真のビ
ットラインと、第２の基準ビットラインと、前記第２の
真のビットライン及び前記第２の基準ビットラインに結
合される第２のセンス増幅器と、前記第２の真のビット
ライン及び前記第２の基準ビットラインにそれぞれ結合
される第３及び第４のビットスイッチとを含み、書込み
操作の間、前記第１のセンス増幅器による増幅以前に、
前記第３及び第４のビットスイッチが、前記第２の真の
ビットライン及び前記第２の基準ビットラインを分離す
るのと同時に、前記第１及び第２のビットスイッチが前
記第１及び第２の書込み電圧を、それぞれ前記第１の真
のビットライン及び前記第１の基準ビットラインに印加
し、それにより、前記第２のメモリ・セルに記憶される
記憶データがリフレッシュされるのと同一の操作におい
て、前記書込みデータが前記第１のメモリ・セルに書込
まれる、前記（２）記載の集積回路。 （１０）真のファンノード及び相補ファンノードを含
み、前記真のファンノード及び前記相補ファンノード
が、それぞれ前記第１のビットスイッチ及び前記第２の
ビットスイッチにより、前記真のビットライン及び前記
基準ビットラインに選択的に結合されて、前記メモリ・
セルから読出される、または前記メモリ・セルに書込ま
れるデータを記憶し、前記第１及び第２書込み電圧が、
それぞれ前記真のファンノード及び前記相補ファンノー
ドを通じて、前記真のビットライン及び前記基準ビット
ラインに印加される、前記（９）記載の集積回路。 （１１）前記真のファンノード及び前記相補ファンノー
ドを選択的にグラウンドに結合する、１対のプリチャー
ジ・スイッチを含み、プリチャージ操作の間、前記真の
ファンノード及び前記相補ファンノードが接地される、
前記（１０）記載の集積回路。 （１２）前記真のファンノード及び前記相補ファンノー
ドに結合される書込み電圧回路を含み、前記書込み電圧
回路が前記書込み操作の間に、固定の非ゼロ電圧を前記
真のファンノード及び前記相補ファンノードの選択され
た方にゲートし、非選択ファンノードを接地するように
適応化され、前記選択ファンノードが前記メモリ・セル
に書込まれるデータの値にもとづき選択される、前記
（１１）記載の集積回路。 （１３）前記書込み電圧回路がインターロック論理を含
み、前記センス増幅器がセットされる間、前記インター
ロック論理が、前記固定の非ゼロ電圧が前記真のファン
ノード及び前記相補ファンノードの前記選択ファンノー
ド上にゲートされるのを防止する、前記（１２）記載の
集積回路。 （１４）前記真のファンノード及び前記相補ファンノー
ドに接続される１対の相互結合素子を含み、前記相互結
合素子が前記読出し操作の間にだけ応答して、前記真の
ファンノード及び前記相補ファンノードを、前記所定の
ハイ電圧及び前記所定のロー電圧の異なる電圧に保持す
る、前記（１３）記載の集積回路。 （１５）ビットスイッチ制御論理を含み、前記ビットス
イッチ制御論理が読出し信号、ビットスイッチ・アドレ
ス信号、センス増幅器セット信号、及び基準ワードライ
ン信号に応答して、前記第１のビットスイッチ及び前記
第２のビットスイッチを、前記書込み操作及び前記読出
し操作の間に、それぞれ異なるタイミングで開閉する、
前記（１０）記載の集積回路。 （１６）集積回路において、データをメモリ・アレイの
メモリ・セルに書込む方法であって、前記メモリ・セル
がワードラインと、該メモリ・セルに結合される真のビ
ットラインとによりアクセスされるデータを記憶し、前
記メモリ・セルが前記真のビットラインによりセンス増
幅器に結合され、前記センス増幅器が前記真のビットラ
インと基準ビットラインとの間の小電圧信号をフルスイ
ング信号に差異化するように適応化され、前記フルスイ
ング信号が、前記真のビットライン及び前記基準ビット
ラインの一方上の所定のハイ電圧、及び前記真のビット
ライン及び前記基準ビットラインの他方上の所定のロー
電圧であり、前記小電圧信号が前記フルスイング信号よ
りも遙かに小さな信号を有し、前記方法が、前記小電圧
信号が前記真のビットライン及び前記基準ビットライン
上に現れるように、前記ワードラインを活動化するステ
ップと、前記小電圧信号を差異化するために、前記セン
ス増幅器をセットする以前に、書込み入力に応答して、
前記真のビットライン及び前記基準ビットライン上に、
非ゼロの小電圧書込み信号を注入するステップと、その
後、前記センス増幅器をセットし、前記小電圧書込み信
号の極性に従う値を有するデータを前記メモリ・セルに
書込むステップとを含む方法。 （１７）前記ワードラインを活動化後、読出し入力に応
答して、前記真のビットライン及び前記基準ビットライ
ンを分離し、その後、前記センス増幅器をセットし、前
記センス増幅器がセットされた後に、記憶データが前記
真のビットライン及び前記基準ビットラインから読出さ
れる、前記（１６）記載の方法。 （１８）前記真のビットライン及び前記基準ビットライ
ンを、それぞれ第１及び第２のビットスイッチにより、
真のファンノード及び相補ファンノードに結合するステ
ップを含み、前記小電圧書込み信号が、前記真のファン
ノード及び前記相補ファンノードから、それぞれ前記第
１及び第２のビットスイッチを通じて、前記真のビット
ライン及び前記基準ビットラインに印加される、前記
（１７）記載の方法。 （１９）前記データが書込まれるとき、前記ワードライ
ンを活動化する前に、前記真のファンノード及び前記相
補ファンノードをグラウンドにプリチャージするステッ
プを含む、前記（１８）記載の方法。 （２０）前記センス増幅器をセット後、前記小電圧書込
み信号が前記真のファンノード及び前記基準ファンノー
ド上に注入されるのを防止するステップを含む、前記
（１９）記載の方法。 （２１）前記真のファンノード及び前記相補ファンノー
ドを、前記所定のハイ電圧及び前記所定のロー電圧の異
なる電圧に保持するステップを含む、前記（２０）記載
の方法。 （２２）前記メモリ・アレイが第２のメモリ・セルを含
み、前記第２のメモリ・セルが前記ワードラインと、前
記第２のメモリ・セルに結合される第２の真のビットラ
インとによりアクセスされるデータを記憶し、前記第２
のメモリ・セルが、前記第２の真のビットラインにより
第２のセンス増幅器に結合され、前記第２のセンス増幅
器が、前記第２の真のビットラインと第２の基準ビット
ラインとの間の小電圧信号をフルスイング信号に差異化
するように適応化され、前記フルスイング信号が、前記
第２の真のビットライン及び前記第２の基準ビットライ
ンの一方上の所定のハイ電圧、及び前記第２の真のビッ
トライン及び前記第２の基準ビットラインの他方上の所
定のロー電圧であり、前記小電圧信号が前記フルスイン
グ信号よりも遙かに小さな信号を有し、前記方法が、前
記ワードラインを活動化後、前記第２の真のビットライ
ン及び前記第２の基準ビットラインを分離し、その後、
前記第２のセンス増幅器を前記第１のセンス増幅器と同
時にセットし、前記データが前記第１のメモリ・セルに
書込まれる間に、前記第２のメモリ・セルに記憶される
記憶データをリフレッシュするステップを含む、前記
（１６）記載の方法。
【図１】読出し操作を示すタイミング図である。
【図２】リード・モディファイ・ライト操作を示すタイ
ミング図である。
ミング図である。
【図３】本発明の実施例に従う、メモリ・アレイに関連
付けられるセンシング回路のブロック図である。
付けられるセンシング回路のブロック図である。
【図４】本発明の実施例に従う、真のファンノードＦＴ
及び相補ファンノードＦＣを含むローカル・バッファの
回路図である。
及び相補ファンノードＦＣを含むローカル・バッファの
回路図である。
【図５】本発明の実施例に従い、小電圧源ＶＷＲＩＴＥ
を生成及び保持するために使用される典型的な回路を示
す図である。
を生成及び保持するために使用される典型的な回路を示
す図である。
【図６】本発明の実施例に従い、グローバル・ビットス
イッチ・オン／オフ信号を生成する典型的な回路を示す
図である。
イッチ・オン／オフ信号を生成する典型的な回路を示す
図である。
【図７】本発明の実施例に従い、グローバル・ビットス
イッチ信号をローカル・ビットスイッチ信号に転送する
論理回路を示す図である。
イッチ信号をローカル・ビットスイッチ信号に転送する
論理回路を示す図である。
【図８】本発明の書込み操作における、ワードライン活
動化信号、ローカル・ビットスイッチ信号、及びセンス
増幅器セット信号のタイミングを示す図である。
動化信号、ローカル・ビットスイッチ信号、及びセンス
増幅器セット信号のタイミングを示す図である。
【図９】本発明の書込み操作における、真のビットライ
ン、基準ビットライン、及び真のファンノードの電圧を
示す図である。
ン、基準ビットライン、及び真のファンノードの電圧を
示す図である。
【図１０】本発明の書込み操作における、ＶＷＲＩＴＥ
電圧を示す図である。
電圧を示す図である。
【図１１】本発明の書込み操作において、書込まれるメ
モリ・セルの電圧を示す図である。
モリ・セルの電圧を示す図である。
【図１２】本発明の読出し操作における、ワードライン
活動化信号、ローカル・ビットスイッチ信号、及びセン
ス増幅器セット信号のタイミングを示す図である。
活動化信号、ローカル・ビットスイッチ信号、及びセン
ス増幅器セット信号のタイミングを示す図である。
【図１３】本発明の読出し操作における、真のビットラ
イン、基準ビットライン、及び真のファンノードの電圧
を示す図である。
イン、基準ビットライン、及び真のファンノードの電圧
を示す図である。
【図１４】本発明の読出し操作において、読出されるメ
モリ・セルの電圧を示す図である。
モリ・セルの電圧を示す図である。
１０、１００、１２０ ワードライン電圧
１１、２１ 差分信号
１２、２２ ビットライン電圧
１４、２０ 基準ビットライン電圧
１６、１０４、１２４ センス増幅器セット信号
１８、２４、１１４、１３２ メモリ・セル電圧
１０２、１２２ ローカル・ビットスイッチ信号
１０６、１２６ 真ビットライン電圧
１０８、１２８ 基準ビットライン電圧
１１０、１３０ 真ファンノード電圧
１１２ ＶＷＲＩＴＥ電圧
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ジョン・イー・バース・ジュニア
アメリカ合衆国12569、ニューヨーク州プ
レザント・バレー、フォレスト・バレー・
ロード 95
(72)発明者 ハロルド・ピロ
アメリカ合衆国10541、ニューヨーク州マ
ホパック、ショピス・ドライブ ４
Ｆターム(参考） 5M024 AA23 AA50 BB13 BB15 BB20
BB36 CC57 CC62 CC70 DD28
EE30 FF20 KK35 PP01 PP02
PP03 PP07
Claims (22)
- 【請求項１】メモリ・アレイを有するメモリを含むタイ
プの集積回路であって、前記メモリ・アレイが、真のビ
ットラインに結合されるメモリ・セルと、基準ビットラ
インとを含み、更に前記真のビットライン及び前記基準
ビットラインに結合されるセンス増幅器を含み、前記セ
ンス増幅器が、前記真のビットラインと前記基準ビット
ラインとの間の小電圧差分を、前記メモリ・セルへの及
び前記メモリ・セルからの転送のために、所定のハイ電
圧及び所定のロー電圧に増幅するように適応化され、前
記所定のハイ電圧と前記所定のロー電圧との差分が、前
記小電圧差分よりも遙かに大きく、前記集積回路が、 書込み操作の間に、前記センス増幅器による増幅以前
に、前記小電圧差分を有する選択された第１及び第２の
書込み電圧を、それぞれ前記真のビットライン及び前記
基準ビットラインに印加するように適応化される第１及
び第２のビットスイッチを含み、 前記センス増幅器が前記小電圧差分を前記所定のハイ電
圧及び前記所定のロー電圧に増幅し、異なる電圧を前記
真のビットライン及び前記基準ビットラインの各々に印
加し、データを前記メモリ・セルに書込む集積回路。 - 【請求項２】読出し操作の間、前記センス増幅器による
増幅以前に、前記第１及び第２のビットスイッチが、前
記真のビットライン及び前記基準ビットラインを分離す
るように適応化される、請求項１記載の集積回路。 - 【請求項３】真のファンノード及び相補ファンノードを
更に含み、前記真のファンノード及び前記相補ファンノ
ードが、それぞれ前記第１のビットスイッチ及び前記第
２のビットスイッチにより、前記真のビットライン及び
前記基準ビットラインに選択的に結合されて、前記メモ
リ・セルから読出される、または前記メモリ・セルに書
込まれるデータを記憶し、前記第１及び第２の書込み電
圧が、それぞれ前記真のファンノード及び前記相補ファ
ンノードを通じて、前記真のビットライン及び前記基準
ビットラインに印加される、請求項２記載の集積回路。 - 【請求項４】書込み操作に先立ち、プリチャージ操作の
間に、前記真のファンノード及び前記相補ファンノード
を選択的にグラウンドに結合する１対のプリチャージ・
スイッチを含む、請求項３記載の集積回路。 - 【請求項５】前記真のファンノード及び前記相補ファン
ノードに結合される書込み電圧回路を含み、前記書込み
電圧回路が前記書込み操作の間に、固定の非ゼロ電圧を
前記真のファンノード及び前記相補ファンノードの選択
された方にゲートし、非選択ファンノードを接地するよ
うに適応化され、前記選択ファンノードが前記メモリ・
セルに書込まれるデータの値にもとづき選択される、請
求項３記載の集積回路。 - 【請求項６】前記書込み電圧回路がインターロック論理
を含み、前記センス増幅器がセットされる間、前記イン
ターロック論理が、前記固定の非ゼロ電圧が前記選択フ
ァンノード上にゲートされるのを防止する、請求項５記
載の集積回路。 - 【請求項７】前記真のファンノード及び前記相補ファン
ノードに接続される１対の相互結合素子を含み、前記相
互結合素子が前記読出し操作の間にだけ応答して、前記
真のファンノード及び前記相補ファンノードを、前記所
定のハイ電圧及び前記所定のロー電圧の異なる電圧に保
持する、請求項３記載の集積回路。 - 【請求項８】ビットスイッチ制御論理を含み、前記ビッ
トスイッチ制御論理が読出し信号、ビットスイッチ・ア
ドレス信号、センス増幅器セット信号、及び基準ワード
ライン信号に応答して、前記第１のビットスイッチ及び
前記第２のビットスイッチを、前記書込み操作及び前記
読出し操作の間に、それぞれ異なるタイミングで開閉す
る、請求項３記載の集積回路。 - 【請求項９】前記メモリ・セルが第１のメモリ・セルで
あり、前記センス増幅器が第１のセンス増幅器であり、
前記真のビットラインが第１の真のビットラインであ
り、前記基準ビットラインが第１の基準ビットラインで
あり、前記メモリ・アレイが更に、第２のメモリ・セル
と、前記第1及び第２のメモリ・セルに結合されるワー
ドラインと、前記第２のメモリ・セルに結合される第２
の真のビットラインと、第２の基準ビットラインと、前
記第２の真のビットライン及び前記第２の基準ビットラ
インに結合される第２のセンス増幅器と、前記第２の真
のビットライン及び前記第２の基準ビットラインにそれ
ぞれ結合される第３及び第４のビットスイッチとを含
み、書込み操作の間、前記第１のセンス増幅器による増
幅以前に、前記第３及び第４のビットスイッチが、前記
第２の真のビットライン及び前記第２の基準ビットライ
ンを分離するのと同時に、前記第１及び第２のビットス
イッチが前記第１及び第２の書込み電圧を、それぞれ前
記第１の真のビットライン及び前記第１の基準ビットラ
インに印加し、それにより、前記第２のメモリ・セルに
記憶される記憶データがリフレッシュされるのと同一の
操作において、前記書込みデータが前記第１のメモリ・
セルに書込まれる、請求項２記載の集積回路。 - 【請求項１０】真のファンノード及び相補ファンノード
を含み、前記真のファンノード及び前記相補ファンノー
ドが、それぞれ前記第１のビットスイッチ及び前記第２
のビットスイッチにより、前記真のビットライン及び前
記基準ビットラインに選択的に結合されて、前記メモリ
・セルから読出される、または前記メモリ・セルに書込
まれるデータを記憶し、前記第１及び第２書込み電圧
が、それぞれ前記真のファンノード及び前記相補ファン
ノードを通じて、前記真のビットライン及び前記基準ビ
ットラインに印加される、請求項９記載の集積回路。 - 【請求項１１】前記真のファンノード及び前記相補ファ
ンノードを選択的にグラウンドに結合する、１対のプリ
チャージ・スイッチを含み、プリチャージ操作の間、前
記真のファンノード及び前記相補ファンノードが接地さ
れる、請求項１０記載の集積回路。 - 【請求項１２】前記真のファンノード及び前記相補ファ
ンノードに結合される書込み電圧回路を含み、前記書込
み電圧回路が前記書込み操作の間に、固定の非ゼロ電圧
を前記真のファンノード及び前記相補ファンノードの選
択された方にゲートし、非選択ファンノードを接地する
ように適応化され、前記選択ファンノードが前記メモリ
・セルに書込まれるデータの値にもとづき選択される、
請求項１１記載の集積回路。 - 【請求項１３】前記書込み電圧回路がインターロック論
理を含み、前記センス増幅器がセットされる間、前記イ
ンターロック論理が、前記固定の非ゼロ電圧が前記真の
ファンノード及び前記相補ファンノードの前記選択ファ
ンノード上にゲートされるのを防止する、請求項１２記
載の集積回路。 - 【請求項１４】前記真のファンノード及び前記相補ファ
ンノードに接続される１対の相互結合素子を含み、前記
相互結合素子が前記読出し操作の間にだけ応答して、前
記真のファンノード及び前記相補ファンノードを、前記
所定のハイ電圧及び前記所定のロー電圧の異なる電圧に
保持する、請求項１３記載の集積回路。 - 【請求項１５】ビットスイッチ制御論理を含み、前記ビ
ットスイッチ制御論理が読出し信号、ビットスイッチ・
アドレス信号、センス増幅器セット信号、及び基準ワー
ドライン信号に応答して、前記第１のビットスイッチ及
び前記第２のビットスイッチを、前記書込み操作及び前
記読出し操作の間に、それぞれ異なるタイミングで開閉
する、請求項１０記載の集積回路。 - 【請求項１６】集積回路において、データをメモリ・ア
レイのメモリ・セルに書込む方法であって、前記メモリ
・セルがワードラインと、該メモリ・セルに結合される
真のビットラインとによりアクセスされるデータを記憶
し、前記メモリ・セルが前記真のビットラインによりセ
ンス増幅器に結合され、前記センス増幅器が前記真のビ
ットラインと基準ビットラインとの間の小電圧信号をフ
ルスイング信号に差異化するように適応化され、前記フ
ルスイング信号が、前記真のビットライン及び前記基準
ビットラインの一方上の所定のハイ電圧、及び前記真の
ビットライン及び前記基準ビットラインの他方上の所定
のロー電圧であり、前記小電圧信号が前記フルスイング
信号よりも遙かに小さな信号を有し、前記方法が、 前記小電圧信号が前記真のビットライン及び前記基準ビ
ットライン上に現れるように、前記ワードラインを活動
化するステップと、 前記小電圧信号を差異化するために、前記センス増幅器
をセットする以前に、書込み入力に応答して、前記真の
ビットライン及び前記基準ビットライン上に、非ゼロの
小電圧書込み信号を注入するステップと、 その後、前記センス増幅器をセットし、前記小電圧書込
み信号の極性に従う値を有するデータを前記メモリ・セ
ルに書込むステップとを含む方法。 - 【請求項１７】前記ワードラインを活動化後、読出し入
力に応答して、前記真のビットライン及び前記基準ビッ
トラインを分離し、その後、前記センス増幅器をセット
し、前記センス増幅器がセットされた後に、記憶データ
が前記真のビットライン及び前記基準ビットラインから
読出される、請求項１６記載の方法。 - 【請求項１８】前記真のビットライン及び前記基準ビッ
トラインを、それぞれ第１及び第２のビットスイッチに
より、真のファンノード及び相補ファンノードに結合す
るステップを含み、前記小電圧書込み信号が、前記真の
ファンノード及び前記相補ファンノードから、それぞれ
前記第１及び第２のビットスイッチを通じて、前記真の
ビットライン及び前記基準ビットラインに印加される、
請求項１７記載の方法。 - 【請求項１９】前記データが書込まれるとき、前記ワー
ドラインを活動化する前に、前記真のファンノード及び
前記相補ファンノードをグラウンドにプリチャージする
ステップを含む、請求項１８記載の方法。 - 【請求項２０】前記センス増幅器をセット後、前記小電
圧書込み信号が前記真のファンノード及び前記基準ファ
ンノード上に注入されるのを防止するステップを含む、
請求項１９記載の方法。 - 【請求項２１】前記真のファンノード及び前記相補ファ
ンノードを、前記所定のハイ電圧及び前記所定のロー電
圧の異なる電圧に保持するステップを含む、請求項２０
記載の方法。 - 【請求項２２】前記メモリ・アレイが第２のメモリ・セ
ルを含み、前記第２のメモリ・セルが前記ワードライン
と、前記第２のメモリ・セルに結合される第２の真のビ
ットラインとによりアクセスされるデータを記憶し、前
記第２のメモリ・セルが、前記第２の真のビットライン
により第２のセンス増幅器に結合され、前記第２のセン
ス増幅器が、前記第２の真のビットラインと第２の基準
ビットラインとの間の小電圧信号をフルスイング信号に
差異化するように適応化され、前記フルスイング信号
が、前記第２の真のビットライン及び前記第２の基準ビ
ットラインの一方上の所定のハイ電圧、及び前記第２の
真のビットライン及び前記第２の基準ビットラインの他
方上の所定のロー電圧であり、前記小電圧信号が前記フ
ルスイング信号よりも遙かに小さな信号を有し、前記方
法が、 前記ワードラインを活動化後、前記第２の真のビットラ
イン及び前記第２の基準ビットラインを分離し、その
後、前記第２のセンス増幅器を前記第１のセンス増幅器
と同時にセットし、前記データが前記第１のメモリ・セ
ルに書込まれる間に、前記第２のメモリ・セルに記憶さ
れる記憶データをリフレッシュするステップを含む、請
求項１６記載の方法。
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