JP2009070536A - 集積回路ダイナミックランダムアクセスメモリ（ｄｒａｍ）デバイスおよび混載ｄｒａｍを組み込むデバイス用のデータマスキング技術を使用する早期書込み - Google Patents

集積回路ダイナミックランダムアクセスメモリ（ｄｒａｍ）デバイスおよび混載ｄｒａｍを組み込むデバイス用のデータマスキング技術を使用する早期書込み Download PDF

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Abstract

【課題】ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスおよび混載ＤＲＡＭを組み込むデバイス用の、データマスキング技術を使用する早期書込みを提供する。
【解決手段】相補データ線、相補ビット線および前記相補ビット線に接続されたメモリセルを有し、前記メモリセルへの書き込み動作の高速化を実現する早期書き込み時に、データマスキングする場合は前記相補データ線対を中間電位に維持することにより、ダイレクトビット、バイト、またはワードデータマスキング機能を伴うＤＲＡＭアレイへの早期書込みを可能にする。
【選択図】なし

Description

本発明は、一般的に、集積回路メモリデバイスの分野に関する。より具体的には、本発明は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスおよび混載ＤＲＡＭを組み込むデバイス用の、データマスキング技術方法を使用する早期書込み（ＥＷ）に関する。
早期書込み技術は、これまでメモリセルリストア時間および書込みサイクル時間全体を向上するためにＤＲＡＭデバイスと併せて説明されてきている。早期書込みオペレーションは一般的に、カラムセンスアンプがアクティブにされる前にビット線に新しいデータを書き込むことよりなる。これは、非早期書込み、すなわち、従来のＤＲＡＭ書込みはセンスアンプがアクティブにされた後で発生するので、より高速なメモリセル電圧リストア時間をもたらす。この従来の、すなわち、後期ＤＲＡＭ書込みは、センスアンプが旧データを増幅し始め、次に書込み回路によってオーバーパワーされる必要があり、その後新しいデータがメモリセル内にリストアされるので、セルノード電圧レベルをリストアするのが遅い。
従来の早期書込み設計における問題は、従来の方法でデータをマスキングすることができない点にある。書込みオペレーション時のデータマスキングは、あるデータストリームがメモリセルアレイに向けられるが、アレイ内にすでに保存されている特定のデータは変更されないことが望まれる場合に使用される。その場合、データマスクは、オペレーション時にデータの一部がこれらの特定のメモリロケーションに到達することを阻止するよう使用される。
後期書込み設計は、センスアンプがオンとなり新しいデータが書き込みされることを阻止するダブルハイに内部のデータ線（データ「Ｄ」と相補のデータ「／Ｄ」のペア）を保持することによって、データをビット、バイト、またはワードでマスキングすることができる。しかし、前述したように、早期書込みオペレーションを実施する既知の回路および方法はいずれも工業規格のデータマスキングを可能にしない。
特許文献１は、センスアンプの設定の前に小電圧差分信号を注入し、その後その小電圧信号を、メモリセルへの書込みのために所定の高低電圧論理レベルに増幅するようセンスアンプを設定することにより実施される技術を説明する。この小信号は、ワード線が「ハイ」になる後であるが、ラッチｐチャネルバー（ＬＰＢ）ノードおよびラッチｎチャネルバー（ＬＮＢ）ノードが始動する前に注入される。
特許文献２は、選択されたセルに対する書込みオペレーションは、メモリアレイの真の／相補のビット線上での信号展開に関連付けられる時間の完了前に開始される技術を説明する。この技術では、ワード線が「ハイ」になる前の書込みを実現するが、データマスキングは達成しないまたは許可せず、また、外乱を生成し、同時に、ビット線およびローカル書込み線は、フルの電源（ＶＣＣ）レベルに移行するのでより多くの電力を消費することを説明する。
米国特許第６，５０４，７６６号（２００３年１月７日発行、「System and Method for Early Write to Memory by Injecting Small Voltage Signal」） 米国特許第６，７８８，５９１号（２００４年９月７日発行、「System and Method for Direct Write to Dynamic Random Access Memory (DRAM) using PFET Bit-Switch」）
本願は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスおよび混載ＤＲＡＭを組み込むデバイス用のデータマスキング技術方法を使用する早期書込みを提供する。
本発明の技術は、ダイレクトビット、バイト、またはワードデータマスキング機能を伴うＤＲＡＭアレイへの早期書込みを可能にする。
本願に特に開示するのは、少なくとも１つのペアの相補ビット線と、少なくとも１つのペアの相補データ線と、少なくとも１つのワード線とを有し、かつ、関連付けられるカラム書込みクロックおよびセンスアンプ有効化信号をさらに含むメモリアレイにデータを書込みする技術である。この技術は、所定の信号レベルを相補データ線に適用する工程と、カラム書込みクロックをアサートする工程と、相補ビット線に相補データを書込みする工程と、ワード線をアクティブにする工程と、センスアンプ有効化信号をアクティブにする工程とを含む。
本発明のこの技術特定の実施では、この技術は、相補ビット線に書込みされるデータの一部をマスキングするよう相補データ線に同一の電圧を維持する工程をさらに含む。
本発明の上述および他の特徴および目的と、それらを獲得する方法は、添付図面と併せて好適な実施形態の以下の説明を参照することによってより明らかになり、且つ、本発明自体も最良に理解されよう。
図１を参照するに、本発明の技術の可能な実施のための回路１００の簡略的且つ機能的ブロック図を示す。回路１００は、適切な部分において、センスアンプ１０２とデータドライブ（ＤＤＲＶ）回路１０４を含む。以下により詳細に説明するように、オペレーション時には、データマスク（ＤＭ）信号は、データ線（Ｄ、／Ｄ）、または、ＤＤＲＶ回路１０４を無効にする。
図示するように、回路１００への適切な入力はさらに、短絡クロック信号（ΦＳＨ）、カラム書込みクロック（ＹＷ）、ワード線（ＷＬ）、相補の内部データ線（Ｄ、／Ｄ）、相補のビット線（ＢＬ、／ＢＬ）、およびセンスアンプ有効化信号（ＳＡＥ）を含む。
背景技術の説明として、従来の読出しオペレーションでは、最初に、短絡クロック信号が、論理「ロー」から論理「ハイ」に移行し、次に、関連付けられる複数のメモリセルをそれらの各ビット線に結合するワード線のアサーションが後に続く。次に、センスアンプ有効化信号が、メモリセルの選択されたカラムから保存データを読出しするようカラム読出しクロックと共にアサートされる。相補のデータ線は共に、センスアンプからの信号転送の準備としてデータ線をプリチャージするために読出しサイクルの一部についてＶＣＣ／２（供給電圧の半分）に短絡される。この読出しサイクルは、比較のために説明したに過ぎず、また、従来の早期（または後期）書込みオペレーションまたは本発明の技術と共に使用されるか否かにかかわらず１つの読出しオペレーションを一般的に表す。
さらに図２を参照するに、従来の早期書込みオペレーションを表す複数の波形の一グループを図示し、波形間の相互関係および相対タイミングを説明する。
この例では、短絡クロック信号は、論理「ロー」から論理「ハイ」に移行し、次に、ここでも関連付けられる複数のメモリセルをそれらの各ビット線に結合するワード線のアサーションが後に続く。次に、カラム書込みクロックが移行し、センスアンプ有効信号がアサートされてメモリセルの選択されたカラムに入力データが書き込みされる。なお、このタイミングでは、データをマスキングするよう相補のデータ線Ｄ、および／ＤをＶＣＣ／２に短絡することはできないことに留意されたい。これは、相補のデータ線Ｄ、および／ＤをＶＣＣ／２に短絡すると、このようなマスキングオペレーションは、実際のメモリセルデータも短絡させ、これはデータが破損または損失してしまうからである。
さらに図３を参照するに、従来の後期書込みオペレーションを表す同じ複数の波形の追加グループを図示し、波形間の相互関係および相対タイミングを説明する。後期書込みオペレーションは、従来のＤＲＡＭアレイ書込みオペレーションに使用される従来のアプローチであり、書込みクロック信号は、図２の従来の早期書込みオペレーションとは異なって、ワード線信号のアサーション後幾らか時間が経過してから生じていることが分かる。
さらに図４を参照するに、本発明の技術による早期書込みオペレーションを表す複数の波形の代表的なグループを図示し、波形間の相互関係および相対タイミングを説明する。本発明の技術では、データは、ΦＳＨ、すなわち短絡クロックが「オフ」になった後、ワード線がアクティブにされる前にビット線に書き込みできる。
この時点において、周りのビット線への任意の可能な外乱を最小限にするよう相補のデータ線Ｄおよび／Ｄでは小信号レベルが使用される。しかし、これは、ワード線が「ハイ」となり、古い反対のデータがメモリセルから出る後もこのデータを維持するのに十分に大きい。オペレーション時、センスアンプ有効化信号が「ハイ」となるときを感知するのに十分な新しい信号が依然としてある。データマスキング（ＤＭ）信号は、オペレーションの全体にわたってＶＳＳまたは０ボルトにある。
さらに図５を参照するに、本発明の技術によるデータマスキングオペレーションを表す同じ複数の波形の別の代表的なグループを図示し、波形間の相互関係および相対タイミングを説明する。この図は、前図４の早期書込みオペレーションに類似し、相補の内部データ線Ｄおよび／Ｄをマスキングするためには、データ線は、ＶＣＣ／２かまたはビット線プリチャージレベルと同じ電圧に保持されうることが分かる。ＤＭ信号は、カラム書込みクロック（ＹＷ）の前に「ハイ」状態に移行し、ＹＷ後も「ハイ」のままである。それ以外は、ＤＭのタイミングは、本発明の技術には重要ではない。
本発明の原理を特定のオペレーション特徴と共に上述したが、上述の説明は例に過ぎず、本発明の範囲に対する制限ではないことは明確に理解すべきである。特に、上述の開示の教示内容は、当業者には他の変形を提案するであろうことを認識する。そのような変形は、それ自体は周知であり、また、本願にすでに説明した特徴の代わりにまたは追加して使用されうる他の特徴を含みうる。請求項は、本願において、特定の特徴の組み合わせで策定されているが、本願の開示の範囲はさらに、当業者には明らかであろう明示的にまたは暗示的に開示される任意の新規の特徴または任意の新規の特徴の組み合わせ、または、それらの任意の一般論または変形も、それらが任意の請求項において本願にて請求する同一発明に関連するか否か、また、それらが本発明が対処する同一の技術的課題のいずれかまたはすべてを軽減するか否かに関らず包含することを理解すべきである。出願人は、本願また歯本願から派生する任意の更なる出願の審査手続き時にそのような特徴および／またはそのような特徴の組み合わせに対して新しい請求項を策定する権利を有する。
本願に使用するように、「含む」という用語およびその任意の他の活用形は、特定の要素の列挙を含む処理、方法、製品、または装置は、そのような要素だけを必ずしも含むわけではなく、明示的に示されてはいない、またはそのような処理、方法、製品、または装置に固有の他の要素を含みうるといったように非排他的な包含を対象とすることを意図する。本願における説明はいずれも、任意の要素、工程、または機能が請求項の範囲に含まれなければならない必要不可欠な要素として解釈されるべきではなく、特許を請求する対象の範囲は、許可される請求項だけに定義される。さらに、いずれの請求項も、「〜する手段」という句が使用され、その後に分詞が続かない限り、合衆国法典第３５巻の第１１２章６段落の対象となることを意図しない。
本発明の技術の可能な実施のための回路を示す簡略および機能ブロック図である。
従来の早期書込みオペレーションを表す複数の波形のグループを示す図であって、波形間の相互関係および相対タイミングを説明する図である。
従来の後期書込みオペレーションを表す同様の複数の波形の追加のグループを示す図であって、波形間の相互関係および相対タイミングを説明する図である。
本発明の技術による早期書込みオペレーションを表す複数の波形の代表的なグループを示す図であって、波形間の相互関係および相対タイミングを説明する図である。
本発明の技術によるデータマスキングオペレーションを表す同様の複数の波形の別の代表的なグループを示す図であって、波形間の相互関係および相対タイミングを説明する図である。
符号の説明
１００ 回路
１０２ センスアンプ
１０４ データドライブ回路
ＤＭ データマスク信号
Ｄ、／Ｄ 相補のデータ線
ＢＬ、／ＢＬ 相補のビット線
ΦＳＨ 短絡クロック信号
ＹＷ カラム書込みクロック
ＷＬ ワード線
ＳＡＥ センスアンプ有効化信号

Claims (18)

  1. 少なくとも１つのペアの相補ビット線と、少なくとも１つのペアの相補データ線と、少なくとも１つのワード線とを有し、かつ、関連付けられるカラム書込みクロックおよびセンスアンプ有効化信号をさらに含む一のメモリアレイにデータを書込みする方法であって、
    所定の信号レベルを前記相補データ線に適用する工程と、
    前記カラム書込みクロックをアサートする工程と、
    前記相補ビット線に相補データを書込みする工程と、
    前記ワード線をアクティブにする工程と、
    前記センスアンプ有効化信号をアクティブにする工程と、
    を含む方法。
  2. 前記カラム書込みクロックをアサートする前に一の短絡クロック信号をデアサートする工程をさらに含む請求項１に記載の方法。
  3. 前記所定の信号レベルは、前記ワード線をアクティブにした後に前記データを維持するよう十分に高い一のレベルである請求項１に記載の方法。
  4. 前記所定の信号レベルはさらに、前記メモリアレイの他の隣接する相補ビット線への外乱を最小限にするよう十分に低い一のレベルである請求項３に記載の方法。
  5. 前記短絡クロック信号のリアサーションの前に前記ワード線および前記センスアンプ有効化信号を非アクティブにする工程をさらに含む請求項２に記載の方法。
  6. 前記相補ビット線に書込みされる前記データの一部をマスキングする工程をさらに含む請求項１に記載の方法。
  7. 前記マスキングする工程は、前記相補データ線に一の同一の電圧レベルを維持する工程を含む請求項６に記載の方法。
  8. 前記同一の電圧レベルは、実質的に、前記相補ビット線の一のプリチャージレベルである請求項７に記載の方法。
  9. 前記同一の電圧レベルは、実質的に、一の供給電圧レベルの半分である請求項７に記載の方法。
  10. 少なくとも１つのペアの相補ビット線と、少なくとも１つのペアの相補データ線と、少なくとも１つのワード線とを有し、かつ、関連付けられるカラム書込みクロックおよびセンスアンプ有効化信号をさらに含む一のメモリアレイを組み込む集積回路デバイスであって、
    所定の信号レベルを前記相補データ線に適用する手段と、
    前記カラム書込みクロックをアサートする手段と、
    前記相補ビット線に相補データを書込みする手段と、
    前記ワード線をアクティブにする手段と、
    前記センスアンプ有効化信号をアクティブにする手段と、
    を含むデバイス。
  11. 前記カラム書込みクロックをアサートする前に一の短絡クロック信号をデアサートする手段をさらに含む請求項１０に記載のデバイス。
  12. 前記所定の信号レベルは、前記ワード線をアクティブにした後に前記データを維持するよう十分に高い一のレベルである請求項１０に記載のデバイス。
  13. 前記所定の信号レベルはさらに、前記メモリアレイの他の隣接する相補ビット線への外乱を最小限にするよう十分に低い一のレベルである請求項１２に記載のデバイス。
  14. 前記短絡クロック信号のリアサーションの前に前記ワード線および前記センスアンプ有効化信号を非アクティブにする手段をさらに含む請求項１１に記載のデバイス。
  15. 前記相補ビット線に書込みされる前記データの一部をマスキングする手段をさらに含む請求項１０に記載のデバイス。
  16. 前記マスキングする手段は、前記相補データ線に一の同一の電圧レベルを維持する手段を含む請求項１５に記載のデバイス。
  17. 前記同一の電圧レベルは、実質的に、前記相補ビット線の一のプリチャージレベルである請求項１６に記載のデバイス。
  18. 前記同一の電圧レベルは、実質的に、一の供給電圧レベルの半分である請求項１６に記載のデバイス。
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