KR100621772B1 - 반도체 메모리 장치의 리드아웃 회로 및 그의 디세이블제어방법 - Google Patents

반도체 메모리 장치의 리드아웃 회로 및 그의 디세이블제어방법 Download PDF

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Abstract

리드 동작시의 전류를 최소화 또는 줄일 수 있는 반도체 메모리 장치의 리드아웃 회로가 개시된다. 그러한 반도체 메모리 장치의 리드아웃 회로는, 반도체 메모리 장치의 리드아웃 회로에 있어서:
로컬 센스앰프 인에이블 신호에 응답하여 비트라인 센스앰프로부터 출력된 데이터를 감지 및 증폭하는 로컬 입출력라인 센스앰프와;
글로벌 센스앰프 인에이블 신호에 응답하여 상기 로컬 입출력라인 센스앰프로부터 출력된 데이터를 감지 및 증폭하는 글로벌 입출력라인 센스앰프와;
상기 글로벌 센스앰프 인에이블 신호와 컬럼 선택선 디세이블 신호를 이용하여 디세이블 제어신호를 생성하고 그 생성된 디세이블 제어신호로써, 상기 로컬 입출력라인 센스앰프와, 상기 비트라인 센스앰프 및 상기 로컬 입출력라인 센스앰프 사이에 연결된 컬럼 선택 게이트가 비활성화되도록 하기 위한 디세이블 제어부를 구비함에 의해, 로컬 센스앰프 및 컬럼 선택 게이트에서 소모되는 전류가 최소화 또는 감소된다.
반도체 메모리 장치, 디램, 파워 세이빙, 로컬 센스앰프, 디세이블

Description

반도체 메모리 장치의 리드아웃 회로 및 그의 디세이블 제어방법{Read out circuit in semiconductor memory device and disable control method thereof}
도 1은 통상적인 반도체 메모리 장치의 리드아웃 회로 블록도
도 2는 도 1에 따른 회로의 리드아웃 관련 동작 타이밍도
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 리드아웃 회로 블록도
도 4는 도 3에 따른 회로의 리드아웃 관련 동작 타이밍도
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 다이나믹 랜덤 억세스 메모리(DRAM)와 같은 휘발성 반도체 메모리 장치에서의 리드아웃 회로 및 전력소모 절감을 위한 디세이블 제어방법에 관한 것이다.
통상적으로, 개인용 컴퓨터나 전자 통신 기기 등과 같은 전자적 시스템의 고성능화에 부응하여, 메모리로서 탑재되는 디램 등과 같은 휘발성 반도체 메모리 장 치도 나날이 고속화 및 고집적화 되어지고 있다. 핸드 헬드 폰이나 노트 북 컴퓨터 등과 같이 바테리 오퍼레이티드 시스템에 탑재되는 반도체 메모리 장치의 경우에는 특히 저전력 소모 특성이 크리티컬 하게 요구되므로, 반도체 제조 메이커들은 모바일 향 저전력 솔루션(Low Power Solution)을 제공하기 위하여 동작(오퍼레이팅) 전류 및 스탠바이 전류를 감소시키기 위한 노력과 연구를 지속적으로 행하고 있는 실정이다.
디램등과 같은 반도체 메모리 장치에서 데이터의 리드 동작시 입출력 센스앰프를 제어하는 기술은 동작 속도 측면 및 전력 소모의 측면에서 매우 중요한 기술이다. 예를 들면, 장치의 설계자는 컬럼 선택신호의 인에이블 후, 입출력 센스앰프에 연결된 데이터 라인에 데이터가 디벨롭 되기까지의 타이밍을 충분히 보장해준 다음에 입출력 센스앰프가 구동되어지도록 할 필요가 있다. 이 경우에 입출력 센스앰프가 활성화된 후에는 컬럼 선택신호 인에이블 구간이나 로컬 센스앰프의 인에이블 구간이 더 이상 불필요하게 되므로, 컬럼 선택 게이트나 로컬 센스앰프가 여전히 활성화상태로 있게 된 경우라면 전류의 소모가 불필요하게 발생되는 셈이다.
도 1은 통상적인 반도체 메모리 장치의 리드아웃 회로 블록도를 도시한 것이다. 도면을 참조하면, 메모리 셀(2)에 차례로 종속 연결된 3개의 센스앰프들(10,20,40)을 포함하는 리드아웃 회로의 블록들이 보여진다. 한편, 도 2는 도 1에 따른 회로의 리드아웃 관련 동작 타이밍을 보여준다.
도 1을 참조하여 디램의 데이터 리드아웃 경로가 간략히 설명될 것이다. 먼저, 디램 소자의 리드동작을 위해 로우 어드레스가 외부에서 인가되면, 로우 디코 더에 의해 선택된 워드라인(WL)이 인에이블된다. 선택된 워드라인이 인에이블되면 메모리 셀의 스토리지 커패시터(C1)에 저장된 데이터가 억세스 트랜지스터(T1)를 통하여 비트라인(BL)에 디벨롭된다. 상기 비트라인에 디벨롭된 데이터는 비트라인 센스앰프(10)의 동작에 의해 감지 및 증폭된다. 결국, 스토리지 커패시터(C1)에 저장되어 있던 전하가 상기 비트라인 센스앰프(10)에 의해 하이 또는 로우 데이터로서 감지 및 증폭되는 것이다. 상기 비트라인 센스앰프(10)의 활성화동작 이후에, 리드 코멘드와 함께 컬럼 어드레스가 인가되면 선택된 컬럼 선택라인(CSL)이 컬럼 선택부(5)에 의해 인에이블 된다. 이에 따라, 컬럼 선택 게이트들(G1,G2)이 턴온되어 비트라인 센스앰프(10)로부터 출력된 데이터는 로컬 입출력 라인 페어(LIO,LIOB)로 전달된다. 예컨대, 상기 비트라인(BL)의 데이터가 하이인 경우에 상기 로컬 입출력 라인(LIO)에는 하이가 나타나고 로우인 경우에는 상기 상보 로컬 입출력 라인(LIOB)에 하이가 나타난다. 상기 로컬 입출력 센스앰프(20)는 로컬 센스앰프 인에이블 신호(LSAEN)에 응답하여 상기 로컬 입출력 라인 페어(LIO,LIOB)로 수신된 데이터를 감지 및 증폭하여 글로벌 입출력 라인 페어(GIO,GIOB)로 전달한다. 상기 글로벌 입출력 라인 페어(GIO,GIOB)로 전달된 데이터는 글로벌 입출력 센스앰프 인에이블 신호(FRP)에 응답하는 글로벌 입출력 센스앰프(40)에 의해 최종적으로 감지 및 증폭되어 리드 데이터(RD)로서 출력된다. 상기 리드 데이터(RD)는 CMOS 레벨로서 파이프라인에 전달되고, 파이프 라인에 전달된 데이터는 일련의 파이프 라인과 출력 드라이버를 거치게 된다. 출력 드라이버를 거친 데이터는 데이터 핀들을 통해 칩셋 등의 외부 소자로 전송된다.
도 2를 참조하면, 실제 리드 코멘드 클럭에서 화살부호(A2,A1)와 같이 컬럼선택 신호/로컬 센스앰프 인에이블(CSL/LSAEN)이 인에이블되고, 그 다음 클럭에서 화살부호(A3,A4)와 같이 CSL/LSAEN이 디세이블 된다. 여기서, 데이터의 리드아웃을 위해 중요한 것은 CSL/LSAEN 대(to) FRP 마진이다. 즉, 도 2에서 CSL/LSAEN 대 FRP 구간을 나타내는 구간 A,X에서 마진을 보장하여 주어야 데이터 라인 페어에 실제로 리드되어야할 데이터가 실리게 된다. 도 2의 구간 Y에서는 로컬 센스앰프(20)가 활성화 되어 있는 상태에서 입출력 센스앰프(40)도 활성화 되어 감지 및 증폭 동작을 행하고 있는 것을 알 수 있다. 결국, 구간 Y에서는 리드 데이터(RD)가 이미 출력되는 상태이므로 로컬 입출력 센스앰프(20)는 더 이상 구동될 필요가 없다. 결국, 필요이상의 시간동안 로컬 센스앰프를 구동시킴으로써 불필요한 전류 소모가 생기게 되는 문제가 있다. 또한, 구간 B에서는 컬럼 선택 게이트들(G1,G2)도 불필요하게 활성화되어 있으므로, 동작 에러를 유발하지 않으면서도 보다 줄이는 것이 필요하다.
따라서, 반도체 메모리 장치의 퍼포먼스를 해침이 없이, 적절한 리드아웃 제어를 통해 리드 동작전류를 감소 또는 최소화할 수 있는 대책이 요망된다.
본 발명의 목적은 상기한 종래의 문제점을 해결할 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 다른 목적은 리드 동작시의 동작 전류를 최소화 또는 줄일 수 있 는 반도체 메모리 장치의 리드아웃 회로 및 그의 디세이블 제어방법을 제공함에 있다.
본 발명의 또 다른 목적은 입출력 센스앰프의 인에이블 신호를 이용하여 로컬 입출력 센스앰프 또는 컬럼 선택 신호의 디세이블 시점을 적절히 제어할 수 있는 반도체 메모리 장치의 리드아웃 회로에서의 디세이블 제어방법을 제공함에 있다.
본 발명의 또 다른 목적은 로컬 센스앰프나 컬럼 선택게이트의 인에이블 구간을 줄여 전류의 소모를 감소 또는 최소화할 수 있는 방법을 제공함에 있다.
상기한 목적들의 일부를 달성하기 위한 본 발명의 실시예적 양상에 따라, 반도체 메모리 장치의 리드아웃 회로는,
로컬 센스앰프 인에이블 신호에 응답하여 비트라인 센스앰프로부터 출력된 데이터를 감지 및 증폭하는 로컬 입출력라인 센스앰프와;
글로벌 센스앰프 인에이블 신호에 응답하여 상기 로컬 입출력라인 센스앰프로부터 출력된 데이터를 감지 및 증폭하는 글로벌 입출력라인 센스앰프와;
상기 글로벌 센스앰프 인에이블 신호와 컬럼 선택선 디세이블 신호를 이용하여 디세이블 제어신호를 생성하고 그 생성된 디세이블 제어신호로써, 상기 로컬 입출력라인 센스앰프와, 상기 비트라인 센스앰프 및 상기 로컬 입출력라인 센스앰프 사이에 연결된 컬럼 선택 게이트가 비활성화되도록 하기 위한 디세이블 제어부를 구비함을 특징으로 한다.
본 발명의 또 다른 양상에 따라, 로컬 센스앰프 인에이블 신호에 응답하여 비트라인 센스앰프로부터 출력된 데이터를 감지 및 증폭하는 로컬 입출력라인 센스앰프와, 글로벌 센스앰프 인에이블 신호에 응답하여 상기 로컬 입출력라인 센스앰프로부터 출력된 데이터를 감지 및 증폭하는 글로벌 입출력라인 센스앰프를 구비한 반도체 메모리 장치의 리드아웃 회로에서의 디세이블 제어방법에 있어서:
상기 글로벌 센스앰프 인에이블 신호와 컬럼 선택선 디세이블 신호의 조합신호에 대응하여 상기 로컬 입출력라인 센스앰프를 디세이블 시키는 단계와;
상기 로컬 입출력라인 센스앰프의 디세이블 후에 상기 비트라인 센스앰프 및 상기 로컬 입출력라인 센스앰프 사이에 연결된 컬럼 선택 게이트를 디세이블 시키는 단계를 가짐을 특징으로 한다.
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삭제
상기한 본 발명의 장치적 방법적 구성에 따르면, 로컬 센스앰프 및 컬럼 선택 게이트에서 소모되는 전류가 최소화 또는 감소된다.
상기한 본 발명의 목적들 및 타의 목적들, 특징, 그리고 이점들은, 첨부된 도면들을 참조하여 이하에서 기술되는 본 발명의 상세하고 바람직한 실시예의 설명에 의해 보다 명확해질 것이다. 도면들 내에서 서로 동일 내지 유사한 부분들은 설명 및 이해의 편의상 동일 내지 유사한 참조부호들로 기재됨을 주목하여야 한다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 리드아웃 회로 블록도이다. 또한, 도 4는 도 3에 따른 회로의 리드아웃 관련 동작 타이밍도이다.
도 3을 참조하면, 도 2와는 달리, 컬럼 선택부(5)와 인에이블 신호 발생부(55)에 디세이블 출력단이 연결된 디세이블 제어부(100)가 설치됨을 알 수 있다. 즉, 메모리 셀(2)이 연결된 비트라인에는 비트라인 센스앰프(10)가 연결되고, 상기 비트라인 센스앰프(10)에는 컬럼 선택 게이트들(G1,G2)을 통하여 로컬 입출력라인 센스앰프(20)가 접속된다. 상기 로컬 입출력라인 센스앰프(20)는 로컬 센스앰프 인에이블 신호(LSAEN)에 응답하여 비트라인 센스앰프(10)로부터 출력된 데이터를 감지 및 증폭한다. 글로벌 입출력 멀티플렉서(30)를 통하여 글로벌 입출력 라인 페어(GIO,GIOB)에 연결된 글로벌 입출력라인 센스앰프(40)는 글로벌 센스앰프 인에이블 신호(FRP)에 응답하여 상기 로컬 입출력라인 센스앰프(20)로부터 출력된 데이터를 감지 및 증폭한다.
상기 디세이블 제어부(100)는 상기 글로벌 센스앰프 인에이블 신호(FRP)와 컬럼 선택선 디세이블 신호(PCSLD)를 이용하여 디세이블 제어신호(DP)를 생성하고 그 생성된 디세이블 제어신호로써, 상기 로컬 입출력라인 센스앰프(20)와, 상기 컬럼 선택 게이트가 비활성화되도록 하기 위한 기능을 한다. 여기서, 상기 디세이블 제어부(100)는 상기 글로벌 센스앰프 인에이블 신호(FRP)와 컬럼 선택선 디세이블 신호(PCSLD)를 수신하여 노아 응답을 생성하는 노아 게이트(NOR1)와, 상기 노아 게이트(NOR1)의 출력을 반전하기 위한 인버터(IN1)를 포함한다. 상기 컬럼 선택선 디세이블 신호(PCSLD)는 상기 컬럼 선택선(CSL)의 디세이블을 제어하기 위한 신호로서, 상기 컬럼 선택선 디세이블 신호(PCSLD)가 활성화되는 경우(예컨대 하이레벨)에 상기 컬럼 선택선(CSL)은 로우레벨로 디세이블될 수 있다.
리드동작을 위한 로우 어드레스가 외부에서 인가되면, 미도시된 로우 디코더에 의해 선택된 워드라인(WL)이 인에이블된다. 선택된 워드라인이 인에이블되면 메모리 셀의 스토리지 커패시터(C1)에 저장된 데이터가 억세스 트랜지스터(T1)를 통하여 비트라인(BL)에 디벨롭된다. 상기 비트라인에 디벨롭된 데이터는 비트라인 센스앰프(10)의 동작에 의해 감지 및 증폭된다. 결국, 스토리지 커패시터(C1)에 저장되어 있던 전하가 상기 비트라인 센스앰프(10)에 의해 하이 또는 로우 데이터로서 감지 및 증폭되는 것이다. 상기 비트라인 센스앰프(10)의 활성화동작 이후에, 리드 코멘드(command)와 함께 컬럼 어드레스가 인가되면 선택된 컬럼 선택라인(CSL)이 인에이블 된다. 상기 컬럼 선택부(5)는 컬럼선택선 인에이블 신호(PCSLE)를 수신하여 컬럼 선택선 신호(CSL)를 하이레벨로 만든다. 이에 따라, 컬럼 선택 게이트들(G1,G2)이 턴온되어 비트라인 센스앰프(10)으로부터 출력된 데이터는 로컬 입출력 라인 페어(LIO,LIOB)로 전달된다. 예컨대, 상기 비트라인(BL)의 데이터가 하이인 경우에 상기 로컬 입출력 라인(LIO)에는 하이가 나타나고 로우인 경우에는 상기 상보 로컬 입출력 라인(LIOB)에 하이가 나타난다. 상기 로컬 입출력 센스앰프(20)는 로컬 센스앰프 인에이블 신호(LSAEN)에 응답하여 상기 로컬 입출력 라인 페어(LIO,LIOB)로 수신된 데이터를 감지 및 증폭하여 글로벌 입출력 라인 페어(GIO,GIOB)로 전달한다. 여기서, 상기 로컬 센스앰프 인에이블 신호(LSAEN)는 인에이블 신호 발생부(55)에 의해 활성화된다. 상기 글로벌 입출력 라인 페어(GIO,GIOB)로 전달된 데이터는 글로벌 입출력 센스앰프 인에이블 신호(FRP)에 응답하는 글로벌 입출력 센스앰프(40)에 의해 최종적으로 감지 및 증폭되어 리드 데이터(RD)로서 출력된다. 상기 리드 데이터(RD)는 CMOS 레벨로서 파이프라인에 전달되고, 파이프 라인에 전달된 데이터는 일련의 파이프 라인과 출력 드라이버를 거치게 된다. 출력 드라이버를 거친 데이터는 데이터 핀들을 통해 칩셋 등의 외부 소자로 전송된다.
본 발명의 실시예 에서는 리드 동작시의 전류 소모를 줄이기 위하여, 상기 상기 디세이블 제어부(100)를 활용한다. 즉, 상기 글로벌 센스앰프 인에이블 신호(FRP)와 컬럼 선택선 디세이블 신호(PCSLD)를 이용하여 디세이블 제어신호(DP)를 생성하고 그 생성된 디세이블 제어신호로써, 상기 로컬 입출력라인 센스앰프(20)와, 상기 컬럼 선택 게이트(G1,G2)를 종래의 동작 타이밍에 비해 빠르게 비활성화시킨다. 이러한 스킴에 따른 동작 타이밍은 도 4를 참조시 보다 명확히 이해될 것이다.
도 3에 따른 회로의 리드아웃 관련 동작 타이밍을 도시한 도 4를 참조하면, CSL과 LSAEN 디세이블 경로에 FRP 신호가 참여하는 것이 보여진다. 도면에서 보여지는 바와 같이, 실제 리드 코멘드 클럭에서 화살부호(P2,P1)와 같이 컬럼선택 신호/로컬 센스앰프 인에이블(CSL/LSAEN)이 인에이블되지만, 디세이블의 경우에는 FRP 신호에 응답하여 화살부호(P5,P5)와 같이 CSL/LSAEN이 디세이블 된다. 이와 같이, CSL/LSAEN 대(to) FRP 마진을 보장해 주면서도 디세이블 구간을 앞당겨 로컬 센스앰프(20)와 컬럼 선택 게이트들의 인에이블 동작 구간을 줄이면 리드 전류의 소모가 최소화 또는 감소된다.
도 4에서와 같이 FRP가 인에이블되는 시점에 응답하여 로컬센스앰프 인에이블 신호나 컬럼선택신호를 디세이블 시키는 경우에 전류 소모의 감소는 약 10퍼센트 정도의 절감 효과를 갖는 것으로 본 발명자들에 의해 관찰되었다.
이와 같이, 상기 글로벌 센스앰프 인에이블 신호와 컬럼 선택선 디세이블 신호의 조합신호에 대응하여 상기 로컬 입출력라인 센스앰프를 디세이블 시키고, 그 후에 상기 비트라인 센스앰프 및 상기 로컬 입출력라인 센스앰프 사이에 연결된 컬럼 선택 게이트를 디세이블 시키는 경우에 리드 동작 마진을 충분히 보장하면서도 리드 전류의 불필요한 소모를 방지하는 이점이 있다.
본 명세서에 제시한 개념은 특정한 적용 예에 다른 여러 방식으로 적용될 수 있음을 당해 기술의 지식을 가진 사람이라면 누구나 이해할 수 있을 것이다. 제시된 동작 타이밍 또는 회로들에 대한 세부적 구성은 본 발명에 따른 실시 예의 일부를 나타내며, 보다 효율적이고 회로 설계자에게 이용 가능한 다른 많은 방법이 있을 수 있다. 따라서, 이에 대한 상세한 구현은 본 발명에 포함되는 것이며 청구항들의 범위에서 벗어나지 않는 것으로 한다.
상술한 바와 같이 본 발명에 따르면, 리드아웃 회로 소자의 불필요한 동작 구간을 줄임으로써 리드동작시의 전류 소모가 최소화 또는 감소되는 효과가 있다. 그러므로, 본 발명의 기술은 저전력 동작 특성이 요구되는 모바일 향(oriented) 메모리에 보다 적합하게 응용되는 이점이 있다.

Claims (6)

  1. (삭제)
  2. (삭제)
  3. 반도체 메모리 장치의 리드아웃 회로에 있어서:
    로컬 센스앰프 인에이블 신호에 응답하여 비트라인 센스앰프로부터 출력된 데이터를 감지 및 증폭하는 로컬 입출력라인 센스앰프와;
    글로벌 센스앰프 인에이블 신호에 응답하여 상기 로컬 입출력라인 센스앰프로부터 출력된 데이터를 감지 및 증폭하는 글로벌 입출력라인 센스앰프와;
    상기 글로벌 센스앰프 인에이블 신호와 컬럼 선택선 디세이블 신호를 이용하여 디세이블 제어신호를 생성하고 그 생성된 디세이블 제어신호로써, 상기 로컬 입출력라인 센스앰프와, 상기 비트라인 센스앰프 및 상기 로컬 입출력라인 센스앰프 사이에 연결된 컬럼 선택 게이트가 비활성화되도록 하기 위한 디세이블 제어부를 구비함을 특징으로 하는 반도체 메모리 장치의 리드아웃 회로.
  4. 제3항에 있어서, 상기 디세이블 제어부는 상기 글로벌 센스앰프 인에이블 신호와 컬럼 선택선 디세이블 신호를 수신하여 노아 응답을 생성하는 노아 게이트와,
    상기 노아 게이트의 출력을 반전하기 위한 인버터를 포함함을 특징으로 하는 반도체 메모리 장치의 리드아웃 회로.
  5. (삭제)
  6. 로컬 센스앰프 인에이블 신호에 응답하여 비트라인 센스앰프로부터 출력된 데이터를 감지 및 증폭하는 로컬 입출력라인 센스앰프와, 글로벌 센스앰프 인에이블 신호에 응답하여 상기 로컬 입출력라인 센스앰프로부터 출력된 데이터를 감지 및 증폭하는 글로벌 입출력라인 센스앰프를 구비한 반도체 메모리 장치의 리드아웃 회로에서의 디세이블 제어방법에 있어서:
    상기 글로벌 센스앰프 인에이블 신호와 컬럼 선택선 디세이블 신호의 조합신호에 대응하여 상기 로컬 입출력라인 센스앰프를 디세이블 시키는 단계와;
    상기 로컬 입출력라인 센스앰프의 디세이블 후에 상기 비트라인 센스앰프 및 상기 로컬 입출력라인 센스앰프 사이에 연결된 컬럼 선택 게이트를 디세이블 시키는 단계를 가짐을 특징으로 하는 디세이블 제어방법.
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