WO2004102578A1 - 半導体記憶装置 - Google Patents

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WO2004102578A1
WO2004102578A1 PCT/JP2003/005932 JP0305932W WO2004102578A1 WO 2004102578 A1 WO2004102578 A1 WO 2004102578A1 JP 0305932 W JP0305932 W JP 0305932W WO 2004102578 A1 WO2004102578 A1 WO 2004102578A1
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voltage
sense amplifier
gate
memory cell
power supply
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PCT/JP2003/005932
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Hiroyoshi Tomita
Toshiya Uchida
Original Assignee
Fujitsu Limited
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    • G11C11/409—Read-write [R-W] circuits 
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    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4065—Low level details of refresh operations

Definitions

  • the present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device having a memory cell and a sense amplifier.
  • DRAM dynamic random access memory
  • SRAM static random access memory
  • DARM can realize large area and economical memory because it can realize the area force S / J of memory sensor.
  • An SRAM is a RAM that does not require a refresh operation.
  • the memory cells are composed of flip-flops, and once written, the information does not disappear until the power is turned off.
  • SRAM is easy to use because operation timing control is easy and no refresh operation is required, and high-speed performance is easily obtained.
  • Pseudo-SRAM has a DRAM cell structure with a built-in refresh circuit that automatically refreshes. Unlike DRAM, there is no need to externally control the refresh operation, and control is simple. The external interface is similar to SRAM.
  • the timing of the refresh operation cannot be known from the outside.
  • data cannot be read from memory cells.
  • the access time during reading The time until data output is the worst, and is the sum of the refresh time and the read time. Therefore, shortening the refresh time is an important factor for shortening the access time. Disclosure of the invention
  • An object of the present invention is to provide a semiconductor memory device that can be accessed at high speed.
  • a memory cell for storing data, a bit line connected to the memory cell and capable of inputting or outputting data to and from the memory cell, a bit line connected to the bit line,
  • a semiconductor memory device having a sense amplifier for amplifying data on a line and a switching transistor for connecting or disconnecting a bit line connected to a memory cell and a bit line connected to the sense amplifier. Is done.
  • the switching transistor operates differently between the first memory cell access operation and the second memory cell access operation.
  • the first or second memory cell access operation is made faster by making the operation of the switching transistor different from the case where the operation of the switching transistor is the same. be able to. Thereby, the access speed of the semiconductor memory device can be increased as a whole.
  • the refresh operation can be accelerated by making the operation of the switching transistor different between the read operation and the refresh operation.
  • FIG. 1 is a block diagram showing a configuration example of a semiconductor memory device according to an embodiment of the present invention.
  • FIG. 2 is a diagram illustrating an example of the internal configuration of the command decoder.
  • FIG. 3 is a timing chart showing a refresh operation and a read operation.
  • FIG. 4 is a flowchart showing the basic operation of the pseudo SRAM.
  • FIG. 5 is a circuit diagram showing a configuration example of a sense amplifier circuit and a memory cell.
  • FIG. 6 is a timing chart showing a read operation example of the pseudo SRAM.
  • c 8 Timing Chiya an bets showing a refresh operation example of the pseudo S RAM is a diagram showing a circuit example for generating a signal gate one bets line of the transistors of the sense amplifier circuit ⁇ .
  • FIG. 9A is a timing chart of a read operation and a write operation example
  • FIG. 9B is a timing chart of a refresh operation example. '
  • FIG. 10 is a diagram showing a circuit example for generating a signal of a gate line of a transistor in a sense amplifier circuit.
  • FIG. 11A is a timing chart of an example of a read operation and a write operation
  • FIG. 11B is a timing chart of an example of a refresh operation.
  • FIG. 1 shows a configuration example of a semiconductor memory device according to an embodiment of the present invention.
  • This semiconductor memory device is a pseudo SRAM (static random access memory).
  • the memory cell has a DRAM structure, and includes a refresh circuit that automatically and periodically refreshes the memory cell.
  • Address ADR and command CMD can be input from outside, and data DT can be input / output.
  • data DT can be input / output.
  • a read operation by inputting a read command as a command CMD and a read address as an address ADR, data can be read from the memory cell array 108 and read data can be output as data DT.
  • data can be written to the memory cell array 108 by inputting a write command as the command CMD, a write address as the address ADR, and a write data as the data DT.
  • the command decoder 103 decodes the command CMD and outputs a control signal to the address latch 104 and the timing generator 105.
  • the address latch 104 latches the address ADR in response to the control signal, outputs a row address to the row decoder 106, and outputs a column address to the column decoder 107.
  • the row decoder 106 decodes the row address
  • the column decoder 107 decodes the column address.
  • the memory cell array 108 has a large number of memory cells arranged two-dimensionally. Each memory cell can store data. The decoding of the row decoder 106 and the column decoder 107 selects, for example, a 16-bit memory cell.
  • the timing generator 105 generates a timing signal according to the input control signal, and outputs the timing signal to the sense amplifier circuit 109.
  • the sense amplifier circuit 109 reads data from the selected memory cell, amplifies it, and outputs it as data DT. In addition, the sense amplifier circuit 109 writes the data input as the data DT to the selected memory cell.
  • the refresh controller 102 periodically outputs a refresh command RQ to the command decoder 103 based on the oscillation signal generated by the oscillator 101, and refreshes the address to the address latch 104. Is output.
  • the sense amplifier circuit 109 amplifies the data in the selected memory cell and restores (writes back) to the selected memory cell.
  • the refresh operation is automatically performed by some parts. During refresh operation, read operation and write operation cannot be performed. If a read command or write command is input during a refresh operation, wait until the refresh operation is completed, and then perform a read or write operation. Also, refresh cannot be performed during a read / write operation. Wait until the read / write operation is completed before performing the refresh operation.
  • These controls are: c the command decoder 1 0 3 performs, will be described in detail.
  • FIG. 2 shows an example of the internal configuration of the command decoder 103.
  • the command decoder 201 decodes the read / write command CMD and outputs it to the latch 205.
  • the c- latch 205 latches the read Z-write command, and the logical product (AND) circuit 206 Output to the output comparator 204.
  • the latch 202 latches the refresh command RQ and outputs it to the comparator 204 and the AND circuit 208.
  • the AND circuit 208 outputs a refresh command CMD2.
  • the refresh time measuring circuit 203 inputs the refresh command CMD2, and resets the latch 202 after a predetermined refresh time has elapsed since the execution of the refresh command RQ.
  • the comparator 204 outputs a low level when the read / write command is input earlier than the refresh command, and outputs a high level otherwise.
  • the AND circuit 206 receives the output signal of the latch 205 and the output signal of the comparator 204, and outputs a logical product signal thereof as a read Z write command CMD1. That is, the AND circuit 206 does not output the read / write command in the latch 205 when the refresh operation is in progress, and outputs the read Z write command CMD 1 in the latch 205 if the refresh operation is not in progress. I do.
  • the inverter 207 logically inverts the output signal of the comparator 204 and outputs the result.
  • the AND circuit 208 inputs the output signal of the inverter 207 and the output signal of the latch 202, and outputs a logical product signal of them as a refresh command CMD2. In other words, the AND circuit 208 does not output the refresh command during the read Z write operation, and outputs the refresh command CMD 2 in the latch 202 when the read Z write operation is not performed. .
  • the AND circuit 206 does not output the read Z write command.
  • the refresh time measuring circuit 203 resets the latch 202.
  • the comparator 204 outputs a high level, and the AND circuit 206 outputs a read / write command in the latch 205.
  • the read / write time measurement circuit 209 inputs the read Z write command CMD 1 and resets the latch 205 after the end of the read / write.
  • the AND circuit 208 does not output a refresh command.
  • the read / write time measuring circuit 209 resets the latch 205.
  • the comparator 204 outputs a low level, and the AND circuit 208 outputs the refresh command CMD 2 in the latch 202. Then, after refreshing is completed, the latch 202 is reset.
  • FIG. 3 is a timing chart showing the refresh operation and the read operation.
  • the refresh command RQ commands 301, 311, and 321 are periodically generated internally.
  • the lead line WL (see FIG. 5) becomes high level 303, and the refresh operation is performed.
  • the read line WL becomes high level 312, A refresh operation is performed.
  • read commands 302 and 313 are externally input at an arbitrary timing. Since the read command 3 13 is input when the refresh operation is not performed, the read line WL becomes high level 3 14 immediately after the read command 3 13 and the read operation is performed. Read data 315 is output as data DT. Time T 2 is the time from the input of the read command 3 13 to the output of the data 3 15, and corresponds to the read operation time.
  • the read operation is performed after the end of the V fresh operation. That is, when the refresh command 301 is generated, the lead line WL becomes the high level 303, and the refresh operation is performed. If the read command 302 is input during the refresh operation, after the refresh operation is completed, the lead line WL becomes high level 304, the read operation is performed, and the read data 305 is read as data DT. Is output.
  • the time T1 is the read time from the input of the read command 302 to the output of the data 305, and corresponds to the total time of the refresh operation time and the read operation time.
  • FIG. 4 is a flowchart showing the basic operation of the pseudo SRAM.
  • step S401 the address ADR is switched, a command CMD or the like is input, and a read write operation is requested.
  • step S402 the above read / write request is compared with the refresh operation generated automatically internally. If the refresh operation is being performed, the process proceeds to step S404. If the refresh operation is not being performed, the process proceeds to step S404. In step S403, the process waits until the internally generated refresh operation ends. After that, it proceeds to step S404. In step S404, the refresh operation of the internal automatic generation is temporarily stopped, and the read Z-write operation is started. Next, in step S405, after the end of the read / write operation, the refresh automatically generated internally is restarted, and the apparatus enters a standby state for inputting a rewrite command.
  • FIG. 5 shows a configuration example of the sense amplifier circuit 109 and the memory cell of FIG.
  • the sense amplifier circuit 509 corresponds to the sense amplifier circuit 109 in FIG.
  • the n-channel MOS transistor 501 and the capacitance 502 are in the memory cell array 108 in FIG. Corresponds to one memory cell.
  • the n-channel MOS transistor 501 has a gate connected to the lead line WL, and a drain connected to the bit line BL1.
  • the capacitor 502 is connected between the source of the transistor 501 and the terminal 503.
  • the terminal 503 is supplied with a memory cell plate potential. When the word line WL goes high, the transistor 501 turns on, and that memory cell is selected. As a result, bit line BL1 is connected to capacitor 502.
  • the sense amplifiers 506a and 506b are inverters, and output an amplified signal obtained by logically inverting the input signal.
  • Drive signal lines P S A and N S A are connected to sense amplifiers 506a and 506b.
  • Each of the sense amplifiers 506a and 506b has a p-channel MOS transistor and an n-channel MOS transistor.
  • Drive signal line P S A is connected to the source of a p-channel M ⁇ S transistor.
  • Drive signal line NSA is connected to the source of an n-channel MOS transistor.
  • the sense amplifiers 506a and 506b are activated to be driven.
  • the sense amplifier 506a has an input terminal connected to the bit line BL2 and an output terminal connected to the bit line BL2.
  • the sense amplifier 506b has an input terminal connected to the bit line / BL2 and an output terminal connected to the bit line: BL2.
  • a pair of bit lines B L2 and ZB L2 receive logically inverted signals.
  • the n-channel MOS transistor 505a has a gate connected to the selection signal line SASEL, a source connected to the data bus DT, and a drain connected to the bit line BL2.
  • the n-channel MOS transistor 505b has a gate connected to the selection signal line SASEL, a source connected to the data bus / DT, and a drain connected to the bit line / BL2.
  • the pair of data buses DT and / DT are paths for signals that are logically inverted with respect to each other, and output read data to the outside or input write data from the outside.
  • the n-channel MOS transistor 504a has a gate connected to the gate line BTG1, and a source and a drain connected to the bit lines BL1 and BL2.
  • n channel The gate of the MO transistor 504b is connected to the gate line BTG1, and the source and the drain are connected to the bit lines ZBL1 and / BL2.
  • the n-channel MOS transistor 507a has a gate connected to the gate line BTG2, and a source and a drain connected to the bit lines BL2 and BL3.
  • the gate is connected to the gate line BTG2, and the source and the drain are connected to the bit lines ZBL2 and / BL3.
  • a plurality of memory cells are connected to bit lines B L1 and ZB L1.
  • a plurality of memory cells are also connected to the bit lines BL3 and / BL3.
  • Bit line B L 1 or / B L
  • Data on the bit line BL1 or ZBL1 read from the memory cell connected to 1 or / BL1 is amplified by the sense amplifiers 506a and 506b.
  • FIG. 6 is a timing chart showing a read operation example of the pseudo SRAM.
  • the gate lines BTG1 and BTG2 are at the power supply potential VCC.
  • bit lines BL1, ZBL2, and ZBL3 are connected, and bit lines BL1, ZBL2, and ZBL3 are connected.
  • the drive signal lines P S A and N S A are at an intermediate potential between the power supply potential V C C and the ground potential, and the sense amplifiers 506 a and 506 b are in an inactive state.
  • L I, B L2, and ZB L 2 are precharged to an intermediate potential.
  • the word line WL is at the ground potential, and the transistor 501 is off.
  • the bit line BTG2 is lowered from the power supply potential VCC to the ground potential, and the transistors 507a and 507b are turned off.
  • the transistor 501 is turned on and the capacitance 5
  • High potential VP P is equal to power supply potential VC Higher potential.
  • a memory cell can store data depending on whether or not the capacitor 502 stores electric charge. For example, assume that charge is accumulated in the capacitor 502. Then, the potentials of the bit lines BL1 and BL2 rise.
  • the power supply potential V CC is supplied to the drive signal line P S A, the durable potential is supplied to the drive signal line N S A, and the sense amplifiers 506a and 506b are activated.
  • the sense amplifier 506a logically inverts and amplifies the data of the bit line BL2 and outputs the result to the bit line / BL2.
  • the sense amplifier 506b logically inverts and amplifies the data of the bit line / BL2 and outputs the result to the bit line BL2.
  • the bit line BL2 rises near the power supply potential VCC, and the bit line ZBL2 falls near the ground potential.
  • the bit line BL1 is limited to a potential lower by the transistor threshold voltage Vth than the potential of the gate line BTG1 due to the effect of the transistor 504a.
  • the selection signal line SASEL is set to a high level, and the transistors 505a and 505b are turned on. Then, the potentials of the bit lines BL2 and ZBL2 are output to the data buses DT and ZDT, and the read data can be externally output.
  • the gate line BTG1 is set to the high potential VPP. Then, the bit line BL1 rises to the vicinity of the power supply potential VCC, and the capacitor 502 is charged with the power supply potential VCC. As described above, the data on the bit line BL1 can be restored to the capacitor 502.
  • FIG. 7 is a timing chart showing a refresh operation example of the pseudo SRAM, and the c refresh operation is different from the read operation of FIG. 6 only in the control timing of the signal of the gate line BTG1.
  • the initial signal state is the same as in FIG. After lowering bit line B TG2 to ground potential and before raising lead WL to high potential VPP, raise gate line B TG1 from power supply potential V CC to high potential VPP. Otherwise, the control method for the refresh operation and the read operation is the same.
  • the refresh operation data is read from the capacitor 502 in the memory cell, amplified, and restored to the capacitor 502 as in the read operation.
  • the bit line BL1 is limited to a potential lower than the power supply potential VCC by the transistor threshold voltage Vth. Thereafter, by supplying the high potential VPP to the gate line BTG1, the bit line BL1 rises to near the power supply potential VCC. Because of this process, the lead time is relatively long.
  • the refresh operation of FIG. 7 before supplying the high potential VPP to the word line WL, the high potential VPP is supplied to the bit line BTG1 in advance. Therefore, when the power supply potential VCC and the ground potential are supplied to the drive signal lines PSA and NSA, respectively, and the sense amplifiers 506a and 506b are activated, the potential rise of the bit line BL1 is not restricted. Immediately rises to the vicinity of the power supply potential V CC with the bit line BL 2. Therefore, the refresh operation is completed in a shorter time than the read operation (Fig. 6). Specifically, in the refresh operation, the time required for the bit line BL1 to rise to the vicinity of the power supply potential VCC is shorter than in the read operation. The end of the restore terminates the read operation and the refresh operation.
  • a confinement sensing method in which the gate line B TG1 is set to the power supply potential V CC while the sense amplifiers 506 a and 506 b are being driven is employed.
  • the transistors 504a and 504b are not completely turned on, and the bit line BL2 becomes the bit line BL. Not fully connected to 1.
  • the capacity of the bit line BL2 is reduced, and the sense amplifiers 506a and 506b can perform high-speed amplification, and can quickly raise the potential of the bit line BL2.
  • both the read operation and the refresh operation are performed by the control shown in FIG.
  • the read operation is controlled by the control shown in Fig. 6 and the refresh operation is controlled by the control shown in Fig. 7, the refresh operation period can be shortened.
  • the refresh operation ends in a short time, so that the read time T1 is shortened. can do.
  • the circuit 800 corresponds to the sense amplifier circuit 500 of FIG.
  • the memory cell array 801 is a memory cell array connected to the bit line BL1 in FIG.
  • the second memory cell array 802 is a memory cell array connected to the bit line BL3 in FIG.
  • One of the first and second memory cell arrays 801 and 802 is selected.
  • the selection signal line SEL1 is a signal line for selecting the first memory cell array 801.
  • the selection signal line SEL2 is a signal line for selecting the second memory cell array 802.
  • the sense amplifier circuit 800 is shared by the first memory cell arrays 801 and 802.
  • the restore start signal line ST is a signal line for starting a restore operation.
  • the circuit 803 is a circuit for generating a signal of the gate line BTG1.
  • the NAND circuit 811 1 has two input terminals connected to the selection signal line SEL 1 and the restore start signal line ST, and performs a NAND operation, and the inverters 8 1 2 and 8 1 3 Output to the gate of the p-channel MOS transistor 8 14 through.
  • the transistor 814 has a source connected to the high potential VPP and a drain connected to the gate line BTG1.
  • the selection signal line SEL2 is connected to the gate of the n-channel MOS transistor 818 via inverters 815 and 816.
  • the transistor 818 has a source connected to the ground potential, and a drain connected to the gate line BTG1.
  • the NAND circuit 817 inputs the output signal of the NAND circuit 811 and the output signal of the inverter 815, performs a NAND operation, and outputs the result to the gate of the p-channel MOS transistor 819.
  • the transistor 819 has a source connected to the power supply potential V CC, and a drain connected to the gate line B TG1.
  • the above inverter outputs a logically inverted input signal. Further, since the transistor 814 transmits the high potential VPP to the gate line BTG1, the inverter 813 has a level shifter. That is, the inverter 813 can supply a potential higher than the high potential VPP to the gate of the transistor 814.
  • the circuit 804 is a circuit for generating a signal of the gate line BTG2, and has the same basic configuration as the circuit 803. Explain how circuit 804 differs from circuit 803 You.
  • the NAND circuit 8 1 1 has two input terminals connected to the selection signal line SEL 2 and the restore start signal line ST.
  • the input terminal of the inverter 8 15 is connected to the selection signal line SEL 1.
  • An interconnection point between the drains of the transistor 814, the transistor 819, and the transistor 818 is connected to the gate line BTG2.
  • FIG. 9A is a timing chart of a read operation and a light operation example.
  • the power supply potential VCC is supplied to the selection signal line SEL 1 and the ground potential is supplied to the selection signal line SEL 2.
  • the power supply potential V C C is supplied to the drive signal line P S A and the ground potential is supplied to the drive signal line N S A.
  • the restore start signal line ST is raised from the ground potential to the power supply potential VCC.
  • the gate line B TG1 rises from the power supply potential V CC to the high potential V P P.
  • the drive signals PSA and NSA are set to the intermediate potential.
  • the restorer start signal line ST is lowered to the ground potential, and the selected signal line SEL1 is lowered to the ground potential.
  • the data bus DT shown in Fig. 5 must be supplied after the power supply potential VCC and ground potential are supplied to the drive signal lines PSA and NSA, respectively, and before the power supply potential VCC is supplied to the list start signal line ST. , It is only necessary to input write data externally to ZDT and set the selection signal SASEL to high level.
  • FIG. 9B is a timing chart of a refresh operation example.
  • the refresh operation is basically the same as the operation in FIG. 9A, except that the control timing of the signal of the restore start signal line ST is different.
  • the list start signal line is supplied after the power supply potential VCC is supplied to the selection signal line SEL 1 and before the power supply potential V CC and the ground potential are supplied to the drive signal lines PSA and NSA, respectively.
  • Power supply potential VCC is supplied to ST.
  • the gate line B TG1 rises to the high potential V PP.
  • the gate line B TG1 may be controlled to the potential VI (see FIG. 11A) lower than the power supply potential VC C during the period T3 to further enhance the effect of the confinement sense.
  • the potential VI is, for example, an intermediate potential between the power supply potential VCC and the ground potential, and may be a ground potential or a potential lower than the ground potential.
  • the transistors 504a and 504b are not completely turned on, and the bit line BL2 is connected to the bit line BL2. Not completely connected to BL 1.
  • the capacitance of the bit line BL2 becomes smaller, the sense amplifiers 506a and 506b can perform high-speed amplification, and the potential of the bit line BL2 can be quickly raised.
  • FIG. 10 shows an example of a circuit for setting the bit line BTG1 to the intermediate potential V1.
  • the circuit in FIG. 10 is obtained by replacing the circuits 803 and 804 in FIG. 8 with the circuits 1003 and 1004 and adding a confinement signal line CL. Is the same as
  • the circuit 1003 is a circuit for generating a signal of the gate line BTG1.
  • the NA ND circuit 1 0 1 1 has two input terminals connected to the selection signal line SEL 1 and the restorer start signal line ST, performs a NAND operation, and operates via the inverters 1 0 1 2 and 1 0 1 3. Output to the gate of the p-channel MOS transistor 109.
  • the source is connected to the high potential VPP, and the drain is connected to the gate line BTG1.
  • the NAND circuit 101 4 has two input terminals connected to the selection signal line SEL 1 and the confinement signal line CL, and performs a NAND operation and outputs the result.
  • the NOR circuit (NOR) circuit 1 0 15 receives the output signal of the inverter 1 0 1 2 and the output signal of the NAND circuit 1 0 1 4, calculates the NOR, and calculates the n-channel MOS transistor 10 0 Output to 20 gate.
  • the source is connected to the intermediate potential VI, and the drain is connected to the gate line BTG1.
  • the selection signal line SEL2 is connected to the gate of the n-channel MOS transistor 1022 via inverters 106 and 108.
  • the transistor 1022 has a source connected to the ground potential and a drain connected to the gate line BTG1.
  • the NAND circuit 101 receives the output signal of the NAND circuit 101, the output signal of the NAND circuit 104, and the output signal of the inverter 106, calculates the NAND, and calculates the p-channel MO. S Output to the gate of transistor 102.
  • the transistor 1021 has a source connected to the power supply potential V CC, and a drain connected to the gate line B TG 1.
  • the circuit 1004 is a circuit for generating a signal of the gate line BTG2, and has the same basic configuration as the circuit 1003. The difference between the circuit 1004 and the circuit 103 will be described.
  • the NAND circuit 101 has two input terminals connected to the selection signal line SEL2 and the restore start signal line ST.
  • NAND circuit 1 0 1 4 has 2 input terminals Connected to select signal line SEL 2 and confinement signal line CL.
  • the input terminal of the inverter 106 is connected to the selection signal line SEL1.
  • the interconnection point of the drains of the transistors 109, 1021, 1021, 1022 is connected to the gate line BTG2.
  • FIG. 11A is a timing chart of a read operation and an example of a write operation.
  • the power supply potential VCC is supplied to the selection signal line SEL 1 and the ground potential is supplied to the selection signal line SEL 2. Then, the gate line BTG2 falls from the power supply potential VCC to the ground potential. Next, the confinement signal line CL is raised from the ground potential to the power supply potential VCC. Then, the gate line BTG 1 falls from the power supply potential V CC to the intermediate potential V 1. Next, the power supply potential VCC is supplied to the drive signal line PSA, and the ground potential is supplied to the drive signal line NSA. Next, the restore start signal line ST is raised from the ground potential to the power supply potential VCC. Then, the gate line BTG 1 rises from the intermediate potential V 1 to the high potential VPP.
  • the drive signals PSA and NSA are set to the intermediate potential.
  • the select signal line SEL1, the restore start signal line ST, and the confinement signal line CL are lowered to the ground potential.
  • the gate line BTG1 falls to the power supply potential VCC, and the gate line BTG2 rises to the power supply potential VCC.
  • FIG. 11B is a timing chart of a refresh operation example.
  • the refresh operation is basically the same as the operation in FIG. 11A, but the control timing of the signal of the restore start signal line ST is different.
  • the power supply potential VC is applied to the list start signal line ST. C is supplied.
  • the gate line BTG1 rises from the power supply potential VCC to the high potential VPP.
  • the high potential VPP is supplied to the gate line BTG1 after the supply of the power supply potential VCC without supplying the intermediate potential VI. This enables a fast refresh operation.
  • the bit line BL1 is connected to the memory cell, and can input or output data to or from the memory cell.
  • the sense amplifiers 506a and 506b are connected to bit lines BL2 and / BL2, Amplify the data on lines BL 2 and ZBL 2.
  • the switching transistors 504a and 504b connect or disconnect the bit line BL1 or the like connected to the memory cell and the bit line BL2 or the like connected to the sense amplifier.
  • the switching transistors 504 a and 504 b operate differently between a first memory cell access operation (read operation) and a second memory cell access operation (refresh operation). Specifically, the gate voltage is increased faster during the refresh operation than during the read operation.
  • the memory cell is selected according to the voltage level of the word line WL.
  • the switching transistors 504a and 504b increase the gate voltage after a memory cell is selected during a read operation, and increase the gate voltage before a memory cell is selected during a refresh operation.
  • the sense amplifiers 506a and 506'6b are activated when a power supply voltage is supplied.
  • the switching transistors 504a and 504b increase the gate voltage after the sense amplifiers 506a and 506b are activated during the read operation, and the sense amplifier 506a during the rewrite operation. , 506 b before the gate is activated.
  • the control of the gate line BTG1 of the switching transistors 504a and 504b is the same as the control of the read operation and the refresh operation compared to the case where the control of the gate line BTG1 is the same for the read operation and the refresh operation.
  • the refresh operation can be sped up by making the above-described difference between the refresh operation (FIG. 6) and the refresh operation (FIG. 7). As a result, as shown in Fig. 3, even when the read command 302 and the refresh command 301 overlap, the refresh operation is completed in a short time, so the read time T1 must be shortened. Can be. As a result, the access speed of the pseudo SRA [can be increased as a whole.
  • the first and second memory cell access operations are made faster by making the operation of the switching transistor different from the case where the operation of the switching transistor is the same. be able to. Thereby, the access speed of the semiconductor memory device can be increased as a whole.
  • the refresh operation can be sped up by making the operation of the switching transistor different between the read operation and the refresh operation.

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Abstract

　半導体記憶装置は、データを記憶するためのメモリセル（５０１，５０２）と、メモリセルに接続され、メモリセルに対してデータを入力又は出力可能なビット線（ＢＬ１，ＢＬ２）と、ビット線に接続され、ビット線上のデータを増幅するためのセンスアンプ（５０６ａ）と、メモリセルに接続されるビット線とセンスアンプに接続されるビット線とを接続又は切り離すためのスイッチングトランジスタ（５０５ａ）とを有する。スイッチングトランジスタは、第１のメモリセルアクセス動作と第２のメモリセルアクセス動作とで動作が異なる。

Description

5¾ 糸田
半導体記憶装置 技術分野
本発明は、 半導体記憶装置に関し、 特にメモリセル及びセンスアンプを有する 半導体記憶装置に関する。
背景技術
DRAM (dynamic random access memory) は、 リ フレッシュ動作を必要とす る RAMであり、 データの記憶を容量の電荷の有無によって行うメモリである。 DRAMが記憶しているデータは、 容量のリーク電流によって時間の経過ととも に消えてしまう。 そのため、 一定時間毎にデータを読み出して再度書き込み （リ ス トア） を行う必要がある。 これをリ フレッシュ動作という。 DARMは、 S R AM (static random access memory) に比べて、 メモリセノレの面積力 S /J、さく実 現できるので大容量で経済的なメモリが得られる。
S RAMは、 リ フレッシュ動作を必要としない R AMであり、 メモリセルが フリップフロップで構成されており、 一度書き込まれた情報は電源を切るまで消 えない。 SRAMは、 動作タイミング制御が容易でリ フレッシュ動作も不要なた めに使いやすく、 また高速性能も得られやすい。
擬似 SRAMは、 メモリセルが D RAM構造であり、 自動的にリ フレッシュを 行う リ フレッシュ回路を内蔵している。 D RAMと異なり、 外部からリフレツシ ュ動作を制御する必要がなく、 制御が簡単である。 外部インタフェースは、 SR AMと同様である。
擬似 SRAMは、 内部で自動的にリ フレッシュを行うため、 外部からはリ フレ ッシュ動作のタイミングを知ることができない。 リ フレッシュ中は、 メモリセル からデータをリードする (読み出す) ことができない。 その結果、 リ フレッシュ 動作中に外部からリ一ドコマンドが入力されると、 リフレッシュ動作が終了する まで待って、 その後に.リ―ド動作を行う。 そのため、 リ―ド時のアクセス時間 ( データ出力までの時間） は、 ワース トで、 リフレッシュ時間とリード時間が加算 された時間になる。 そのため、 リフレッシュ時間を短縮することが、 アクセス時 間短縮にとって重要な要素となる。 発明の開示
本発明の目的は、 高速にアクセスすることができる半導体記憶装置を提供する ことである。
本発明の一観点によれば、 データを記憶するためのメモリセルと、 メモリセル に接続され、 メモリセルに対してデータを入力又は出力可能なビッ ト線と、 ビッ ト線に接続され、 ビット線上のデータを増幅するためのセンスアンプと、 メモリ セルに接続されるビッ ト線とセンスアンプに接続されるビッ ト線とを接続又は切 り離すためのスイッチングトランジスタとを有する半導体記憶装置が提供される。 スイッチングトランジスタは、 第 1のメモリセルアクセス動作と第 2のメモリセ ルァクセス動作とで動作が異なる。
第 1及び第 2のメモリセルアクセス動作において、 スイッチングトランジスタ の動作を同じにする場合に比べて、 スィツチングトランジスタの動作を異ならせ ることにより、 第 1又は第 2のメモリセルアクセス動作を速くすることができる。 これにより、 全体的に半導体記憶装置のアクセス速度を速くすることができる。 例えば、 スイッチングトランジスタの動作を、 リード動作時とリフレッシュ動作 時とで異ならせることにより、 リフレツシュ動作を速くすることができる。 図面の簡単な説明
図 1は、 本発明の実施形態による半導体記憶装置の構成例を示すプロック図で ある。
図 2は、 コマンドデコーダの内部構成例を示す図である。
図 3は、 リフレツシュ動作及びリード動作を示すタイミングチャートである。 図 4は、 擬似 S R AMの基本動作を示すフローチヤ一トである。
図 5は、 センスアンプ回路及びメモリセルの構成例を示す回路図である。
図 6は、 擬似 S R AMのリ一ド動作例を示すタイミングチャートである。 図 7は、 擬似 S RAMのリフレッシュ動作例を示すタイミングチヤ一トである c 図 8は、 センスアンプ回路內のトランジスタのゲ一ト線の信号を生成するため の回路例を示す図である。
図 9 Aはリ一ド動作及びライ ト動作例のタイミングチヤ一トであり、 図 9 Bは リフレッシュ動作例のタイミングチャートである。 '
図 1 0は、 センスアンプ回路内のトランジスタのゲート線の信号を生成するた めの回路例を示す図である。
図 1 1 Aはリード動作及びライ ト動作例のタイミングチヤ一トであり、 図 1 1 Bはリフレツシュ動作例のタイミングチヤ一トである。 発明を実施するための最良の形態
図 1は、 本発明の実施形態による半導体記憶装置の構成例を示す。 この半導体 記憶装置は、 擬似 SRAM (static random access memory) である。 擬似 S R AMは、 メモリセルが D RAM構造であり、 メモリセルに対して自動的かつ定期 的にリ フレッシュ動作を行う リフレッシュ回路を内蔵している。
外部からはァドレス ADR及びコマンド CMDを入力し、 データ DTを入出力 することができる。 例えば、 リード動作時には、 コマンド CMDとしてリードコ マンド、 アドレス ADRとしてリードア ドレスを入力することにより、 メモリセ ルアレイ 1 08からデータを読み出し、 データ DTとしてリードデータを出力す ることができる。 ライ ト動作時には、 コマンド CMDとしてライ トコマンド、 ァ ドレス ADRとしてライ トア ドレス、 データ DTとしてライ トデータを入力する ことにより、 メモリセルアレイ 1 08にデータを書き込むことができる。
コマンドデコーダ 1 0 3は、 コマンド CMDをデコードし、 ア ドレスラッチ 1 04及ぴタイミングジエネレータ 105に制御信号を出力する。 ア ドレスラッチ 1 04は、 その制御信号に応じて、 ア ドレス ADRをラッチし、 ロウデコーダ 1 06にロウア ドレスを出力し、 カラムデコーダ 1 0 7にカラムア ドレスを出力す る。 ロウデコーダ 1 06はロウア ド.レスをデコー ドし、 カラムデコーダ 1 07は カラムア ドレスをデコードする。 メモリセルアレイ 1 08は、 2次元配列された 多数のメモリセルを有する。 各メモリセルは、 データを記憶することができる。 ロウデコーダ 1 o 6及びカラムデコーダ 1 0 7のデコードにより、 例えば 1 6ビ ットのメモリセルが選択される。
タイミングジェネレータ 1 0 5は、 入力された制御信号に応じて、 タイミング 信号を生成し、 センスアンプ回路 1 0 9へ出力する。 センスアンプ回路 1 0 9は、 選択されたメモリセルからデータを読み出して増幅し、 データ D Tとして出力す る。 また、 センスアンプ回路 1 0 9は、 データ D Tとして入力されたデータを、 選択されたメモリセルに書き込む。
リ フレッシュコントローラ 1 0 2は、 発振器 1 0 1が生成する発振信号を基に、 定期的に、 コマンドデコーダ 1 0 3にリ フレッシュコマンド R Qを出力し、 ア ド レスラッチ 1 0 4にリ フレッシュア ドレスを出力する。 これにより、 センスアン プ回路 1 0 9は、 選択されたメモリセル内のデータを増幅し、 そのメモリセルに リス トァする （書き戻す） 。
リ フレッシュ動作は、 內部で自動的に行う。 リ フレッシュ動作中は、 リード動 作及びライ ト動作を行うことができない。 リ フレッシュ動作中に、 リードコマン ド又はライ トコマンドが入力された場合には、 リブレツシュ動作が終了するまで 待って、 その後にリード動作又はライ ト動作を行う。 また、 リード · ライ ト動作 中には、 リ フレッシュは実行できない。 リード · ライ ト動作が終了するまで待つ て、 リフレッシュ動作を行う。 これらの制御は、 コマンドデコーダ 1 0 3が行う c 以下、 その詳細を説明する。
図 2は、 コマンドデコーダ 1 0 3の内部構成例を示す。 コマンドデコーダ 2 0 1は、 リード/ライ トのコマンド C M Dをデコードし、 ラッチ 2 0 5に出力する c ラッチ 2 0 5は、 リード Zライ トコマンドをラッチし、 論理積 （A N D ) 回路 2 0 6及ぴ比較器 2 0 4に出力する。 ラッチ 2 0 2は、 リ フレッシュコマンド R Q をラッチし、 比較器 2 0 4及び A N D回路 2 0 8に出力する。 A N D回路 2 0 8 は、 リ フレッシュコマン ド C M D 2を出力する。 リ フレッシュ時間測定回路 2 0 3は、 リ フレッシュコマン ド C MD 2を入力し、 リ フレッシュコマンド R Qが実 行されてから所定のリ フレッシュ時間経過後に、 ラッチ 2 0 2をリセッ トする。 比較器 2 0 4は、 リード/ライ トコマンドがリ フレッシュコマンドより早く入力 されたときには、 ローレベルを出力し、 それ以外のときにはハイ レベルを出力す る。 AND回路 206は、 ラッチ 205の出力信号及び比較器 204の出力信号 を入力し、 それらの論理積信号をリード Zライ トコマンド CMD 1として出力す る。 すなわち、 AND回路 206は、 リ フレッシュ動作中であればラッチ 20 5 内のリ一ド /ライ トコマンドを出力せず、 リフレツシュ動作中でなければラツチ 205内のリード Zライ トコマン ド CMD 1を出力する。
インバータ 207は、 比較器 204の出力信号を論理反転し、 出力する。 AN D回路 208は、 ィンバータ 20 7の出力信号及びラツチ 202の出力信号を入 力し、 それらの論理積信号をリ フレッシュコマンド CMD 2として出力する。 す なわち、 AND回路 208は、 リード Zライ ト動作中であれば、 リ フレッシュコ マンドを出力せず、 リード Zライ ト動作中でなければ、 ラッチ 202内のリ フレ ッシュコマンド CMD 2を出力する。
リ フレッシュ動作中に、 リード Zライ トコマンドが入力されると、 AND回路 206はリード Zライ トコマンドを出力しない。 リフレッシュ動作が終了すると、 リフレッシュ時間測定回路 20 3がラッチ 202をリセットする。 これにより、 比較器 204はハイレベルを出力し、 AND回路 206はラッチ 205内のリー ドノライ トコマンドを出力する。 リード · ライ ト時間測定回路 209は、 リード Zライ トコマンド CMD 1を入力し、 リード/ライ ト終了後、 ラッチ 205をリ セッ トする。
リード Zライ ト動作中に、 リ フレッシュコマンドが入力されると、 AND回路 208はリフレッシュコマンドを出力しない。 リ一ドブライ ト動作が終了すると、 リード · ライ ト時間測定回路 20 9がラッチ 205をリセットする。 これにより、 比較器 204はローレベルを出力し、 AND回路 208はラッチ 20 2内のリ フ レッシュコマンド CMD 2を出力する。 すると、 リ フレッシュ終了後、 ラッチ 2 0 2はリセットされる。
図 3は、 リフレッシュ動作及びリ一ド動作を示すタイミングチヤ一トである。 リ フレッシュコマンド R Qは、 定期的にコマンド 30 1 , 3 1 1， 32 1が内部 発生する。 リ フレッシュコマン ド 30 1が発生すると、 ヮ一ド線 W L (図 5参照 ) がハイレベル 303になり、 リフレッシュ動作が行われる。 所定時間後、 リ フ レッシュコマンド 3 1 1が発生すると、 ヮード線 WLがハイ レベル 3 1 2になり、 リ フレッシュ動作が行われる。
外部コマンド C M Dは、 外部からリードコマンド 3 0 2， 3 1 3が任意のタイ ミングで入力される。 リードコマンド 3 1 3はリフレツシュ動作が行われていな いときに入力されているので、 リードコマンド 3 1 3後にすぐにヮード線 W Lが ハイ レベル 3 1 4になり、 リ一ド動作が行われ、 データ D Tとしてリー ドデータ 3 1 5が出力される。 時間 T 2は、 リードコマンド 3 1 3入力からデータ 3 1 5 出力までの時間であり、 リード動作時間に相当する。
それに対し、 リー ドコマン ド 3 0 2は、 リ フレッシュコマン ド 3 0 1によるリ フレツシュ動作中に入力されているので、 V フレツシュ動作終了後にリ一ド動作 が行われる。 すなわち、 リ フレッシュコマン ド 3 0 1が発生すると、 ヮ一ド線 W Lがハイ レベル 3 0 3になり、 リ フレツシュ動作が行われる。 そのリ フレッシュ 動作中にリードコマンド 3 0 2が入力されると、 リ フレッシュ動作終了後、 ヮー ド線 W Lがハイ レベル 3 0 4になり、 リード動作が行われ、 データ D Tとしてリ ードデータ 3 0 5が出力される。 時間 T 1は、 リードコマンド 3 0 2入力からデ ータ 3 0 5出力までのリード時間であり、 リフレッシュ動作時間及びリ一ド動作 時間の合計時間に相当する。
図 4は、 擬似 S R AMの基本動作を示すフローチャートである。 ステップ S 4 0 1では、 ア ドレス A D Rを切り替え、 コマンド C M D等を入力し、 リードノラ イ ト動作を要求する。 次に、 ステップ S 4 0 2では、 上記のリード/ライ ト要求 と内部自動発生のリフレッシュ動作とを比較する。 リフレッシュ動作中であれば ステップ S 4 0 3へ進み、 リ フレッシュ動作中でなければステツプ S 4 0 4へ進 む。 ステップ S 4 0 3では、 内部自動発生のリフレッシュ動作終了まで待つ。 そ の後、 ステップ S 4 0 4へ進む。 ステップ S 4 0 4では、 内部自動発生のリ フレ ッシュ動作を一時止めて、 リード Zライ ト動作を開始する。 次に、 ステップ S 4 0 5では、 リード/ライ ト動作終了後、 内部自動発生のリ フレッシュを再開し、 リ一ドブライ トコマンド入力の待機状態になる。
図 5は、 図 1のセンスアンプ回路 1 0 9及びメモリセルの構成例を示す。 セン スアンプ回路 5 0 0は、 図 1 のセンスアンプ回路 1 0 9に相当する。 nチャネル M O S トランジスタ 5 0 1及ぴ容量 5 0 2は、 図 1のメモリセルアレイ 1 0 8内 の一のメモリセルに相当する。 nチャネル MO S トランジスタ 50 1は、 ゲート がヮード線 W Lに接続され、 ドレインがビット線 B L 1に接続される。 容量 50 2は、 トランジスタ 50 1のソース及ぴ端子 50 3間に接続される。 端子 503 には、 メモリセルプレート電位が供給される。 ワード線 WLがハイレベルになる と、 トランジスタ 50 1がオンし、 そのメモリセルが選択される。 その結果、 ビ ッ ト線 B L 1が容量 502に接続される。
次に、 センスアンプ回路 500の構成を説明する。 センスアンプ 506 a及び 5 06 bは、 インバータであり、 入力信号を論理反転した増幅信号を出力する。 駆動信号線 P S A及び N S Aは、 センスアンプ 506 a及び 506 bに接続され る。 センスアンプ 506 a及ぴ 506 bは、 pチャネル M〇 S トランジスタ及び nチャネル MO S トランジスタを有する。 駆動信号線 P S Aは、 pチャネル M〇 S トランジスタのソースに接続される。 駆動信号線 NSAは、 nチャネル MOS トランジスタのソースに接続される。 駆動信号線 P S A及び N S Aが共に中間電 位であるときには、 センスアンプ 506 a及び 506 bは活性化しない。 それに 対し、 駆動信号線 P S Aが電源電位、 駆動信号線 N S Aがグランド電位になると、 センスアンプ 506 a及び 506 bが活性化して駆動状態になる。 センスアンプ 50 6 aは、 入力端子がビット線 B L 2に接続され、 出力端子がビット線ノ B L 2に接続される。 センスアンプ 506 bは、 入力端子がビット線/ B L 2に接続 され、 出力端子がビット線： B L 2に接続される。 一対のビット線 B L 2及び ZB L 2は、 互いに論理反転した信号が与えられる。
nチャネル MO S トランジスタ 50 5 aは、 ゲートが選択信号線 S A S E Lに 接続され、 ソースがデータバス DTに接続され、 ドレインがビッ ト線 B L 2に接 続される。 nチャネル MO S トランジスタ 505 bは、 ゲートが選択信号線 S A S E Lに接続され、 ソースがデータバス/ DTに接続され、 ドレインがビッ ト線 /B L 2に接続される。 一対のデータバス DT及び/ DTは、 互いに論理反転し た信号のパスであり、 リードデータを外部に出力したり、 外部からライ トデータ を入力する。
nチャネル MOS トランジスタ 504 aは、 ゲートがゲ一ト線 BTG 1に接続 され、 ソース及びドレインがビッ ト線 B L 1及び B L 2に接続される。 nチヤネ ル MO トランジスタ 504 bは、 ゲ一トがゲ一ト線 B TG 1に接続され、 ソー ス及びドレインがビット線 ZB L 1及び/ B L 2に接続される。
nチャネル MO S トランジスタ 50 7 aは、 ゲートがゲ一ト線 B T G 2に接続 され、 ソース及ぴドレインがビット線 B L 2及び B L 3に接続される。 nチヤネ ル MO S トランジスタ 50 7 bは、 ゲ一トがゲ一ト線 B T G 2に接続され、 ソー ス及ぴドレインがビット線 ZB L 2及び/ B L 3に接続される。
ビッ ト線 B L 1, ZB L 1には、 複数のメモリセルが接続される。 ビッ ト線 B L 3 , /B L 3にも複数のメモリセルが接続される。 ビッ ト線 B L 1又は/ B L
1に接続されるメモリセルが選択されると、 トランジスタ 504 a， 5 04 bが オンし、 トランジスタ 507 a, 5 0 7 bがオフする。 その結果、 ビッ ト線 B L
1又は/ B L 1に接続されたメモリセルから読み出されたビット線 B L 1又は Z B L 1上のデータは、 センスアンプ 506 a, 50 6 bによ り増幅される。
逆に、 ビッ ト線 B L 3又は ZB L 3に接続されるメモリセルが選択されると、 トランジスタ 50 7 a, 507 bがオンし、 トランジスタ 504 a , 504 bが オフする。 その結果、 ビット線 B L 3, ZB L 3に接続されたメモリセルから読 み出されたビット線 B L 3又は/ B L 3上のデータは、 センスアンプ 506 a ,
506 bにより増幅される。
図 6は、 擬似 S RAMのリード動作例を示すタイミングチャートである。 初期 時には、 ゲート線 BTG 1及び BTG 2が電源電位 VCCである。 トランジスタ
504 a , '5 04 b, 50 7 a, 5 0 7 bがオンし、 ビッ ト線 B L 1， B L 2 ,
B L 3が接続され、 ビッ ト線ノ B L 1， ZB L 2, ZB L 3が接続される。 駆動 信号線 P S A及ぴ N S Aは、 電源電位 V C C及びグランド電位の中間電位であり， センスアンプ 506 a, 506 bが不活性化状態である。 ビッ ト線 B L 1， / B
L I , B L 2, ZB L 2は、 中間電位にプリチャージされている。 ワード線 WL はグランド電位であり、 トランジスタ 50 1がオフしている。
まず、 リードコマンドが入力されると、 ビット線 BTG 2を電源電位 VCCか らグランド電位に下がり、 トランジスタ 507 a , 50 7 bがオフする。 次に、 ヮ一ド線 WLを高電位 V P Pに上げると、 トランジスタ 50 1がオンし、 容量 5
02の電圧がビット線 B L 1に伝達される。 高電位 VP Pは、 電源電位 VCじょ り高い電位である。 容量 502が電荷を蓄積するか否かにより、 メモリセルはデ ータを記憶することができる。 例えば、 容量 502に電荷が蓄積されているとす る。 すると、 ビッ ト線 B L 1及び B L 2の電位が上昇する。
次に、 駆動信号線 P S Aに電源電位 VC Cを供給し、 駆動信号線 NS Aにダラ ンド電位を供給し、 センスアンプ 5 06 a , 506 bを活性化させる。 すると、 センスアンプ 506 aは、 ビット線 B L 2のデータを論理反転増幅してビット線 /B L 2に出力する。 センスアンプ 5 06 bは、 ビット線/ B L 2のデータを論 理反転増幅してビット線 B L 2に出力する。 その結果、 ビット線 B L 2は電源電 位 VCC付近まで上がり、 ビット線 ZB L 2はグランド電位付近まで下がる。 な お、 ビット線 B L 1は、 トランジスタ 504 aの影響で、 ゲ一ト線 B T G 1の電 位に対してトランジスタしきい値電圧 V t hだけ低い電位に制限される。
ビッ ト線 B L 2及び/ B L 2間の電位差が所定の電位差 60 1以上になった後 に、 選択信号線 S AS E Lをハイ レベルにし、 トランジスタ 505 a， 505 b をオンにする。 すると、 データバス DT及び ZDTに、 ビット線 B L 2及ぴ ZB L 2の電位が出力され、 外部にリ一ドデータを出力することができる。
次に、 メモリセルにデータをリス トアするために、 ゲート線 BTG 1を高電位 VP Pにする。 すると、 ビッ ト線 B L 1は、 電源電位 VC C付近まで上昇し、 容 量 5 0 2には電源電位 VC Cが充電される。 以上により、 容量 502に、 ビット 線 B L 1上のデータをリス トァすることができる。
図 7は、 擬似 SRAMのリフレッシュ動作例を示すタイミングチヤ一トである c リ フレッシュ動作は、 図 6のリード動作に比べ、 ゲート線 B TG 1の信号の制御 タイミングのみが異なる。 初期時の信号状態は、 図 6と同じである。 ビッ ト線 B TG 2をグランド電位に下げた後、 かつヮード線 WLを高電位 V P Pに上げる前 に、 ゲート線 B TG 1を電源電位 VC Cから高電位 V P Pに上げる。 その他の点 は、 リ フレッシュ動作とリード動作の制御方法は同じである。 リ フレッシュ動作 は、 リード動作と同様に、 メモリセル内の容量 502からデータを読み出し、 増 幅し、 容量 50 2にリス トアする。
図 6のリード動作では、 駆動信号線 P S A及び N S Aにそれぞれ電源電位 V C C及びグランド電位を供給し、 センスアンプ 506 a， 506 bを活性化した後、 トランジスタ 5 0 4 aの影響で、 ビット線 B L 1が電源電位 V C Cよりもトラン ジスタしきい値電圧 V t hだけ低い電位に制限されている。 その後、 ゲート線 B T G 1に高電位 V P Pを供給することにより、 ビッ ト線 B L 1が電源電位 VC C 付近まで上昇する。 このような過程を経るため、 リード時間は比較的長期間を要 する。
これに対し、 図 7のリ フレッシュ動作では、 ワード線 WLに高電位 V P Pを供 給する前に、 ビット線 B TG 1に予め高電位 V P Pを供給しておく。 そのため、 駆動信号線 P S A及び N S Aにそれぞれ電源電位 V C C及びグランド電位を供給 し、 センスアンプ 5 0 6 a， 5 0 6 bを活性化すると、 ビット線 B L 1は、 電位 上昇が制限されずに、 ビット線 B L 2と共に直ちに電源電位 VC C付近まで上昇 する。 このため、 リ フレッシュ動作は、 リード動作 （図 6) よりも短期間で終了 する。 具体的には、 リ フレッシュ動作は、 リード動作に比べて、 ビット線 B L 1 が電源電位 VC C付近まで上昇する時間が短くてすむ。 リス トァ終了により、 リ 一ド動作及びリフレッシュ動作は終了する。
なお、 図 6のリード動作では、 センスアンプ 5 0 6 a , 5 0 6 bの駆動中に、 ゲート線 B TG 1を電源電位 VC Cにする閉じ込めセンス方式を採用する。 ゲー ト線 B TG 1を高電位 V P Pにせずに電源電位 VC Cにすることにより、 トラン ジスタ 5 0 4 a， 5 0 4 bが完全にオンせず、 ビッ ト線 B L 2がビッ ト線 B L 1 に完全に接続されない。 その結果、 ビッ ト線 B L 2の容量が小さくなり、 センス アンプ 5 0 6 a , 5 0 6 bは高速な増幅が可能になり、 ビッ ト線 B L 2の電位を 高速に立ち上げることができる。
一般的には、 リード動作及びリ フレッシュ動作の両方を、 図 6に示す制御で行 うことが考えられる。 それに比べ、 リード動作は図 6の制御を行い、 リ フレツシ ュ動作は図 7の制御をすれば、 リフレッシュ動作期間を短くすることができる。 その結果、 図 3のよ うに、 リードコマンド 3 0 2及びリ フレッシュコマンド 3 0 1のタイミングがオーバーラップしたときにも、 リフレッシュ動作が短時間で終 了するので、 リ一ド時間 T 1を短くすることができる。
図 8は、 ゲート線 B T G 1及び B T G 2の信号を生成するための回路例を示す c
'回路 8 0 0は、 図 5のセンスアンプ回路 5 0 0に対応する。 第 1の メモリセルァレイ 80 1は、 図 5のビット線 B L 1に接続されるメモリセルァレ ィである。 第 2のメモリセルアレイ 802は、 図 5のビット線 B L 3に接続され るメモリセルアレイである。 第 1及び第 2のメモリセルアレイ 8 01及び 802 は、 いずれかが選択される。 選択信号線 S E L 1は、 第 1のメモリセルァレイ 8 01を選択するための信号線である。 選択信号線 S E L 2は、 第 2のメモリセル ア レイ 802を選択するための信号線である。 例えば、 上記と同様に、 第 1のメ モリセルアレイ 80 1が選択される場合を例に説明する。 その場合、 選択信号線 S E L 1が電源電位 VC Cになり、 選択信号線 S E L 2がグランド電位になる。 センスアンプ回路 800は、 第 1のメモリセルァレイ 80 1及ぴ 802により共 用される。 リ ス トア開始信号線 S Tは、 リ ス トア動作を開始させるための信号線 である。
回路 80 3は、 ゲート線 B TG 1の信号を生成するための回路である。 否定論 理積 （NAND) 回路 8 1 1は、 2入力端子が選択信号線 S E L 1及びリス トア 開始信号線 S Tに接続され、 否定論理積を演算し、 インバ一タ 8 1 2及び 8 1 3 を介して pチャネル MO S トランジスタ 8 1 4のゲートに出力する。 トランジス タ 8 14は、 ソースが高電位 V P Pに接続され、 ドレインがゲート線 B TG 1に 接続される。 選択信号線 S E L 2は、 ィンバータ 8 1 5及び 8 1 6を介して nチ ャネル MO S トランジスタ 8 1 8のゲートに接続される。 トランジスタ 8 1 8は、 ソースがグランド電位に接続され、 ドレインがゲ一ト線 BTG 1に接続される。 NAN D回路 8 1 7は、 NAND回路 8 1 1の出力信号及ぴィンバータ 8 1 5の 出力信号を入力し、 否定論理積を演算し、 pチャネル MO S トランジスタ 8 1 9 のゲートに出力する。 トランジスタ 8 1 9は、 ソースが電源電位 VC Cに接続さ れ、 ドレインがゲート線 B TG 1に接続される。
なお、 上記のインバータは、 入力信号を論理反転して出力する。 また、 トラン ジスタ 8 1 4は、 高電位 V P Pをゲート線 B T G 1に伝達するため、 インバータ 8 1 3はレベルシフタを有する。 すなわち、 ィンバータ 8 1 3は、 高電位 V P P よりも高い電位をトランジスタ 8 14のゲートに供給可能である。
回路 804は、 ゲート線 BTG 2の信号を生成するための回路であり、 回路 8 03と基本的な構成が同じである。 回路 804が回路 8 03と異なる点を説明す る。 NAN D回路 8 1 1は、 2入力端子が選択信号線 S E L 2及びリス トア開始 信号線 STに接続される。 インバータ 8 1 5は、 入力端子が選択信号線 S E L 1 に接続される。 トランジスタ 8 14、 トランジスタ 8 1 9及びトランジスタ 8 1 8の ドレインの相互接続点は、 ゲート線 B TG 2に接続される。
図 9 Aは、 リ一ド動作及ぴラィ ト動作例のタイ ミングチヤ一トである。 まず、 第 1のメモリセルァレイ 80 1を選択するため、 選択信号線 S E L 1に電源電位 VCCを供給し、 選択信号線 S E L 2にグランド電位を供給する。 次に、 駆動信 号線 P S Aに電源電位 V C C、 駆動信号線 N S Aにグランド電位を供給する。 次 に、 リストア開始信号線 STをグランド電位から電源電位 VCCに上げる。 する と、 ゲート線 B TG 1が電源電位 VC Cから高電位 VP Pに上がる。 次に、 駆動 信号 P S A及び NS Aを中間電位にする。 その後、 リストァ開始信号線 S Tをグ ランド電位に下げ、 選択信号線 S E L 1をグランド電位に下げる。 なお、 ライ ト 動作時は、 駆動信号線 P S A及び NS Aにそれぞれ電源電位 VCC及びグランド 電位を供給した後、 かつリスト開始信号線 STに電源電位 VCCを供給する前に、 図 5のデータバス DT， ZDTにライ トデータを外部から入力して選択信号 S A S E Lをハイレベルにすればよレヽ。
図 9 Bは、 リフレッシュ動作例のタイミングチャートである。 リフレッシュ動 作は、 基本的には図 9 Aの動作と同じであるが、 リス トア開始信号線 S Tの信号 の制御タイミングが異なる。 図 9 Bのリ フレッシュ動作では、 選択信号線 S E L 1に電源電位 VCCを供給した後、 かつ駆動信号線 P S A及び N S Aにそれぞれ 電源電位 VC C及ぴグランド電位を供給する前に、 リスト開始信号線 S Tに電源 電位 VCCが供給される。 リス トァ開始信号線 S Tに電源電位 VC Cが供給され ると、 ゲート線 B TG 1が高電位 VP Pに上がる。
図 6のリード動作において、 期間 T 3でゲート線 B TG 1を電源電位 VC Cよ りも低い電位 V I (図 1 1 A参照） に制御し、 閉じ込めセンスの効果をより大き く してもよい。 電位 V Iは、 例えば電源電位 VCC及びグランド電位の中間電位 であり、 グランド電位又はグランド電位以下の電位でもよい。
閉じ込め期間 T 3中に、 ゲート線 B TG 1を中間電位 V 1にすることにより、 トランジスタ 504 a， 504 bが完全にオンせず、 ビッ ト線 B L 2がビット線 B L 1に完全に接続されない。 その結果、 ビット線 B L 2の容量がより小さくな り、 センスアンプ 5 0 6 a， 5 0 6 bは高速な増幅が可能になり、 ビット線 B L 2の電位を高速に立ち上げることができる。
図 1 0は、 ビッ ト線 B T G 1を中間電位 V 1にするための回路例を示す。 図 1 0の回路は、 図 8の回路 8 0 3及ぴ 8 0 4を回路 1 0 0 3及び 1 0 0 4に代え、 閉じ込め信号線 C Lを追加したものであり、 その他の点は図 8と同じである。 回路 1 0 0 3は、 ゲート線 B T G 1の信号を生成するための回路である。 NA ND回路 1 0 1 1は、 2入力端子が選択信号線 S E L 1及ぴリストァ開始信号線 S Tに接続され、 否定論理積を演算し、 ィンバ一タ 1 0 1 2及び 1 0 1 3を介し て pチャネル MO S トランジスタ 1 0 1 9のゲートに出力する。 トランジスタ 1 0 1 9は、 ソースが高電位 V P Pに接続され、 ドレインがゲ一ト線 B T G 1に接 続される。 NAND回路 1 0 1 4は、 2入力端子が選択信号線 S E L 1及び閉じ 込め信号線 C Lに接続され、 否定論理積を演算して出力する。 否定論理和 （N O R) 回路 1 0 1 5は、 ィンバータ 1 0 1 2の出力信号及び NAN D回路 1 0 1 4 の出力信号を入力し、 否定論理和を演算し、 nチャネル MO S トランジスタ 1 0 2 0のゲートに出力する。 トランジスタ 1 0 2 0は、 ソースが中間電位 V Iに接 続され、 ドレインがゲート線 B T G 1に接続される。
選択信号線 S E L 2は、 インバータ 1 0 1 6及び 1 0 1 8を介して nチャネル MO S トランジスタ 1 0 2 2のゲ一トに接続される。 トランジスタ 1 0 2 2は、 ソースがグランド電位に接続され、 ドレインがゲ一ト線 B T G 1に接続される。 NAND回路 1 0 1 7は、 NAND回路 1 0 1 1の出力信号、 NAND回路 1 0 1 4の出力信号及びィンバータ 1 0 1 6の出力信号を入力し、 否定論理積を演算 し、 pチャネル MO S トランジスタ 1 0 2 1のゲートに出力する。 トランジスタ 1 0 2 1は、 ソースが電源電位 V C Cに接続され、 ドレインがゲート線 B T G 1 に接続される。
回路 1 0 0 4は、 ゲート線 B T G 2の信号を生成するための回路であり、 回路 1 0 0 3と基本的な構成が同じである。 回路 1 0 0 4が回路 1 0 0 3と異なる点 を説明する。 NAND回路 1 0 1 1は、 2入力端子が選択信号線 S E L 2及ぴリ ス トア開始信号線 S Tに接続される。 NAND回路 1 0 1 4は、 2入力端子が選 択信号線 S E L 2及び閉じ込め信号線 C Lに接続される。 ィンバータ 1 0 1 6は、 入力端子が選択信号線 S E L 1に接続される。 トランジスタ 1 0 1 9， 1 020， 1 02 1， 1022のドレインの相互接続点は、 ゲート線 B TG 2に接続される。 図 1 1 Aは、 リード動作及ぴライ ト動作例のタイミングチャートである。 まず、 第 1のメモリセルアレイ 80 1を選択するため、 選択信号線 S E L 1に電源電位 VCCを供給し、 選択信号線 S E L 2にグランド電位を供給する。 すると、 ゲー ト線 BTG 2が電源電位 VCCからグランド電位に下がる。 次に、 閉じ込め信号 線 CLをグラン ド電位から電源電位 VCCに上げる。 すると、 ゲート線 BTG 1 は、 電源電位 VC Cから中間電位 V 1に下がる。 次に、 駆動信号線 P SAに電源 電位 VCC、 駆動信号線 N S Aにグランド電位を供給する。 次に、 リス トア開始 信号線 STをグランド電位から電源電位 VCCに上げる。 すると、 ゲート線 BT G 1が中間電位 V 1から高電位 V P Pに上がる。 次に、 駆動信号 P SA及び NS Aを中間電位にする。 次に、 選択信号線 S E L 1、 リス トア開始信号線 S T及び 閉じ込め信号線 C Lをグランド電位に下げる。 すると、 ゲート線 BTG 1は、 電 源電位 VCCに下がり、 ゲート線 B TG 2は電源電位 VC Cに上がる。 以上のよ うに、 ゲート線 B T G 1を中間電位 V 1にすることにより、 高速なリード動作及 ぴライ ト動作が可能になる。
図 1 1 Bは、 リフレッシュ動作例のタイミングチャートである。 リ フレッシュ 動作は、 基本的には図 1 1 Aの動作と同じであるが、 リ ス トア開始信号線 STの 信号の制御タイミングが異なる。 図 1 1 Bのリ フレッシュ動作では、 選択信号線 S E L 1に電源電位 V C Cを供給した後、 かつ閉じ込め信号線 C Lに電源電位 V CCを供給する前に、 リス ト開始信号線 S Tに電源電位 VC Cが供給される。 リ ストア開始信号線 S Tに電源電位 V C Cが供給されると、 ゲート線 B T G 1が電 源電位 VC Cから高電位 V P Pに上がる。 ゲート線 BTG 1には、 中間電位 V I を供給することなく、 電源電位 VC C供給後に高電位 V P Pを供給する。 これに より、 高速なリ フレッシュ動作が可能になる。
以上のように、 本実施形態によれば、 図 5において、 ビット線 B L 1は、 メモ リセルに接続され、 メモリセルに対してデータを入力又は出力可能である。 セン スアンプ 506 a， 506 bは、 ビッ ト線 B L 2, /B L 2に接続され、 ビッ ト 線 B L 2 , Z B L 2上のデータを増幅する。 スイッチングトランジスタ 5 0 4 a , 5 0 4 bは、 メモリセルに接続されるビッ ト線 B L 1等とセンスアンプに接続さ れるビット線 B L 2等とを接続又は切り離す。 スイッチングトランジスタ 5 0 4 a , 5 0 4 bは、 第 1のメモリセルアクセス動作 (リー ド動作） と第 2のメモリ セルアクセス動作 (リフレッシュ動作) とで動作が異なる。 具体的には、 リード 動作時より リフレッシュ動作時の方が早くゲートの電圧を上げる。
メモリセルは、 ヮード線 W Lの電圧レベルに応じて選択される。 スイッチング トランジスタ 5 0 4 a， 5 0 4 bは、 リ一ド動作時にはメモリセルが選択された 後にゲートの電圧を上げ、 リフレッシュ動作時にはメモリセルが選択される前に ゲートの電圧を上げる。
また、 センスアンプ 5 0 6 a , 5 0' 6 bは、 電源電圧が供給されると活性化す る。 スイッチングトランジスタ 5 0 4 a， 5 0 4 bは、 リード動作時にはセンス アンプ 5 0 6 a , 5 0 6 bが活性化された後にゲートの電圧を上げ、 リ ブレツシ ュ動作時にはセンスアンプ 5 0 6 a , 5 0 6 bが活性化される前にゲートの電圧 を上げる。
スィツチングトランジスタ 5 0 4 a , 5 0 4 bのゲート線 B T G 1の制御を、 リ一ド動作とリフレッシュ動作とで同じにする場合に比べて、 ゲ一ト線 B T G 1 の制御をリード動作 （図 6 ) 及びリ フレッシュ動作 （図 7 ) において上記のよう に異ならせることにより、 リ フレッシュ動作を速くすることができる。 その結果、 図 3のように、 リードコマンド 3 0 2及びリ フレッシュコマンド 3 0 1のタイミ ングがオーバーラップしたときにも、 リフレッシュ動作が短時間で終了するので、 リード時間 T 1を短くすることができる。 これにより、 全体的に擬似 S R A [の アクセス速度を速くすることができる。
なお、 上記実施形態は、 何れも本発明を実施するにあたっての具体化の例を示 したものに過ぎず、 これらによって本発明の技術的範囲が限定的に解釈されては ならないものである。 すなわち、 本発明はその技術思想、 またはその主要な特徴 から逸脱することなく、 様々な形で実施することができる。 産業上の利用可能性 第 1及び第 2のメモリセルアクセス動作において、 スイッチングトランジスタ の動作を同じにする場合に比べて、 スィツチングトランジスタの動作を異ならせ ることにより、 第 1又は第 2のメモリセルアクセス動作を速くすることができる。 これにより、 全体的に半導体記憶装置のアクセス速度を速くすることができる。 例えば、 スイッチングトランジスタの動作を、 リード動作時とリフレッシュ動作 時とで異ならせることにより、 リフレッシュ動作を速くすることができる。

Claims

請 求 の 範 囲
1 . データを記憶するためのメモリセルと、
前記メモリセルに接続され、 前記メモリセルに対してデータを入力又は出力可 能なビット線と、
前記ビット線に接続され、 前記ビット線上のデータを増幅するためのセンスァ ンプと、
前記メモリセルに接続されるビット線と前記センスアンプに接続されるビッ ト 線とを接続又は切り離すためのスィツチングトランジスタとを有し、
前記スィツチングトランジスタは、 第 1のメモリセルアクセス動作と第 2のメ モリセルアクセス動作とで動作が異なる半導体記憶装置。
2 . 前記第 1及び第 2のメモリセルアクセス動作は、 リード動作及びリフレツシ ュ動作である請求項 1記載の半導体記憶装置。
3 . 前記スイッチングトランジスタは、 ゲート、 ソース及びドレインを有し、 該 ソース及びドレインは前記ビット線に接続され、 リ一ド動作時よりリフレッシュ 動作時の方が早く該ゲートの電圧を上げる請求項 2記載の半導体記憶装置。
4 . 前記メモリセルは、 ワード線の電圧レベルに応じて選択され、
前記スィツチングトランジスタは、 リード動作時には前記メモリセルが選択さ れた後に該ゲートの電圧を上げ、 リフレッシュ動作時には前記メモリセルが選択 される前に該ゲートの電圧を上げる請求項 3記載の半導体記憶装置。
5 . 前記スイッチングトランジスタは、 リード動作時には、 前記メモリセルが選 択された後に、 該ゲートの電圧を前記センスアンプの電源電圧よりも高い電圧に 上げ、 リフレッシュ動作時には、 前記メモリセルが選択される前に、 該ゲートの 電圧を前記センスアンプの電源電圧よりも高い電圧に上げる請求項 4記載の半導 体記憶装置。
6 . 前記スイッチングトランジスタは、 リ一ド動作時には、 前記メモリセルが選 択された後に、 該ゲートの電圧を前記センスアンプの電源電圧からそれよりも高 い電圧に上げ、 リフレッシュ動作時には、 前記メモリセルが選択される前に、 該 ゲートの電圧を前記センスアンプの電源電圧からそれよりも高い電圧に上げる請 求項 4記載の半導体記憶装置。
7 . 前記スイ ッチングトランジスタは、 リード動作時には、 前記ゲー トの電圧を 前記センスアンプの電源電圧よりも高い電圧に上げる前に、 前記ゲートの電圧を 前記センスアンプの電源電圧よりも低い電圧に下げる請求項 5記載の半導体記憶
8 . 前記スィ ッチングトランジスタは、 リ一ド動作時には前記センスアンプが活 性化された後に該ゲー卜の電圧を上げ、 リフレッシュ動作時には前記センスアン プが活性化される前に該ゲ一トの電圧を上げる請求項 3記載の半導体記憶装置。
9 . 前記スイ ッチングトランジスタは、 リード動作時には、 前記センスアンプが 活性化された後に、 該ゲートの電圧を前記センスアンプの電源電圧より も高い電 圧に上げ、 リ フレッシュ動作時には、 前記センスアンプが活性化される前に、 該 ゲートの電圧を前記センスアンプの電源電圧よりも高い電圧に上げる請求項 8記 載の半導体記憶装置。
1 0 . 前記スイッチングトランジスタは、 リード動作時には、 前記センスアンプ が活性化された後に、 該ゲートの電圧を前記センスアンプの電源電圧からそれよ りも高い電圧に上げ、 リ フレッシュ動作時には、 前記センスアンプが活性化され る前に、 該ゲートの電圧を前記センスアンプの電源電圧からそれより も高い電圧 に上げる請求項 8記載の半導体記憶装置。
1 1 . 前記スイ ッチング トランジスタは、 リード動作時には、 前記ゲー トの電圧 を前記センスアンプの電源電圧よりも高い電圧に上げる前に、 前記ゲートの電圧 を前記センスアンプの電源電圧よりも低い電圧に下げる請求項 9記載の半導体記
1 2 . 前記スイ ッチングトランジスタは、 リード動作時及びリ フレッシュ動作時 には、 前記ゲートの電圧を前記センスアンプの電源電圧よりも高い電圧に上げて- 前記ビッ ト線上のデータを前記メモリセルにリストァする請求項 9記載の半導体
1 3 . 前記センスアンプは、 電源電圧が供給されると活性化する請求項 9記載の 半導体記憶装置。
1 4 . さらに、 前記メモリセルに対してリ フレッシュ動作を行うためのリ フレツ シュ回路を有する請求項 9記載の半導体記憶装置。
1 5. 前記リ フレッシュ回路は、 定期的にリ フレッシュ動作を行う請求項 1 4記 載の半導体記憶装置。
1 6. 前記メモリセルは、 トランジスタ及び容量を有する請求項 1 5記載の半導 体記憶装置。
1 7. 前記半導体記憶装置は、 擬似 S RAM (static random access memory) である請求項 1.6記載の半導体記憶装置。
1 8. 前記第 1のメモリセルアクセス動作は、 リード動作である請求項 1記載の 半導体記憶装置。
1 9. 前記第 2のメモリセルアクセス動作は、 リ フレッシュ動作である請求項 1 記載の半導体記憶装置。
2 0. 前記半導体記憶装置は、 擬似 S RAM (static random access memory) である請求項 1記載の半導体記憶装置。
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