CN100538884C - 半导体存储装置 - Google Patents

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CN100538884C CNB038251019A CN03825101A CN100538884C CN 100538884 C CN100538884 C CN 100538884C CN B038251019 A CNB038251019 A CN B038251019A CN 03825101 A CN03825101 A CN 03825101A CN 100538884 C CN100538884 C CN 100538884C
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Abstract

本发明提供一种可以进行高速访问的半导体存储装置，所述半导体存储装置包括以下装置：用于存储数据的存储单元(501、502)；与存储单元相连接，对存储单元可以进行数据输入或输出的位线(BL1、BL2)；与位线相连接，对位线上的数据进行放大的读出放大器(506a)；与连接于存储单元的位线和连接于读出放大器的位线进行连接或断开的开关晶体管(505a)。开关晶体管在第一存储单元访问动作和第二存储单元访问动作中的动作不同，可以高速进行第一或第二存储单元访问动作，从而可以整体提高半导体存储装置的访问速度。

Description

半导体存储装置
技术领域
本发明涉及半导体存储装置，特别涉及到设有存储单元及读出放大器的半导体存储装置。
背景技术
DRAM(dynamic random access memory，动态随机访问存储器)是必须要有刷新动作的RAM，是根据电容器电荷的有无进行数据存储的存储器。DRAM的存储数据由于电容器的泄漏电流，随时间的过去而消失。因此，必须每隔一定的时间，读出数据，进行再次写入(重写)。这被称为刷新动作。DRAM与SRAM(static random access memory，静态随机访问存储器)相比较，能够使存储单元面积变小，因此可以得到大容量、经济型的存储器。
SRAM是不需要有刷新动作的RAM，存储单元由触发器构成，曾经写入的信息不随电源的切断而消失。SRAM由于动作定时控制简单，又不需要刷新动作，所以使用方便，且可以容易地得到高速性能。
模拟SRAM，其存储单元是DRAM构造，内置有进行自动刷新的刷新电路。与DRAM不同，没有必要从外部进行刷新动作的控制，所以控制简单。外部接口和SRAM相同。
模拟SRAM，由于在内部进行自动刷新，所以无法从外部知道刷新动作的定时。刷新时，不能从存储单元读取(读出)数据。其结果就是，在进行刷新动作时，若从外部输入读取命令，则会等到刷新动作结束后才进行读取动作。因此，读取时的访问时间(一直到数据输出的时间)，最坏情况下是刷新时间与读取时间相加的时间。因此，缩短刷新时间成为缩短访问时间的重要因素。
发明内容
本发明的目的是提供一种可以进行高速访问的半导体存储装置。
根据本发明的一种观点，提供一种半导体存储装置，该装置包括：进行数据存储的存储单元；与存储单元相连接，可以对存储单元进行数据输入或输出的位线；与位线相连接，对位线上的数据进行放大的读出放大器；与连接于存储单元的位线和连接于读出放大器的位线进行连接或断开的开关晶体管。开关晶体管在第1存储单元访问动作和第2存储单元访问动作中的动作不同。
在第1以及第2存储单元访问动作中，与开关晶体管的动作相同时的情况相比，利用开关晶体管的动作的不同，可以高速进行第1或第2存储单元访问动作。据此，可以整体提高半导体存储装置的访问速度。例如，在读取动作和刷新动作时，通过使开关晶体管的动作不同，可以高速进行刷新动作。
附图说明
图1是根据本发明实施方式的半导体存储装置的构成示例的框图。
图2是命令译码器内部构成示例的示意图。
图3是刷新动作以及读取动作的时序图。
图4是模拟SRAM基本动作的的流程图。
图5是读出放大器电路及存储单元构成示例的电路图。
图6是模拟SRAM读取动作示例的时序图。
图7是模拟SRAM刷新动作示例的时序图。
图8是生成读出放大器电路内晶体管栅极线信号的电路示例图。
图9A是读取动作及写入动作示例的时序图，图9B是刷新动作示例的时序图。
图10是生成读出放大器电路内晶体管栅极线信号的电路示例图。
图11A是读取动作及写入动作示例的时序图，图11B是刷新动作示例的时序图。
具体实施方式
图1示出了根据本发明实施方式的半导体存储装置的构成示例。这个半导体存储装置是模拟SRAM(static random access memory)。模拟SRAM的存储单元是DRAM构造，内置有对存储单元自动且定期进行刷新动作的刷新电路。
从外部可以输入地址ADR以及命令CMD，进行数据DT的输入输出。例如，在读取动作时，可以通过输入读取命令作为命令CMD，输入读取地址作为地址ADR，从存储单元阵列108读出数据，作为数据DT输出读取数据。写入动作时，可以通过输入写入命令作为命令CMD，输入写入地址作为地址ADR，输入写入数据作为数据DT，向存储单元阵列108写入数据。
命令译码器103对命令CMD进行译码，向地址锁存器104以及定时发生器105输出控制信号。地址锁存器104根据该控制信号，锁存地址ADR，向行译码器106输出行地址，向列译码器107输出列地址。行译码器106对行地址进行译码，列译码器107对列地址进行译码。存储单元阵列108有2维排列的多个存储单元。各存储单元能够存储数据。例如可以通过行译码器106及列译码器107的译码，选择16位的存储单元。
定时发生器105根据输入的控制信号，生成定时信号，输出到读出放大器电路109。读出放大器电路109从被选择的存储单元中读出数据进行放大，作为数据DT进行输出。并且，读出放大器电路109将输入的数据作为数据DT写入到被选择的存储单元中。
刷新控制器102以振荡器101生成的振荡信号为基础，定期向命令译码器103输出刷新命令RQ，向地址锁存器104输出刷新地址。据此，读出放大器电路109将被选择的存储单元内的数据进行放大，重写到该存储单元中(重新写入)。
刷新动作在内部自动进行。在刷新动作的进行中，不能进行读取动作以及写入动作。在刷新动作的进行中，输入读取命令或写入命令时，要等刷新动作结束后再进行读取动作或写入动作。并且，在读取、写入动作的进行中，也不能进行刷新。要等读取、写入动作结束后，再进行刷新动作。这些控制由命令译码器103进行。下面将对此进行详细说明。
图2是命令译码器103的内部构成示例。命令译码器201对读取/写入的命令CMD进行译码，输出到锁存器205。锁存器205对读取/写入命令进行锁存，输出到与门电路206以及比较器204。锁存器202将刷新命令RQ进行锁存，输出到比较器204及与门电路208。与门电路208输出刷新命令CMD2。刷新时间测定电路203输入刷新命令CMD2，执行刷新命令RQ，经过预定的刷新时间后，锁存器202复位。当读取/写入命令早于刷新命令输入时，比较器204输出低电平，除此之外，输出高电平。与门电路206，输入锁存器205的输出信号以及比较器204的输出信号，将这些逻辑与信号作为读取/写入命令CMD1进行输出。即，与门电路206若在刷新动作进行中，则不输出锁存器205中的读取/写入命令，若不在刷新动作进行中，则输出锁存器205中的读取/写入命令CMD1。
反相器207将比较器204的输出信号进行反相，然后输出。与门电路208输入反相器207的输出信号以及锁存器202的输出信号，将这些逻辑与信号作为刷新命令CMD2进行输出。即，与门电路208若在读取/写入动作进行中，则不输出刷新命令，若不在读取/写入动作进行中，则输出锁存器202中的刷新命令CMD2。
当刷新动作进行中时，若输入读取/写入命令，则与门电路206不输出读取/写入命令。若刷新动作结束，则刷新时间测定电路203将锁存器202复位。据此，比较器204输出高电平，与门电路206输出锁存器205中的读取/写入命令。读取/写入时间测定电路209输入读取/写入命令CMD1，读取/写入结束后，锁存器205复位。
当读取/写入动作进行中时，若输入刷新命令，则与门电路208不输出刷新命令。若读取/写入动作结束，则读取/写入时间测定电路209将锁存器205复位。据此，比较器204输出低电平，与门电路208输出锁存器202中的刷新命令CMD2。于是，刷新结束后，锁存器202复位。
图3是刷新动作以及读取动作的时序图。刷新命令RQ定期在内部产生命令301、311、321。若产生刷新命令301，则字线WL(参照图5)变成高电平303，进行刷新动作。在预定时间之后，产生刷新命令311，字线WL变成高电平312，进行刷新动作。
外部命令CMD在任意定时从外部输入读取命令302、313。由于读取命令313是在没有进行刷新动作时输入的，所以在读取命令313之后，字线WL立即变成高电平314，进行读取动作，并将读取数据315作为数据DT进行输出。时间T2是从输入读取命令313到输出数据315的时间，相当于读取动作时间。
与之相对，由于读取命令302是输入到由刷新命令301产生的刷新动作中，所以读取动作是在刷新动作结束后进行。即，若产生刷新命令301，则字线WL变成高电平303，进行刷新动作。若在该刷新动作进行中输入读取命令302，则在刷新动作结束后，字线WL变成高电平304，进行读取动作，将读取数据305作为数据DT进行输出。时间T1是从输入读取命令302到输出数据305的时间，相当于刷新动作时间以及读取动作时间的合计时间。
图4是示出模拟SRAM基本动作的流程图。在步骤S401中，切换地址ADR，输入命令CMD等，请求读取/写入动作。接着，在步骤S402中，将所述的读取/写入请求和内部自动产生的刷新动作进行比较。若在刷新动作的进行中，则进入步骤S403，若不在刷新动作的进行中，则进入步骤S404。在步骤S403中等待，直到内部自动产生的刷新动作结束。之后，进入步骤S404。在步骤S404中，暂时停止内部自动产生的刷新动作，开始进行读取/写入动作。下一步，在步骤S405中，结束读取/写入动作后，再开始内部自动产生的刷新，进入输入读取/写入命令的待机状态。
图5是图1的读出放大器电路109以及存储单元的构成示例。读出放大器电路500相当于图1的读出放大器电路109。n沟道MOS晶体管501以及电容器502，相当于图1存储单元阵列108内的一个存储单元。n沟道MOS晶体管501的栅极和字线WL连接，漏极和位线BL1连接。电容器502连接在晶体管501的源极以及接线端503之间。向接线端503供给存储单元极板电位。若字线WL变成高电平，则晶体管501导通，该存储单元被选择。其结果就是位线BL1连接到电容器502上。
下面对读出放大器电路500的构成进行说明。读出放大器506a以及506b是反相器，输出对输入信号进行反相的放大信号。驱动信号线PSA以及NSA与读出放大器506a以及506b相连接。读出放大器506a以及506b具有p沟道MOS晶体管以及n沟道MOS晶体管。驱动信号线PSA连接到p沟道MOS晶体管的源极。驱动信号线NSA连接到n沟道MOS晶体管的源极。驱动信号线PSA以及NSA同是中间电位时，读出放大器506a以及506b不激活。与之相对，若驱动信号线PSA成为电源电位，驱动信号线NSA成为地电位，则读出放大器506a以及506b激活，进入驱动状态。读出放大器506a的输入接线端和位线BL2相连接，输出接线端和位线/BL2相连接。读出放大器506b的输入接线端和位线/BL2相连接，输出接线端和位线BL2相连接。一对位线BL2以及/BL2提供相互反相的信号。
n沟道MOS晶体管505a的栅极和选择信号线SASEL相连接，源极和数据总线DT相连接，漏极和位线BL2相连接。n沟道MOS晶体管505b的栅极和选择信号线SASEL相连接，源极和数据总线/DT相连接，漏极和位线/BL2相连接。一对数据总线DT以及/DT是相互反相的信号的总线，或向外部输出读取数据，或从外部输入写入数据。
n沟道MOS晶体管504a的栅极和栅极线BTG1相连接，源极以及漏极和位线BL1以及BL2相连接。n沟道MOS晶体管504b的栅极和栅极线BTG1相连接，源极以及漏极和位线/BL1以及/BL2相连接。
n沟道MOS晶体管507a的栅极和栅极线BTG2相连接，源极以及漏极和位线BL2以及BL3相连接。n沟道MOS晶体管507b的栅极和栅极线BTG2相连接，源极以及漏极和位线/BL2以及/BL3相连接。
有多个存储单元和位线BL1、/BL1相连接。多个存储单元也和位线BL3、/BL3相连接。若选择和位线BL1或/BL1相连接的存储单元，则晶体管504a、504b导通，晶体管507a、507b关断。结果，从与位线BL1或/BL1相连接的存储单元中读出的位线BL1或/BL1上的数据经由读出放大器506a、506b进行放大。
相反，若选择和位线BL3或/BL3相连接的存储单元，则晶体管507a、507b导通，晶体管504a、504b关断。结果，从与位线BL3、/BL3相连接的存储单元中读出的位线BL3或/BL3上的数据经由读出放大器506a、506b进行放大。
图6是示出模拟SRAM读取动作示例的时序图。初始时，栅极线BTG1以及BTG2是电源电位VCC。晶体管504a、504b、507a、507b导通，位线BL1、BL2、BL3相连接，位线/BL1、/BL2、/BL3相连接。驱动信号线PSA以及NSA是电源电位VCC和地电位的中间电位，读出放大器506a、506b处在非激活状态。位线BL1、/BL1、BL2、/BL2预充电到中间电位。字线WL是地电位，晶体管501导通。
首先，若输入读取命令，则位线BTG2从电源电位VCC下降到地电位，晶体管507a、507b关断。接着，字线WL上升到高电位VPP时，晶体管501导通，电容器502的电压传给位线BL1。高电位VPP是高于电源电位VCC的电位。存储单元可以根据电容器502有无电荷的蓄积，进行数据的存储。例如，假设电容器502蓄积有电荷，则位线BL1以及BL2的电位上升。
下一步，向驱动信号线PSA供给电源电位VCC，向驱动信号线NSA供给地电位，激活读出放大器506a、506b。这样，读出放大器506a将位线BL2的数据进行反相放大，输出到位线/BL2。读出放大器506b将位线/BL2的数据进行反相放大，输出到位线BL2。结果，位线BL2上升至电源电位VCC附近，位线/BL2下降至地电位附近。并且，在晶体管504a的影响下，位线BL1被限制在相对于栅极线BTG1的电位低晶体管阈值电压Vth的电位。
位线BL2以及/BL2之间的电位差变成预定电位差601以上之后，选择信号线SASEL变成高电平，晶体管505a、505b导通。这样，位线BL2以及/BL2的电位就可以输出到数据总线DT以及/DT，从而可以向外部输出读取数据。
接着，为了在存储单元中重写数据，栅极线BTG1设为高电位VPP。这样，位线BL1上升至电源电位VCC附近，电源电位VCC向电容器502充电。据此，可以在电容器502中重写位线BL1上的数据。
图7是模拟SRAM刷新动作示例的时序图。与图6的读取动作相比较，刷新动作只是栅极线BTG1信号的控制定时不同。初始时的信号状态和图6相同。位线BTG2下降到地电位之后，且在字线WL上升到高电位VPP之前，栅极线BTG1从电源电位VCC上升到高电位VPP。除此之外，刷新动作和读取动作的控制方法相同。刷新动作和读取动作相同，从存储单元的电容器502中读出数据，放大，然后重写到电容器502中。
在图6的读取动作中，分别向驱动信号线PSA以及NSA供给电源电位VCC以及地电位，激活读出放大器506a、506b之后，在晶体管504a的影响下，位线BL1被限制在比电源电位VCC低晶体管阈值电压Vth的电位。之后，通过向栅极线BTG1供给高电位VPP，位线BL1上升到电源电位VCC附近。由于要经过这样的一个过程，所以读取时间需要一个比较长的时间。
与之相对，在图7的刷新动作中，在向字线WL供给高电位VPP之前，预先向位线BTG1供给高电位VPP。由此，若分别向驱动信号线PSA以及NSA供给电源电位VCC以及地电位，激活读出放大器506a、506b，则位线BL1没有电位上升的限制，和位线BL2一起直接上升至电源电位VCC附近。因此，相对于读取动作(图6)，刷新动作可在短时间内结束。具体来说，刷新动作与读取动作相比，位线BL1可在短时间内上升到电源电位VCC附近。重写结束，读取动作以及刷新动作也随之结束。
并且，在图6的读取动作中，当读出放大器506a、506b的驱动进行中时，采用将栅极线BTG1设为电源电位VCC的屏蔽读出方式。由于栅极线BTG1设定为电源电位VCC而不是高电位VPP，所以晶体管504a、504b没有完全导通，位线BL2没有完全与位线BL1连接。其结果就是，可以减小位线BL2的电容，读出放大器506a、506b可以进行高速放大，可以高速提高位线BL2的电位。
一般地，可以考虑利用图6所示的控制来进行读取动作以及刷新动作。与之相比，若读取动作进行图6的控制，刷新动作进行图7的控制，则可以缩短刷新动作时间。其结果如图3所示，由于在读取命令302以及刷新命令301的定时重叠时，刷新动作也能在短时间内结束，所以可以缩短读取时间T1。
图8是产生栅极线BTG1以及BTG2的信号的电路示例。读出放大器电路800与图5的读出放大器电路500相对应。第1存储单元阵列801是与图5的位线BL1相连接的存储单元阵列。第2存储单元阵列802是与图5的位线BL3相连接的存储单元阵列。可以选择第1以及第2存储单元阵列801及802中的任何一个。选择信号线SEL1是用于选择第1存储单元阵列801的信号线。选择信号线SEL2是用于选择第2存储单元阵列802的信号线。例如，与上述情况相同，以选择第1存储单元阵列801时的情况为例进行说明。这种情况下，选择信号线SEL1成为电源电位VCC，选择信号线SEL2成为地电位。读出放大器电路800被第1存储单元阵列801以及802共有。重写开始信号线ST是用于开始重写动作的信号线。
电路803是用于产生栅极线BTG1信号的电路。与非门(NAND)电路811的2个输入接线端与选择信号线SEL1以及重写开始信号线ST相连接，进行与非计算，通过反相器812以及813，输出到p沟道MOS晶体管814的栅极。晶体管814的源极和高电位VPP相连接，漏极和栅极线BTG1相连接。选择信号线SEL2通过反相器815以及816与n沟道MOS晶体管818的栅极相连接。晶体管818的源极和地电位相连接，漏极和栅极线BTG1相连接。与非门电路817输入与非门电路811的输出信号以及反相器815的输出信号，进行与非计算，输出到p沟道MOS晶体管819的栅极。晶体管819的源极与电源电位VCC相连接，漏极与栅极线BTG1相连接。
另外，所述反相器将输入信号反相后输出。并且，由于晶体管814将高电位VPP传达给栅极线BTG1，所以反相器813有电平移动器。即，反相器813可以向晶体管814的栅极供给高于高电位VPP的电位。
电路804是产生栅极线BTG2的信号的电路，与电路803的基本构成相同。下面就电路804和电路803的不同之处进行说明。与非门电路811的2个输入接线端和选择信号线SEL2以及重写开始信号线ST相连接。反相器815的输入接线端和选择信号线SEL1相连接。晶体管814、晶体管819以及晶体管818的漏极的相互连接点与栅极线BTG2相连接。
图9A是读取动作以及写入动作示例的时序图。首先，为选择第一个存储单元阵列801，向选择信号线SEL1供给电源电位VCC，向选择信号线SEL2供给地电位。接着，向驱动信号线PSA供给电源电位VCC，向驱动信号线NSA供给地电位。然后，重写开始信号线ST从地电位上升到电源电位VCC。于是，栅极线BTG1从电源电位VCC上升到高电位VPP。接下来，将驱动信号PSA及NSA设为中间电位。然后，重写开始信号线ST下降至地电位，选择信号线SEL1下降至地电位。还有，写入动作时，在分别向驱动信号线PSA以及NSA供给电源电位VCC以及地电位之后，且在向重写开始信号线ST供给电源电位VCC之前，可以从外部向图5的数据总线DT、/DT输入写入数据，将选择信号SASEL设为高电平。
图9B是刷新动作示例的时序图。刷新动作和图9A的动作基本相同，但是和重写开始信号线ST的信号控制定时不同。在图9B的刷新动作中，在向选择信号线SEL1供给电源电位VCC之后，且分别向驱动信号线PSA以及NSA供给电源电位VCC以及地电位之前，向重写开始信号线ST供给电源电位VCC。若向重写开始信号线ST供给电源电位VCC，则栅极线BTG1上升至高电位VPP。
在图6的读取动作中，在时间T3将栅极线BTG1控制在低于电源电位VCC的电位V1(参照图11A)，可以达到更好的屏蔽读出效果。例如，电位V1是电源电位VCC以及地电位的中间电位，也可以是地电位或地电位以下的电位。
屏蔽时间T3中，由于栅极线BTG1设在中间电位V1，晶体管504a、504b没有完全导通，位线BL2没有完全连接到位线BL1上。其结果就是，位线BL2的电容稍微变小，读出放大器506a、5056b可以进行高速放大，位线BL2的电位可以高速上升。
图10是将位线BTG1设定为中间电位V1的电路示例。图10的电路是由电路1003以及1004代替图8的电路803以及804，追加了屏蔽信号线CL的电路，其他和图8相同。
电路1003是生成栅极线BTG1的信号的电路。NAND电路1011的2个输入接线端与选择信号线SEL1以及重写开始信号线ST相连接，进行与非计算，经过反相器1012以及1013输出到p沟道MOS晶体管1019的栅极。晶体管1019的源极和高电位VPP相连接，漏极和栅极线BTG1相连接。NAND电路1014的2个输入接线端与选择信号线SEL1以及屏蔽信号线CL相连接，进行与非计算后输出。或非门(NOR)电路1015输入反相器1012的输出信号以及NAND电路1014的输出信号，进行或非计算后，输出到n沟道MOS晶体管1020的栅极。晶体管1020的源极连接到中间电位V1，漏极连接到栅极线BTG1。
选择信号线SEL2通过反相器1016以及1018与n沟道MOS晶体管1022的栅极相连接。晶体管1022的源极和地电位相连接，漏极和栅极线BTG1相连接。NAND电路1017输入NAND电路1011的输出信号、NAND电路1014的输出信号以及反相器1016的输出信号，进行与非计算后，输出到p沟道MOS晶体管1021的栅极。晶体管1021的源极和电源电位VCC相连接，漏极和栅极线BTG1相连接。
电路1004是用于生成栅极线BTG2的信号的电路，同电路1003的基本结构相同。下面就电路1004和电路1003的不同之处进行说明。NAND电路1011的2个输入接线端和选择信号线SEL2以及重写开始信号线ST相连接。NAND电路1014的2个输入接线端和选择信号线SEL2以及屏蔽信号线CL相连接。反相器1016的输入接线端和选择信号线SEL1相连接。晶体管1019、1020、1021、1022的漏极的相互连接点与栅极线BTG2相连接。
图11A是读取动作以及写入动作示例的时序图。首先，由于选择第一个存储单元阵列801，向选择信号线SEL1供给电源电位VCC，向选择信号线SEL2供给地电位。于是，栅极线BTG2从电源电位VCC下降到地电位。下一步，屏蔽信号线CL从地电位上升至电源电位VCC。于是，栅极线BTG1从电源电位VCC下降至中间电位V1。然后，向驱动信号线PSA供给电源电位VCC，向驱动信号线VSA供给地电位。接着，重写开始信号线ST从地电位上升至电源电位VCC。于是，栅极线BTG1从中间电位V1上升至高电位VPP。下一步，将驱动信号PSA以及NSA设为中间电位。然后，信号选择线SEL1、重写开始信号线ST以及屏蔽信号线CL下降至地电位。于是，栅极线BTG1下降到电源电位VCC，栅极线BTG2上升到电源电位VCC。如上所示，由于栅极线BTG1设为中间电位V1，使得高速进行读取动作以及写入动作成为可能。
图11B是刷新动作示例的时序图。刷新动作和图11A的动作基本相同，但和重写开始信号线ST的信号控制定时不同。在图11B的刷新动作中，在给选择信号线SEL1供给电源电位VCC之后，且在向屏蔽信号线CL提供电源电位VCC之前，向重写开始信号线ST供给电源电位VCC。若向重写开始信号线ST供给电源电位VCC，则栅极线BTG1从电源电位VCC上升至高电位VPP。不是向栅极线BTG1供给中间电位V1，而是供给电源电位VCC后供给高电位VPP。由此，可以进行高速刷新动作。
如上所示，若根据本实施方式，则在图5中，位线BL1和存储单元相连接，可以对存储单元进行数据的输入或输出。读出放大器506a、506b和位线BL2、/BL2相连接，对位线BL2、/BL2上的数据进行放大。开关晶体管504a、504b与连接在存储单元上的位线BL1等和连接在读出放大器上的位线BL2等连接或断开。开关晶体管504a、504b在第一个存储单元访问动作(读取动作)和第2存储单元访问动作(刷新动作)中的动作不相同。具体来说，与读取动作时相比，提高栅极线的电压在刷新动作时要更快。
存储单元根据字线WL的电压水平进行选择。开关晶体管504a、504b在读取动作时，是在选择存储单元之后提高栅极的电压，而在刷新动作时，是在选择存储单元之前提高栅极的电压。
并且，读出放大器506a、506b一供给电源电压就会激活。开关晶体管504a、504b在读取动作时，是在激活读出放大器506a、506b之后提高栅极的电压，而在刷新动作时，是在激活读出放大器506a、506b之前提高栅极的电压。
与对开关晶体管504a、504b的栅极线BTG1的控制在读取动作和刷新动作中相同的情况相比，在读取动作(图6)以及刷新动作(图7)中，利用如上所述栅极线BTG1控制的不同，可以高速进行刷新动作。其结果如图3所示，读取命令302以及刷新命令301的定时相重叠时，由于刷新动作在短时间内结束，所以也能缩短读取时间T1。据此，可以整体提高模拟SRAM的访问速度。
还有，上述实施方式都只不过是对本发明进行具体化实施的示例，不可以根据这些示例对本发明的技术范围进行限定性解释。即，在不脱离本发明技术思想或主要特征的条件下，可以以各种方式进行实施。
工业实用性
在第1以及第2存储单元访问动作中，在开关晶体管的动作相同时的情况下进行比较，根据开关晶体管的动作的不同，可以高速进行第1或第2存储单元访问动作。据此，可以整体提高半导体存储装置的访问速度。例如，通过在读取动作和刷新动作时使开关晶体管的动作不同，可以高速进行刷新动作。

Claims (13)

1.一种半导体存储装置，包括：
用于存储数据的存储单元；
与所述存储单元相连接，可以对所述存储单元进行数据输入或输出的位线；
与所述位线相连接，对所述位线上的数据进行放大的读出放大器；和
在所述存储单元的一端与所述读出放大器的一端之间的所述位线上具有使所述位线连接或断开的开关晶体管，
其中，所述开关晶体管在第一存储单元访问动作和在第二存储单元访问动作中的动作不同，
所述第一存储单元访问动作是读取动作，所述第二存储单元的访问动作是刷新动作，
所述开关晶体管具有栅极、源极以及漏极，所述源极以及漏极和所述位线相连接，与读取动作时相比，刷新动作时更快速地提高所述栅极的电压，
根据字线的电压电平选择所述存储单元，
所述开关晶体管在读取动作时，是在选择所述存储单元之后，将所述栅极的电压提高到比所述读出放大器的电源电压高的电压，而在刷新动作时，是在选择所述存储单元之前，将所述栅极的电压提高到比所述读出放大器的电源电压高的电压。
2.如权利要求1所述的半导体存储装置，其中
所述开关晶体管在读取动作时，是在选择所述存储单元之后，将所述栅极的电压从所述读出放大器的电源电压开始提高到比该电源电压高的电压，而在刷新动作时，是在选择所述存储单元之前，将所述栅极的电压从所述读出放大器的电源电压开始提高到比该电源电压高的电压。
3.如权利要求1所述的半导体存储装置，其中
所述开关晶体管在读取动作时，是在所述栅极的电压提高到比所述读出放大器的电源电压高的电压之前，将所述栅极的电压降低到比所述读出放大器的电源电压低的电压。
4.一种半导体存储装置，包括：
用于存储数据的存储单元；
与所述存储单元相连接，可以对所述存储单元进行数据输入或输出的位线；
与所述位线相连接，对所述位线上的数据进行放大的读出放大器；和
在所述存储单元的一端与所述读出放大器的一端之间的所述位线上具有使所述位线连接或断开的开关晶体管，
其中，所述开关晶体管在第一存储单元访问动作和在第二存储单元访问动作中的动作不同，
所述第一存储单元访问动作是读取动作，所述第二存储单元的访问动作是刷新动作，
所述开关晶体管具有栅极、源极以及漏极，所述源极以及漏极和所述位线相连接，与读取动作时相比，刷新动作时更快速地提高所述栅极的电压，
所述开关晶体管在读取动作时，是在激活所述读出放大器之后提高所述栅极的电压，而在刷新动作时，是在激活所述读出放大器之前提高所述栅极的电压。
5.如权利要求4所述的半导体存储装置，其中
所述开关晶体管在读取动作时，是在激活所述读出放大器之后，将所述栅极的电压提高到比所述读出放大器的电源电压高的电压，而在刷新动作时，是在激活所述读出放大器之前，将所述栅极的电压提高到比所述读出放大器的电源电压高的电压。
6.如权利要求4所述的半导体存储装置，其中
所述开关晶体管在读取动作时，是在激活所述读出放大器之后，将所述栅极的电压从所述读出放大器的电源电压开始提高到比该电源电压高的电压，而在刷新动作时，是在激活所述读出放大器之前，将所述栅极的电压从所述读出放大器的电源电压开始提高到比该电源电压高的电压。
7.如权利要求5所述的半导体存储装置，其中
所述开关晶体管在读取动作时，是在所述栅极的电压提高到比所述读出放大器的电源电压高的电压之前，将所述栅极的电压降低到比所述读出放大器的电源电压低的电压。
8.如权利要求5所述的半导体存储装置，其中
所述开关晶体管在读取动作以及刷新动作时，将所述栅极的电压提高到比所述读出放大器的电源电压高的电压，将所述位线上的数据重写到所述存储单元中。
9.如权利要求5所述的半导体存储装置，其中
所述读出放大器若被供给电源电压就被激活。
10.如权利要求5所述的半导体存储装置，其中
还包括对所述存储单元进行刷新动作的刷新电路。
11.如权利要求10所述的半导体存储装置，其中
所述刷新电路定期进行刷新动作。
12.如权利要求11所述的半导体存储装置，其中
所述存储单元包括晶体管以及电容器。
13.如权利要求12所述的半导体存储装置，其中
所述半导体存储装置是模拟静态随机访问存储器。
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