KR20070073426A - 선택적으로 증폭단을 조절하는 데이터 라인 센스 앰프 - Google Patents

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KR20070073426A
KR20070073426A KR1020060001331A KR20060001331A KR20070073426A KR 20070073426 A KR20070073426 A KR 20070073426A KR 1020060001331 A KR1020060001331 A KR 1020060001331A KR 20060001331 A KR20060001331 A KR 20060001331A KR 20070073426 A KR20070073426 A KR 20070073426A
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Abstract

본 발명은 선택적으로 증폭단을 조절하는 데이터 라인 센스 앰프에 대하여 개시된다. 데이터 라인 센스 앰프는 데이터 입출력 라인으로 흐르는 전류를 감지 증폭하여 출력 신호를 발생한다. 데이터 라인 센스 앰프는 메모리 장치의 노멀 동작시 적어도 3단계의 증폭 동작을 통하여 데이터 입출력 라인의 전류를 출력 신호로 발생하고, 메모리 장치의 입출력 데이터 비트 구성이 큰 경우에는 적어도 2단계의 증폭 동작을 통하여 데이터 입출력 라인의 전류를 출력 신호로 발생한다.
데이터 라인 센스 앰프, 증폭단 조절, 3단 증폭 단계, 2단 증폭 단계

Description

선택적으로 증폭단을 조절하는 데이터 라인 센스 앰프{Data line sense amplifier for selectively controlling amplifying unit}
도 1은 종래의 반도체 메모리 장치에 포함되는 데이터 라인 센스 앰프와 그 주변 회로들을 나타내는 회로 다이어그램이다.
도 2는 도 1의 데이터 라인 센스 앰프 회로를 설명하는 블록 다이어그램이다.
도 3은 본 발명의 일실시예에 따른 데이터 라인 센스 앰프 회로를 설명하는 블록 다이어그램이다.
도 4은 도 3의 로직 제어부를 설명하는 회로 다이어그램이다.
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 소비 전력을 줄이기 위하여 선택적으로 증폭단을 조절하는 데이터 라인 센스 앰프에 관한 것이다.
반도체 메모리 장치는 복수개의 메모리 셀들을 구비하고, 이들 메모리 셀들에 데이터를 저장하거나 저장된 데이터를 독출하는 동작을 수행한다. 메모리 셀의 데이터는 비트라인을 통하여 비트라인 센스 앰프로 전달되고, 비트라인 센스 앰프 는 비트라인의 전압 레벨을 감지증폭한다.
통상적으로, 라스(/RAS) 액티브 명령에 의하여 하나의 워드라인이 인에이블되면, 이에 연결된 모든 메모리 셀들의 데이터들이 해당 비트라인들로 전송된다. 인에이블된 워드라인에 연결된 메모리 셀들의 데이터들은 비트라인들에 차아지셰어링(Charge sharing)되면서, 비트라인들의 전압 레벨을 조금씩 상승 또는 하강시킨다. 해당 비트라인들에 인접한 메모리 셀들의 비트라인들은 소위 "상보 비트라인"이라고 일컫는 데, 상보 비트라인들은 초기 비트라인 전압으로 프리차아징된 전압 레벨을 유지한다.
비트라인과 상보 비트라인으로 구성된 비트라인 쌍은, 소정의 전압차를 가지고 비트라인 센스 앰프에 연결된다. 비트라인 센스 앰프는 감지 증폭 동작에 따라 비트라인과 상보 비트라인 사이의 전압 차를 더욱 크게 벌린다. 비트라인 센스 앰프는 카스(/CAS) 액티브 명령에 의해 활성화되는 칼럼 선택 회로를 통하여 데이터 입출력 라인과 연결된다. 데이터 입출력 라인으로 전달된 비트라인 센스 앰프의 출력은 데이터 라인 센스 앰프(IOSA)에 의해 재증폭된다. 데이터 라인 센스 앰프는 데이터 입출력 라인의 전류 레벨을 감지 증폭한 후 전압 레벨로 변환한다. 데이터 라인 센스 앰프의 출력은 출력 버퍼를 통하여 패드로 출력한다.
도 1은 종래의 반도체 메모리 장치에 포함되는 데이터 라인 센스 앰프와 그 주변 회로들을 나타내는 회로 다이어그램이다. 도 1을 참조하면, 비트라인 센스 앰프(110)는 센스 앰프 인에이블 신호(SAEN)에 응답하여 비트라인(BL)과 상보비트라인(BLB)의 데이터를 감지 증폭한다. 증폭된 비트라인(BL)과 상보비트라인(BLB)의 데이터는 칼럼 선택 신호(CSL)에 응답하는 칼럼 선택 회로(120)를 통하여 데이터 입출력 라인쌍(DIO,/DIO)으로 각각 전달된다. 데이터 입출력 라인쌍(DIO,/DIO)은 입출력 먹스부(140)를 통하여 데이터 라인 센스앰프(150)에 연결된다.
데이터 라인 센스 앰프(150)는 데이터 입출력 라인쌍(DIO,/DIO)의 전류를 감지 증폭하여, 데이터 입출력 라인쌍((DIO,/DIO)의 전압 레벨을 결정한다. 입출력 먹스부(140)는 데이터 라인 센스앰프(150)가 둘 이상의 메모리 블록들에 공유되는 경우에, 데이터 라인 센스 앰프(150)를 어느 메모리 블록과 연결시킬 것인지를 결정한다.
데이터 입출력 라인쌍(DIO,/DIO)에는 전류원으로 동작하는 로드 트랜지스터부(130)에 의하여 소정의 전류(i1, i2)가 각각 흐른다. 예를 들어, 비트라인 센스 앰프(110)의 동작에 의해, 비트라인(BL)의 전압 레벨이 로직 하이 레벨쪽이고 상보 비트라인(/BL)의 전압 레벨이 로직 로우 레벨쪽인 경우에, 로딩 신호(LOAD)에 응답하여 제1 로드 트랜지스터(131)를 통해 흐르는 전류는 제2 로드 트랜지스터(132)를 통해 흐르는 전류 보다 작다.
왜냐하면, 제1 로드 트랜지스터(131)의 드레인-소스 전압(Vds)이 제2 로드 트랜지스터(132)의 드레인-소스 전압(Vds) 보다 작음으로 인하여, 제1 로드 트랜지스터(131)의 전류(Ids)가 제2 로드 트랜지스터(132)의 전류(Ids) 보다 작기 때문이다. 제1 로드 트랜지스터(131)를 통해 흐르는 전류와 제2 로드 트랜지스터(132)를 통해 흐르는 전류는 데이터 입출력 라인(DIO)과 상보 데이터 입출력 라인(/DIO)으로 각각 흐르게 되어, 데이터 라인 센스 앰프(150)의 입력 단자들(input, /input) 에 입력된다.
도 2는 도 1의 데이터 라인 센스 앰프 회로를 설명하는 블록 다이어그램이다. 도 2를 참조하면, 종래의 데이터 라인 센스 앰프(150)는 전류 감지부(Current sense amplifier, 210), 차동 증폭부(Differential Amplifier, 220) 및 래치부(Latch, 230)를 포함한다. 데이터 라인 센스 앰프(150)는 3단계의 증폭 단으로 구성된다.
데이터 라인 센스 앰프(150)의 동작은 다음과 같다. 예컨대, 메모리 장치(100, 도 1)에서 읽기 명령(Read Command) 수행 시, 메모리 셀의 데이터가 비트라인 센스 앰프(110)에서 감지 증폭된 후, 비트라인(BL)과 상보 비트라인(/BL)의 전압차가 크게 벌어진다. 비트라인(BL)과 상보 비트라인(/BL)의 해당 전압 레벨에 따라 로드 트랜지스터부(130)에 의해, 데이터 입출력 라인(DIO)과 상보 데이터 입출력 라인(/DIO)으로 해당 전류들(i1, i2)이 흐른다.
제1 및 제2 입력 단자들( input, /input)로 들어오는 전류들(i1, i2)은, 전류 감지부(210)에 의해 전압 출력 정보로 증폭된다. 제1 증폭 단계인 전류 감지부(210)의 출력들(CSA, CSAB)은 차동 증폭부(220)의 입력 단자들로 연결된다. 제2 증폭 단계인 차동 증폭부(220)는 전류 감지부(210)의 출력 전압들(CSA, CSAB)을 증폭시키는 역할을 하고, 그 출력들(DIFF, DIFFB)는 제3 증폭 단계인 래치부(230)로 전달된다. 래치부(230)는 차동 증폭부(220)의 출력들(DIFF, DIFFB)에 따라 해당되는 CMOS 레벨(CMOS Level)의 출력(OUTPUT)을 발생한다.
한편, 메모리 장치(100)는 그 밀도(Density)의 증가, 데이터 프리 페치(Data Prefetch) 개수의 증가, 구성(Organizatin)의 증가로 말미암아, 사용되는 데이터 라인 센스 앰프(150)의 개수 또한 150)의 증가되어 왔다.
그러나, 데이터 라인 센스앰프(150)는 메모리 장치(100)의 대기(standby) 상태에서 차동 증폭부(220)가 직류 바이어스(DC bias) 전류를 사용하기 때문에 항상 인에이블되어 있다. 이에 따라, 데이터 라인 센스 앰프 개수가 늘어남에 따라 기본적으로 소비하는 전류량이 증가되는 문제점이 있다. 또한 액티브(Active) 상태에서도 개별 증폭 단계별로 제어할 수 없어서, 3단계 증폭 단계 모두가 인에이블되어 있어야 하므로 소비 전류가 커지는 문제점이 있다.
본 발명의 목적은 대기 상태에서 직류 바이어스 전류를 감소시키고, 액티브 상태에서 선택적으로 증폭단을 조절하는 데이터 라인 센스 앰프를 제공하는 데에 있다.
상기의 목적을 달성하기 위한 본 발명의 일면에 따른 데이터 라인 센스 앰프는 데이터 입출력 라인으로 흐르는 전류를 감지 증폭하여 출력 신호를 발생한다. 데이터 라인 센스 앰프는 메모리 장치의 노멀 동작시 적어도 3단계의 증폭 동작을 통하여 데이터 입출력 라인의 전류를 출력 신호로 발생하고, 메모리 장치의 입출력 데이터 비트 구성이 큰 경우에는 적어도 2단계의 증폭 동작을 통하여 데이터 입출력 라인의 전류를 출력 신호로 발생한다.
본 발명의 실시예들에 따라, 데이터 라인 센스 앰프의 적어도 3단계 증폭 동 작은, 데이터 입출력 라인으로 흐르는 전류를 입력하여 전압 출력으로 증폭하는 전류 감지부와, 전류 감지부의 출력을 증폭하는 차동 증폭부와, 그리고 차동 증폭부의 출력을 증폭하여 출력 신호로 발생하는 래치부에 의해 이루어질 수 있다.
본 발명의 실시예들에 따라, 데이터 라인 센스 앰프의 적어도 2단계 증폭 동작은, 데이터 입출력 라인으로 흐르는 전류를 입력하여 전압 출력으로 증폭하는 전류 감지부와, 전류 감지부의 출력을 증폭하여 출력 신호로 발생하는 래치부에 의해 이루어질 수 있다.
본 발명의 실시예들에 따라, 데이터 라인 센스 앰프의 적어도 2단계 증폭 동작은, 메모리 장치의 입출력 데이터 비트 구성이 적어도 X16 이상이 되는 경우에 행해질 수 있다.
본 발명의 실시예들에 따라, 데이터 라인 센스 앰프의 적어도 2단계 증폭 동작은, 메모리 장치의 레이턴시에 따른 데이터 억세스 시간이 데이터 라인 센스 앰프의 주요한 관심 사항이 아닌 경우에 행해질 수 있다.
본 발명의 다른 면에 따른 데이터 라인 센스 앰프는 데이터 입출력 라인쌍으로 흐르는 전류를 입력하여 전압 출력으로 증폭하는 전류 감지부와, 차동 증폭 인에이블 신호에 응답하여 전류 감지부의 출력을 증폭하는 차동 증폭부와, 제1 선택 신호에 응답하여 전류 감지부의 출력을 선택하거나 제2 선택 신호에 응답하여 차동 증폭부의 출력을 선택하여, 선택된 출력을 증폭하여 출력 신호로 발생하는 래치부와, 그리고 비트 구성 신호 및 래치 인에이블 신호에 응답하여 차동 증폭 인에이블 신호와 제1 및 제2 선택 신호들을 발생하는 로직 제어부를 포함한다.
본 발명의 실시예들에 따라, 로직 제어부는 메모리 장치의 모드 레지스터 신호에 응답하여 차동 증폭 인에이블 신호와 제1 및 제2 선택 신호들을 발생할 수 있다.
본 발명의 실시예들에 따라, 로직 제어부는 메모리 장치 내 퓨즈의 커팅 여부에 따른 퓨즈 정보 신호에 응답하여 차동 증폭 인에이블 신호와 제1 및 제2 선택 신호들을 발생할 수 있다.
본 발명의 실시예들에 따라, 로직 제어부는 퓨즈 정보 신호, 모드 레지스터 신호, 그리고 비트 구성 신호에 응답하여 차동 증폭 인에이블 신호를 발생하는 차동 증폭 인에이블 신호 발생부와, 차동 증폭 인에이블 신호와 래치 인에이블 신호에 응답하여 제2 선택 신호를 발생하는 제2 선택 신호 발생부와, 그리고 래치 인에이블 신호 및 차동 증폭 인에이블 신호에 응답하여 제1 선택 신호를 발생하는 제1 선택 신호 발생부를 포함할 수 있다.
본 발명의 실시예들에 따라, 차동 증폭 인에이블 신호 발생부는 퓨즈 정보 신호, 모드 레지스터 신호, 그리고 비트 구성 신호를 입력하고 차동 증폭 인에이블 신호를 출력하는 노아 게이트로 구성될 수 있다.
본 발명의 실시예들에 따라, 제2 선택 신호 발생부는 차동 증폭 인에이블 신호와 래치 인에이블 신호를 입력하는 제1 낸드 게이트와, 제1 낸드 게이트의 출력을 입력하는 제1 인버터와, 제1 인버터의 출력과 래치 인에이블 신호를 입력하는 제2 낸드 게이트와, 그리고 제2 낸드 게이트의 출력을 입력하고 제2 선택 신호를 출력하는 제2 인버터로 구성될 수 있다.
본 발명의 실시예들에 따라, 제1 선택 신호 발생부는 차동 증폭 인에이블 신호와 래치 인에이블 신호를 입력하는 제1 낸드 게이트와, 래치 인에이블 신호와 제1 낸드 게이트의 출력을 입력하는 제2 낸드 게이트와, 그리고 제2 낸드 게이트의 출력을 입력하고 제1 선택 신호를 출력하는 인버터로 구성될 수 있다.
따라서, 본 발명은 DDR, DDR2 등 메모리 장치의 프리페치(Prefetch) 개수가 증가하고 비트 구성(Organization)이 증가함에 따라, 사용되는 데이터 라인 센스 앰프의 개수가 많아지는 경우에 또는 메모리 장치의 노멀 동작시 레이턴시에 따른 데이터 억세스 시간(tAA)이 데이터 라인 센스 앰프의 중요 관심 사항이 아닌 경우에, 데이터 라인 센스 앰프의 3 단계 증폭 동작에서 2 단계 증폭 동작으로 단축함으로써, 메모리 장치의 소비 전력을 감소시킨다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명에 따른 데이터 라인 센스 앰프를 설명하는 블록 다이어그램이다. 도 3을 참조하면, 데이터 라인 센스 앰프(300)는 전류 감지부(310), 차동 증폭부(320), 래치부(330), 그리고 로직 제어부(340)를 포함한다. 전류 감지부(310), 차동 증폭부(320) 그리고 래치부(330)는 3단계의 증폭 단을 구성한다.
데이터 라인 센스 앰프(300)는 앞서 설명한 도 1의 메모리 장치(100) 내 데이터 라인 센스 앰프(150)를 대체한다. 데이터 라인 센스 앰프(300)의 제1 및 제2 입력 단자들(INPUT, /INPUT)은 데이터 입출력 라인(DIO, 도 1)과 상보 데이터 입출력 라인(/DIO, 도 1)과 각각 연결된다.
데이터 입출력 라인(DIO)과 상보 데이터 입출력 라인(/DIO)은, 비트라인 센스 앰프(110)에서 감지 증폭된 후, 비트라인(BL)과 상보 비트라인(/BL)의 전압차가 크게 벌어진다. 비트라인(BL)과 상보 비트라인(/BL)의 해당 전압 레벨에 따라 로드 트랜지스터부(130)에 의해, 데이터 입출력 라인(DIO)과 상보 데이터 입출력 라인(/DIO)으로 해당 전류들(i1, i2)이 흐른다.
전류 감지부(310)의 제1 및 제2 입력 단자들(INPUT, /INPUT)로 들어오는 전류들(i1, i2)은, 전압 출력 정보로 증폭되어 출력 전압들(CSA, CSAB)을 발생한다. 전류 감지부(310)의 출력 전압들(CSA, CSAB)은 차동 증폭부(320)와 래치부(330)로 전달된다.
차동 증폭부(320)는, 차동 증폭 인에이블 신호(DIFF_EN)에 응답하여 전류 감지부(310)의 출력 전압들(CSA, CSAB)을 증폭하고, 그 출력 전압들(DIFF, DIFFB)을 래치부(330)로 전달한다.
래치부(330)는, 제1 선택 신호(LAT_CSA)에 응답하여 전류 감지부(310)의 출력 전압들(CSA, CSAB)을 선택하고, 제2 선택 신호(LAT_DIFF)에 응답하여 차동 증폭부(220)의 출력 전압들(DIFF, DIFFB)을 선택한다. 래치부(330)는 선택된 출력 전압들을 증폭하여 해당되는 CMOS 레벨의 출력(OUTPUT)을 발생한다.
로직 제어부(340)는, 소정의 제어 신호들(FUSE, MRS, X16, LATCH_EN)을 입력하여 차동 증폭 인에이블 신호(DIFF_EN)와 제1 및 제2 선택 신호들(LAT_CSA, LAT_DIFF)을 발생한다.
퓨즈 정보 신호(FUSE)는 메모리 장치에 내장된 퓨즈(미도시)의 커팅(cutting) 여부에 따라 발생되는 신호이다. 모드 레지스터 신호(MRS)는 설정된 모드 레지스터로부터 제공되는 신호이다. 비트 구성 신호(X16)은 메모리 장치의 출력 데이터 비트 수의 확장 여부에 따라 발생된다. X16은 한번에 출력되는 데이터 비트 수(밴드위스)가 16개인 것을 예시적으로 나타내는 데, X32, X64 등으로 확장될 수 있다. 래치 인에이블 신호(LATCH_EN)는 래치부(330)의 동작 여부를 결정한다.
로직 제어부(340)는 구체적으로 도 4의 회로 다이어그램으로 설명된다. 도 4를 참조하면, 로직 제어부(340)는 차동 증폭 인에이블 신호 발생부(410), 제1 선택 신호 발생부(420), 그리고 제2 선택 신호 발생부(430)를 포함한다.
차동 증폭 인에이블 신호 발생부(410)는 퓨즈 정보 신호(FUSE), 모드 레지스터 신호(MRS), 그리고 비트 구성 신호(X16)를 입력하고 차동 증폭 인에이블 신호(DIFF_EN)를 출력하는 노아 게이트(412)로 구성된다.
제2 선택 신호 발생부(430)는 차동 증폭 인에이블 신호(DIFF_EN)와 래치 인에이블 신호(LATCH_EN)를 입력하는 제1 낸드 게이트(432), 제1 낸드 게이트(432) 출력을 입력하는 제1 인버터(434), 제1 인버터(434) 출력과 래치 인에이블 신호(LATCH_EN)를 입력하는 제2 낸드 게이트(436), 그리고 제2 낸드 게이트(436) 출력을 입력하고 제2 선택 신호(LAT_DIFF)를 출력하는 제2 인버터(438)를 포함한다.
제1 선택 신호 발생부(420)는 래치 인에이블 신호(LATCH_EN)와 제1 낸드 게이트(432) 출력을 입력하는 제3 낸드 게이트(422), 그리고 제3 낸드 게이트(422) 출력을 입력하고 제1 선택 신호(LAT_DIFF)를 출력하는 제3 인버터(424)를 포함한다.
로직 제어부(340)의 동작은 도 3의 데이터 라인 센스 앰프(300)와 연계하여 다음과 같이 설명된다.
첫번째로, 래치 인에이블 신호(LATCH_EN)가 로직 하이레벨의 활성화 상태일 때, 퓨즈 정보 신호(FUSE), 모드 레지스터 신호(MRS) 및 비트 구성 신호(X16) 모두 로직 로우레벨인 경우, 로직 하이레벨의 차동 증폭 인에이블 신호(DIFF_EN)를 발생한다. 이 때, 제2 선택 신호(LAT_DIFF)는 로직 하이레벨로 발생되고, 제1 선택 신호(LAT_CSA)는 로직 로우레벨로 발생된다.
로직 하이레벨의 차동 증폭 인에이블 신호(DIFF_EN)는 차동 증폭부(320)를 동작시킨다. 차동 증폭부(320)는 전류 감지부(310)의 출력들(CSA, CSAB)을 증폭하여 그 출력들(DIFF, DIFFB)을 래치부(330)로 전달한다. 로직 하이레벨의 제2 선택 신호(LAT_DIFF)는 래치부(330)가 차동 증폭부(320)의 출력들((DIFF,DIFFB)을 선택하고 증폭하여 출력 신호(OUTPUT)를 발생하도록 한다. 로직 로우레벨의 제1 선택 신호(LAT_CSA)는 래치부(330)가 전류 감지부(310)의 출력들(CSA, CSAB)을 선택하지 않도록 한다. 이에 따라, 데이터 라인 센스 앰프(300)는 전류 감지부(310), 차동 증폭부(320), 그리고 래치부(330)가 모두 동작하는 3단의 증폭을 수행한다.
두번째로, 래치 인에이블 신호(LATCH_EN)가 로직 하이레벨의 활성화 상태일 때, 퓨즈 정보 신호(FUSE), 모드 레지스터 신호(MRS) 및 비트 구성 신호(X16) 중 어느 하나가 로직 하이레벨인 경우, 로직 로우레벨의 차동 증폭 인에이블 신호(DIFF_EN)를 발생한다. 이 때, 제1 선택 신호(LAT_CSA)는 로직 하이레벨로 발생되고, 제2 선택 신호(LAT_DIFF)는 로직 로우레벨로 발생된다.
차동 증폭부(320)는 로직 로우레벨의 제2 선택 신호(LAT_DIFF)에 응답하여 디세이블된다. 로직 하이레벨의 제1 선택 신호(LAT_CSA)는 래치부(330)가 전류 감지부(310)의 출력들(CSA, CSAB)을 선택하고 증폭하여 출력 신호(OUTPUT)를 발생하도록 한다. 이에 따라, 데이터 라인 센스 앰프(300)는 전류 감지부(310)와 래치부(330) 만이 동작하는 2단의 증폭을 수행한다.
세번째로, 래치 인에이블 신호(LATCH_EN)가 로직 로우레벨의 비활성화 상태이면, 제1 및 제2 선택 신호들(LAT_CSA, LAT_DIFF)은 로직 로우레벨로 발생된다. 로직 로우레벨의 제1 및 제2 선택 신호들(LAT_CSA, LAT_DIFF)에 의해, 래치부(330)는 전류 감지부(310)의 출력들(CSA, CSAB)과 차동 증폭부(320)의 출력들(DIFF, DIFFB) 중 어느 것도 선택하지 않는다. 즉, 래치부(330)는 디세이블되어 출력 신호(OUTPUT)를 발생하지 않는다.
따라서, 메모리 장치에서 데이터 라인 센스 앰프(300)의 사용이 많은 경우, 즉, 비트 구성(Organization)이 큰 경우에는 비트 구성 신호(X16)가 인에이블(Enable)된다. 통상적으로, DRAM의 경우, 메모리 장치의 사용 용도를 고려하여 그 출력 데이터가 동일 사이클 내에서 몇 비트씩 출력되느냐에 따라X4, X8, X16, X32와 같은 형태로 이루어지며, X16은 일반적으로 초고속 메모리용으로 사용되어진다.
메모리 장치는 노말 동작에서 전류 감지부(310)-차동 증폭부(320)-래치부(330) 3단계로 동작한다. 비트 구성 신호(X16)가 인에이블되면, 메모리 장치는 차동 증폭부(320)가 디세이블되어 전류 감지부(310)-래치부(330) 2 단계로 단축 동작하게 한다. 이렇게 차동 증폭부(320)가 디세이블됨으로써 대기 상태와 액티브(Active) 상태에서 차동 증폭부(320)의 직류 바이어스(DC Bias) 전류가 감소하게 된다.
메모리 장치는, 노멀 동작에서 레이턴시(Latency)에 따른 데이터 억세스 시간(tAA)이 데이터 라인 센스 앰프의 주요한 관심 사항(Issue)이 아닌 경우에, 모드 레지스터 신호(MRS)를 이용하여 전류 감지부(310)-래치부(330) 2 단계로만 동작시킨다. 동작상 이상이 없을 경우에, 퓨즈 정보 신호(FUSE)를 인가하여 차동 증폭부(320)를 디세이블시켜 차동 증폭부의 직류 바이어스(DC Bias) 전류를 감소하게 한다.
이상에서는 도면에 도시된 구체적인 실시예를 참고하여 본 발명을 설명하였으나 이는 예시적인 것에 불과하므로, 본 발명이 속하는 기술 분야에서 통상의 기술을 가진 자라면 이로부터 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명의 보호 범위는 후술하는 특허청구범위에 의하여 해석되어야 하고, 그와 동등 및 균등한 범위 내에 있는 모든 기술적 사상은 본 발명의 보호 범위에 포함되는 것으로 해석되어야 할 것이다.
상술한 본 발명은 DDR, DDR2 등 메모리 장치의 프리페치(Prefetch) 개수가 증가하고 비트 구성(Organization)이 증가함에 따라, 사용되는 데이터 라인 센스 앰프의 개수가 많아지는 경우에 또는 메모리 장치의 노멀 동작시 레이턴시에 따른 데이터 억세스 시간(tAA)이 데이터 라인 센스 앰프의 중요 관심 사항이 아닌 경우에, 데이터 라인 센스 앰프의 3 단계 증폭 동작에서 2 단계 증폭 동작으로 단축함으로써, 메모리 장치의 소비 전력을 감소시킨다.

Claims (12)

  1. 데이터 입출력 라인으로 흐르는 전류를 감지 증폭하여 출력 신호를 발생하는 데이터 라인 센스 앰프에 있어서, 상기 데이터 라인 센스 앰프는
    메모리 장치의 노멀 동작시, 적어도 3단계의 증폭 동작을 통하여 상기 데이터 입출력 라인의 전류를 상기 출력 신호로 발생하고,
    상기 메모리 장치의 입출력 데이터 비트 구성이 큰 경우, 적어도 2단계의 증폭 동작을 통하여 상기 데이터 입출력 라인의 전류를 상기 출력 신호로 발생하는 것을 특징으로 하는 데이터 라인 센스 앰프.
  2. 제1항에 있어서, 상기 적어도 3단계 증폭 동작은
    상기 데이터 입출력 라인으로 흐르는 전류를 입력하여 전압 출력으로 증폭하는 전류 감지부;
    상기 전류 감지부의 출력을 증폭하는 차동 증폭부; 및
    상기 차동 증폭부의 출력을 증폭하여 출력 신호로 발생하는 래치부에 의해 이루어지는 것을 특징으로 하는 데이터 라인 센스 앰프.
  3. 제1항에 있어서, 상기 적어도 2단계 증폭 동작은
    상기 데이터 입출력 라인으로 흐르는 전류를 입력하여 전압 출력으로 증폭하는 전류 감지부; 및
    상기 전류 감지부의 출력을 증폭하여 출력 신호로 발생하는 래치부에 의해 이루어지는 것을 특징으로 하는 데이터 라인 센스 앰프.
  4. 제1항에 있어서, 상기 적어도 2단계 증폭 동작은
    상기 메모리 장치의 입출력 데이터 비트 구성이 적어도 X16 이상이 되는 경우에 행해지는 것을 특징으로 하는 데이터 라인 센스 앰프.
  5. 제1항에 있어서, 상기 적어도 2단계 증폭 동작은
    상기 메모리 장치의 레이턴시에 따른 데이터 억세스 시간이 데이터 라인 센스 앰프의 주요한 관심 사항이 아닌 경우에 행해지는 것을 특징으로 하는 데이터 라인 센스 앰프.
  6. 데이터 입출력 라인쌍으로 흐르는 전류를 입력하여 전압 출력으로 증폭하는 전류 감지부;
    차동 증폭 인에이블 신호에 응답하여 상기 전류 감지부의 출력을 증폭하는 차동 증폭부;
    제1 선택 신호에 응답하여 상기 전류 감지부의 출력을 선택하거나 제2 선택 신호에 응답하여 상기 차동 증폭부의 출력을 선택하여, 선택된 출력을 증폭하여 출력 신호로 발생하는 래치부; 및
    비트 구성 신호 및 래치 인에이블 신호에 응답하여 상기 차동 증폭 인에이블 신호와 상기 제1 및 제2 선택 신호들을 발생하는 로직 제어부를 구비하는 것을 특징으로 하는 데이터 라인 센스 앰프.
  7. 제6항에 있어서, 상기 로직 제어부는
    상기 메모리 장치의 모드 레지스터 신호에 응답하여 상기 차동 증폭 인에이블 신호와 상기 제1 및 제2 선택 신호들을 발생하는 것을 특징으로 하는 데이터 라인 센스 앰프.
  8. 제6항에 있어서, 상기 로직 제어부는
    상기 메모리 장치 내 퓨즈의 커팅 여부에 따른 퓨즈 정보 신호에 응답하여 상기 차동 증폭 인에이블 신호와 상기 제1 및 제2 선택 신호들을 발생하는 것을 특징으로 하는 데이터 라인 센스 앰프.
  9. 제8항에 있어서, 상기 로직 제어부는
    상기 퓨즈 정보 신호, 상기 모드 레지스터 신호, 그리고 상기 비트 구성 신호에 응답하여 차동 증폭 인에이블 신호를 발생하는 차동 증폭 인에이블 신호 발생부;
    상기 차동 증폭 인에이블 신호와 상기 래치 인에이블 신호에 응답하여 제2 선택 신호를 발생하는 제2 선택 신호 발생부; 및
    상기 래치 인에이블 신호 및 상기 차동 증폭 인에이블 신호에 응답하여 제1 선택 신호를 발생하는 제1 선택 신호 발생부를 구비하는 것을 특징으로 하는 데이터 라인 센스 앰프.
  10. 제9항에 있어서, 상기 차동 증폭 인에이블 신호 발생부는
    상기 퓨즈 정보 신호, 상기 모드 레지스터 신호, 그리고 상기 비트 구성 신호를 입력하고 상기 차동 증폭 인에이블 신호를 출력하는 노아 게이트로 구성되는 것을 특징으로 하는 데이터 라인 센스 앰프.
  11. 제9항에 있어서, 상기 제2 선택 신호 발생부는
    상기 차동 증폭 인에이블 신호와 상기 래치 인에이블 신호를 입력하는 제1 낸드 게이트;
    상기 제1 낸드 게이트의 출력을 입력하는 제1 인버터;
    상기 제1 인버터의 출력과 상기 래치 인에이블 신호를 입력하는 제2 낸드 게이트; 및
    상기 제2 낸드 게이트의 출력을 입력하고 상기 제2 선택 신호를 출력하는 제2 인버터로 구성되는 것을 특징으로 하는 데이터 라인 센스 앰프.
  12. 제9항에 있어서, 상기 제1 선택 신호 발생부는
    상기 차동 증폭 인에이블 신호와 상기 래치 인에이블 신호를 입력하는 제1 낸드 게이트;
    상기 래치 인에이블 신호와 상기 제1 낸드 게이트의 출력을 입력하는 제2 낸드 게이트; 및
    상기 제2 낸드 게이트의 출력을 입력하고 상기 제1 선택 신호를 출력하는 인버터로 구성되는 것을 특징으로 하는 데이터 라인 센스 앰프.
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* Cited by examiner, † Cited by third party
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US9225505B2 (en) 2013-06-17 2015-12-29 SK Hynix Inc. Receivers and semiconductor systems including the same

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