JP2006018984A - 入出力回路 - Google Patents
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Abstract
【解決手段】 上記目的を達成するため、本発明によれば、半導体素子内のコア領域と周辺領域との間のデータ移動経路を形成する入出力ラインと、該入出力ラインの両端に位置するデータドライバ部と、前記入出力ラインを使用したデータ入力または出力期間中にイネーブルされ、前記データドライバに電源を供給する電源生成部とを備えることを特徴とする。
【選択図】 図7
Description
本実施の形態は本発明の思想を一般の半導体メモリ素子に具現したものであり、本実施の形態が具現される半導体メモリ素子のコア領域と周辺領域との間の入出力ラインは、読み出し動作時にコア領域から周辺領域へデータを送信する読み出し用グローバル入出力ラインと、書き込み動作時に周辺領域からコア領域へデータを送信する書き込み用グローバル入出力ラインとから構成される。
112 コア電圧発生器
114 内部電圧発生器
122 I/Oセンスアンプブロック
124 読み出しラッチブロック
126 レベルシフトブロック
128 外部出力用ドライブ
132 書き込みドライバブロック
134 書き込みラッチブロック
138 入力バッファブロック
Claims (16)
- セルを含むコア領域と入出力ライン回路を備える周辺領域とから構成された半導体メモリ素子において、
コア領域にコア電圧を駆動電圧として提供するためのコア電圧発生器と、
周辺領域に内部電圧を駆動電圧として提供するための内部電圧発生器と、
周辺領域内の入出力ライン回路にライン電圧を駆動電圧として提供するためのライン電圧発生器と
を備えて安定した駆動電圧を供給することを特徴とする半導体メモリ素子。 - 入出力ライン回路は、
前記コア領域に格納されたデータを外部に出力するための出力ラインブロックと、
外部から入力されたデータを前記コア領域内のセルに格納するための入力ラインブロックと
を備えることを特徴とする請求項1に記載の半導体メモリ素子。 - 前記出力ラインブロックが、
コア領域から出力されたデータを感知し、増幅するための出力センスアンプ部と、
出力センスアンプ部から増幅されたデータを受け取って前記周辺領域にデータを移動させるための読み出し用グローバル入出力ラインと、
前記読み出し用グローバル入出力ラインに載せられたデータを感知し、ラッチした後、入出力ピンに出力するための読み出しラッチング部と
を備えることを特徴とする請求項2に記載の半導体メモリ素子。 - 前記入力ラインブロックが、
外部から入力されたデータを判定しラッチして、出力するための書き込みラッチブロックと、
書き込みラッチブロックからデータを受け取って、前記コア領域にデータを移動させるためのグローバル入出力ラインと、
前記グローバル入出力ラインに載せられたデータを、コア領域の内部データ入出力ラインに送信するための書き込みドライバブロックと
を備えることを特徴とする請求項2に記載の半導体メモリ素子。 - 前記入力ラインブロックを制御するための入力制御ブロックと、
前記出力ラインブロックを制御するための出力制御ブロックとを備え、
前記入力制御ブロック及び出力制御ブロックは、前記内部電圧を駆動電圧として使用することを特徴とする請求項2に記載の半導体メモリ素子。 - 前記周辺領域と外部とを接続するために、入出力パッドと接続された入出力バッファにインターフェス電圧を駆動電圧として供給するためのインターフェス電圧発生器をさらに備えることを特徴とする請求項1に記載の半導体メモリ素子。
- 素子内のコア領域から周辺領域にデータを移動させるための読み出し用グローバル入出力ラインと、
コア内部の入出力ラインに載せられたデータを感知し、増幅するためのIOセンスアンプ部と、
前記読み出し用グローバル入出力ラインに載せられたデータを感知し一定ステップラッチした後、入出力ピンに出力するための読み出しラッチングと、
読み出しイネーブル信号に応じてイネーブルされて外部電源電圧を印加され、前記IOセンスアンプ部及び読み出しラッチング部に駆動電源を供給する読み出しライン電源生成部と
を備えることを特徴とする入出力ライン回路。 - 前記読み出しライン電源生成部が、
前記IOセンスアンプ部に駆動電源を供給するためのコア読み出しライン電源生成部と、
前記読み出しラッチング部に駆動電源を供給するための周辺読み出しライン電源生成部と
を備えることを特徴とする請求項7に記載の入出力ライン回路。 - 前記読み出しライン電源生成部が、
カラムアドレスストローブ信号のイネーブル時、イネーブルされることを特徴とする請求項8に記載の入出力ライン回路。 - 素子内の周辺領域からコア領域にデータを移動させるための書き込み用グローバル入出力ラインと、
入出力ピンから受け取ったデータを判定しラッチして、前記書き込み用グローバル入出力ラインに出力するための書き込みラッチブロックと、
前記書き込み用グローバル入出力ラインに載せられたデータをコア領域内部のデータ入出力ラインに送信するための書き込みドライバブロックと、
書き込みイネーブル信号に応じてイネーブルされ外部電源電圧を印加されて前記書き込みラッチブロック及び書き込みドライバブロックに駆動電源を供給する書き込みライン電源生成部と
を備えることを特徴とする入出力ライン回路。 - 前記書き込みライン電源生成部が、
前記書き込みラッチブロックに駆動電源を供給するためのコア書き込みライン電源生成部と、
前記書き込みドライバブロックに駆動電源を供給するための周辺書き込みライン電源生成部と
を備えることを特徴とする請求項10に記載の入出力ライン回路。 - 前記書き込みライン電源生成部が、
カラムアドレスストローブ信号のイネーブル時にイネーブルされることを特徴とする請求項11に記載の入出力ライン回路。 - 素子内コア領域と周辺領域との間のデータを入出力させるためのグローバル入出力ラインと、
コア内部の入出力ラインに載せられたデータを感知し、増幅するためのIOセンスアンプ部と、
前記グローバル入出力ラインに載せられたデータを感知し、一定ステップラッチした後、入出力ピンに出力するための読み出しラッチング部と、
入出力ピンから受け取ったデータを判定しラッチして、前記グローバル入出力ラインに出力するための書き込みラッチブロックと、
前記グローバル入出力ラインに載せられたデータを、コア領域内部のデータ入出力ラインに送信するための書き込みドライバブロックと、
読み出しイネーブル信号に応じてイネーブルされて外部電源電圧を印加されて前記IOセンスアンプ部及び読み出しラッチング部に駆動電源を供給し、書き込みイネーブル信号に応じてイネーブルされ外部電源電圧を印加されて、前記書き込みラッチブロック及び書き込みドライバブロックに駆動電源を供給するライン電源生成部と
を備えることを特徴とする入出力ライン回路。 - 前記ライン電源生成部が、
前記IOセンスアンプ部及び読み出しラッチング部に駆動電源を供給するための読み出しライン電源生成部と、
前記書き込みラッチブロック及び書き込みドライバブロックに駆動電源を供給するための書き込みライン電源生成部と
を備えることを特徴とする請求項13に記載の入出力ライン回路。 - 前記ライン電源生成部が、
前記読み出しラッチング部及び書き込みラッチブロックに駆動電源を供給するためのコアライン電源生成部と、
前記IOセンスアンプ部及び書き込みドライバブロックに駆動電源を供給するための周辺ライン電源生成部と
を備えることを特徴とする請求項13に記載の入出力ライン回路。 - 前記ライン電源生成部が、
カラムアドレスストローブ信号のイネーブル時にイネーブルされることを特徴とする請求項15に記載の入出力ライン回路。
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