KR20040065584A

KR20040065584A - 반도체 메모리의 데이터신호 증폭장치 및 그 증폭방법

Info

Publication number: KR20040065584A
Application number: KR1020030002583A
Authority: KR
Inventors: 최장석; 송호성
Original assignee: 삼성전자주식회사
Priority date: 2003-01-15
Filing date: 2003-01-15
Publication date: 2004-07-23

Abstract

메모리 셀에 저장된 데이터 신호를 효율적으로 증폭하기 위한 반도체 메모리의 데이터신호 증폭장치 및 그 증폭방법이 개시된다. 본 발명의 제1 센스앰프는 비트라인에 접속된 메모리 셀의 데이터 신호를 1차 증폭하고, 제2 센스앰프는 제1 센스앰프에 의해 1차 증폭된 데이터 신호를 2차 증폭한다. 구동신호 발생부는 제2 센스앰프를 구동시키기 위한 제1 구동신호를 출력하고, 센스앰프 동작 제어부는 제2 센스앰프에 의해 증폭된 데이터 신호의 전압 레벨을 감지하고, 감지된 전압 레벨이 일정 전압 레벨에 도달하면 제2 구동신호를 출력하고, 제3 센스앰프는 센스앰프 동작 제어부의 제2 구동신호에 따라 동작되어 제2 센스앰프에 의해 2차 증폭된 데이터 신호를 3차 증폭하여 출력한다.

Description

반도체 메모리의 데이터신호 증폭장치 및 그 증폭방법{APPARATUS FOR AMPLIFYING OF DATA SIGNAL OF SEMICONDUCTOR MEMORY AND METHOD FOR THEROF}

본 발명은 반도체 메모리 장치에 관한 것으로서, 보다 상세하게는 메모리 셀에 저장된 데이터 신호를 효율적으로 증폭하기 위한 반도체 메모리의 데이터신호 증폭장치 및 그 증폭방법에 관한 것이다.

일반적으로, 디램(DRAM) 또는 에스램(SRAM) 등의 반도체 메모리 장치는 어드레싱(Addressing)에 의해 임의의 메모리 셀을 선택하고, 상기 선택된 메모리 셀에 저장되어 있는 데이터 신호의 전위가 아주 미세한 수준이므로, 이러한 미세 전위신호는 센스 증폭기(Sense Amplifier)에 의해 증폭되어 '로직 로우' 또는 '로직 하이'의 데이터로 판별된다.

도 1은 반도체 메모리 장치의 리드 경로(Read Path)를 개략적으로 나타낸 구성도이다.

도 1에 도시된 바와 같이, 외부에서 입력되는 로우 어드레스(Row Address)에 의해 해당 워드라인(WL)이 선택되고, 선택된 워드라인(WL)에 연결된 셀 트랜지스터(100)가 턴온(Turn-On)됨에 따라 셀 트랜지스터(100)가 연결된비트라인(BL)과 연결되지 않은 비트라인(BLB) 사이에 전위차가 발생한다.

이때, 센스앰프 제어신호가 인에이블(Enable)되면, 비트라인 센스앰프(110)가 동작되어 선택된 메모리 셀의 셀 트랜지스터(100)가 연결된 비트라인(BL)과 연결되지 않은 비트라인(BLB) 사이의 전위차를 센싱하여 증폭한다.

이어, 칼럼 디코더(도시되지 않음)에 의해 칼럼 어드레스(Column Address)가 분석되고, 그에 따라 상기 칼럼 어드레스에 해당하는 칼럼 제어신호(CSL)가 하이 레벨로 인에이블 되면, 비트라인 센스앰프(110)에 의해 비트 라인에 실린 데이터 신호가 데이터 버스라인(IO,IOB)에 전송된다. 데이터 버스라인(IO,IOB)에 실린 데이터 신호는 데이터라인 센스앰프(120)에 의해 재 증폭된 후 출력 버퍼(130)를 통해 데이터 입출력 패드인 DQ 패드로 출력된다.

그러나, 현재 사용중인 반도체 메모리 장치는 전력 소비를 낮추고, 신뢰성을 향상시키기 위하여 동작전압이 점점 낮아지고 있는 추세이다. 그러므로, 메모리 셀로부터 출력되는 데이터 신호의 전위가 더욱 미약해져 센스앰프 입력단으로 인가되는 양측 신호의 전위차도 점점 더 미세해질 뿐만 아니라 고속화 추세에 의해 각 데이터 라인의 활성화 시간이 감소되면서 상기한 바와 같이, 감소된 전위차를 갖는 데이터 신호의 센싱 동작이 더욱 더 어려워지고 있는 실정이다.

이처럼, 메모리 셀의 데이터 신호가 점점 미세해짐에 따라 비트라인 센스앰프 및 데이터라인 센스앰프에 의한 2번의 증폭 동작으로는 미세한 데이터 신호를 센싱 및 증폭하기 어려워 한번의 증폭 과정이 추가된다.

도 2에 도시된 바와 같이, 메모리 셀의 데이터신호는 비트라인 센스앰프(200)와 글로벌 데이터라인 센스앰프(210)의 중간단에 위치한 로컬 데이터라인 센스앰프(220)에 의해 한번 더 증폭된다.

즉, 비트라인 센스 앰프(200)에 의해 증폭되어 비트라인(BL,BLB)에 실린 데이터 신호가 칼럼 제어신호(CSL)에 따라 데이터 버스라인(IO,IOB)에 전송된다.

로컬 데이터라인 센스앰프(220)는 데이터 버스라인(IO,IOB)에 전송된 데이터 신호를 증폭하고, 증폭된 데이터 신호를 글로벌 데이터 버스라인(GIO,GIOB)으로 전송한다. 여기서, 로컬 데이터라인 센스앰프(220)는 제1 지연소자(230)로부터 출력되는 제1 구동신호에 의해 동작된다. 이때, 제1 구동신호는 외부로부터 입력된 센스앰프 제어신호가 제1 지연소자(230)에 의해 일정시간 지연된 신호이다.

이어, 글로벌 데이터라인 센스앰프(210)는 글로벌 데이터 버스라인(GIO,GIOB)에 전송된 데이터 신호를 증폭하고, 증폭된 데이터 신호를 출력 버퍼(250)를 통해 DQ 패드로 출력한다. 여기서, 글로벌 데이터라인 센스앰프(210)는 제2 지연소자(240)로부터 출력되는 제2 구동신호에 의해 동작된다. 이때, 제2 구동신호는 제1 구동신호가 제2 지연소자(240)에 의해 일정시간 지연된 신호이다.

즉, 도 3에 도시된 바와 같이, 비트라인 센스앰프(200)가 동작된 후 센스앰프 제어신호에 의해 일정시간 경과된 제1 시간(t1)에서 로컬 데이터라인 센스앰프(220)가 동작된다. 또한, 로컬 데이터라인 센스앰프(220)가 동작된 후 일정시간 경과된 제2 시간(t2)에서 글로벌 데이터라인 센스앰프(210)가 동작된다.

상기한 바와 같이, 로컬 데이터라인 센스앰프(220)에 의한 증폭동작이 한번 더 추가됨에 따라 센스앰프들 간의 유기적인 동작이 메모리의 동작 특성에 큰 영향을 미치게 되었다.

즉, 앞단의 센스앰프인 로컬 데이터라인 센스앰프(220)의 출력신호가 뒷단의 센스앰프인 글로벌 데이터라인 센스앰프(210)에 입력될 때, 로컬 데이터라인 센스앰프(220)의 출력신호가 미리 설정된 적정 전압레벨에 도달된 후에 글로벌 데이터라인 센스앰프(210)가 동작되어야 한다.

또한, 반도체 메모리 장치는 메모리 셀의 위치에 따라 데이터가 바라보는 부하(Loading)의 차가 있으므로, 메모리 셀에 저장된 데이터 신호는 센스앰프에 의해 미리 설정된 전압 레벨에 도달되는 시간이 서로 다르다.

그러나, 종래 기술에 따른 반도체 메모리 장치는 메모리 셀의 위치에 따른 부하의 차를 고려하지 않고, 로컬 데이터라인 센스앰프를 구동시킨 제1 구동신호를 일정시간 지연시킨 후 글로벌 데이터라인 센스앰프를 구동시킨다.

그러므로, 도 4에 도시된 바와 같이, 데이터의 부하가 큰 경우, 로컬 데이터라인 센스앰프(220)에서 출력되어 글로벌 데이터라인(GIO,GIOB)에 실린 데이터 신호의 전위차가 너무 작아서, 글로벌 데이터라인 센스앰프(210)가 제대로 정상 동작되지 못하는 문제점이 있다.

따라서, 상술한 종래 기술의 제반 문제점을 해결하기 위한 본 발명은 메모리 셀의 미세한 데이터 신호를 효율적으로 증폭하기 위한 반도체 메모리의 데이터 신호 증폭장치를 제공함에 그 목적이 있다.

또한, 본 발명의 다른 목적은 상기한 장치를 제어하기 위한 반도체 메모리의데이터 신호 증폭방법을 제공함에 있다.

도 2는 종래 기술에 따른 반도체 메모리의 데이터 신호 증폭 장치의 구성도이다.

도 3은 도 2에 도시된 센스앰프의 동작 시점을 나타낸 그래프이다.

도 4는 도 2의 센스앰프에 따른 신호 파형을 나타낸 그래프이다.

도 5는 본 발명에 따른 반도체 메모리 장치의 개략적 블록 구성도이다.

도 6은 본 발명의 제1 실시예에 따른 센스앰프를 갖는 반도체 메모리의 데이터 증폭장치를 개략적으로 나타낸 구성 블록도이다.

도 7은 본 발명의 제1 실시예에 따른 반도체 메모리의 데이터 신호 증폭을 수행하기 위한 플로우 챠트이다.

도 8은 본 발명의 제2 실시예에 따른 반도체 메모리의 데이터 신호 증폭장치를 나타낸 구성도이다.

도 9는 도 8의 로컬 데이터라인 센스앰프 및 센스앰프 제어부의 상세 구성도이다.

*도면의 주요부분에 대한 부호의 설명*

602 : 비트라인 센스앰프 604 : 로컬 데이터라인 센스앰프

606 : 딜레이부 608 : 글로벌 데이터라인 센스앰프

610 :센스앰프 동작 제어부 612: DQ 패드

상술한 목적을 달성하기 위한 본 발명의 특징은 비트라인에 접속된 메모리 셀에 저장된 데이터 신호를 1차 증폭하는 비트라인 센스앰프; 메모리 셀에 저장된 데이터 신호의 리드 동작에 따른 제1 구동신호를 출력하는 구동신호 발생부; 제1 구동신호에 의해 구동되어 1차 증폭된 데이터 신호를 2차 증폭하는 로컬 데이터라인 센스앰프; 2차 증폭된 데이터 신호를 3차 증폭하는 글로벌 데이터라인 센스앰프; 및 로컬 데이터라인 센스앰프에 의해 2차 증폭되는 데이터 신호의 전압 레벨을 감지하고, 감지된 전압 레벨이 일정 전압 레벨에 도달하면, 글로벌 데이터라인 센스앰프를 구동시키기 위한 제2 구동 신호를 글로벌 데이터라인 센스앰프로 출력하는 센스앰프 동작 제어부를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터신호 증폭장치를 제공함에 있다.

여기서, 센스앰프 동작 제어부는 로컬 데이터라인 센스앰프에 의해 2차 증폭되는 데이터 신호를 입력받고, 제2 구동신호를 출력하는 익스클로시브 오어 게이트(Exclusive OR Gate)이다.

또한, 센스앰프 동작 제어부는 로컬 데이터라인 센스앰프에 의해 2차 증폭되는 데이터 신호를 입력받는 제1 익스클로시브 오어 게이트; 및 제1 익스클로시브 오어 게이트의 출력신호 및 메모리 셀에 데이터를 저장하기 위한 라이트 동작신호를 입력받아 선택적으로 제2 구동신호를 출력하는 제2 익스클로시브 오어 게이트를 포함한다.

본 발명의 다른 특징은 비트라인에 접속된 메모리 셀에 저장된 데이터 신호를 1차 증폭하는 단계; 1차 증폭된 데이터 신호를 2차 증폭하는 단계; 2차 증폭되는 데이터 신호의 전압 레벨을 감지하고, 감지된 데이터 신호의 전압 레벨이 일정 전압 레벨에 도달하는 경우 2차 증폭된 데이터 신호를 3차 증폭하기 위한 제어신호를 출력하는 단계; 제어신호에 따라 2차 증폭된 데이터 신호를 3차 증폭하여 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터신호 증폭 방법을 제공함에 있다.

이하, 본 발명의 바람직한 실시예에 따른 반도체 메모리의 데이터 신호 증폭장치 및 그 증폭 방법을 첨부 도면을 참조하여 상세히 설명한다.

도 5를 참조하면, 반도체 메모리 장치는 어드레스 입력회로(500), 로우디코더(Row Decoder)(502), 컬럼디코더(Column Decoder)(504), 메모리셀 어레이(506), 센스앰프(508), 독출회로(510), 입력버퍼(512), 출력버퍼(514), 기입회로부(516) 및 제어회로(518)를 포함한다. 여기서, 제어회로(518)는 모드레지스터(MRS)(520)를 포함한다.

어드레스 입력회로(500)는 어드레스 단자(ADDR)와 연결되어 외부 어드레스 신호를 로우 액티브 명령과 함께 클럭신호에 동기하여 어드레스 레지스터에 저장한다. 로우 어드레스는 1 또는 2 비트 이상의 메모리 뱅크 어드레스를 포함한다. 나머지 비트들은 모두 로우 어드레스로 사용된다. 컬럼 어드레스는 리드/라이트 명령과 함께 클럭신호에 동기하여 어드레스 레지스터에 입력되고, 상기 입력된 컬럼어드레스는 모드레지스터세트 사이클에서는 제어회로(518)의 모드레지스터(520)에 입력되어 레지스터 값을 셋팅(setting)한다.

로우디코더(502)는 어드레스 입력회로(500)로부터 제공된 로우 어드레스를 디코딩하고, 디코딩된 로우 어드레스에 대응하는 메모리셀 어레이(506)의 워드라인을 선택한다. 또한, 로우디코더(502)는 리프레쉬(Refresh) 카운터를 포함하고, 그에 따른 리프레쉬 동작을 수행한다.

컬럼디코더(504)는 어드레스 입력회로(500)로부터 제공된 컬럼 어드레스를 디코딩하고, 디코딩된 컬럼 어드레스에 대응하는 메모리셀 어레이(506)의 컬럼을 선택한다.

독출회로(510)는 센스앰프(508)로부터 제공된 데이터신호를 클럭신호에 동기하여 멀티플렉싱하고, 멀티플렉싱된 데이터신호를 출력버퍼(514)에 제공한다.

기입회로부(512)는 입력버퍼(512)로부터 제공된 데이터신호를 기입 레지스터에 저장하고, 저장된 데이터신호를 클럭신호에 동기하여 메모리셀 어레이(506)에 제공한다.

제어회로(518)는 외부클럭신호(CK,CKB), 클럭인에이블신호(CKE), 칩선택신호(CS), 로우어드레스 스트로브신호(RAS), 컬럼어드레스 스트로브신호(CAS) 및 기입인에이블신호(WE)를 입력하고, 이들 신호들의 조합에 의한 명령을 디코딩하여 내부 제어신호를 발생한다.

상술한 각 회로들은 센스앰프(508)를 제외하고는 일반적으로 잘 알려진 반도체 메모리 구조와 동일하다.

도 6은 본 발명에 따른 센스앰프를 갖는 반도체 메모리의 데이터신호 증폭장치를 나타낸 구성 블록도이다.

도 6을 참조하면, 본 발명에 따른 반도체 메모리의 데이터신호 증폭장치는 셀 트랜지스터(600)에 저장된 데이터신호를 1차 증폭하는 비트라인 센스앰프(602), 1차 증폭된 데이터신호를 2차 증폭하는 로컬 데이터라인 센스앰프(604), 로컬 데이터라인 센스앰프(604)를 구동시키기 위한 제1 구동신호를 출력하는 딜레이부(606), 2차 증폭된 데이터신호를 3차 증폭하는 글로벌 데이터라인 센스앰프(608), 로컬 데이터라인 센스앰프(604)의 출력 신호 레벨을 감지함에 따라 글로벌 데이터라인 센스앰프(608)의 구동을 위한 제2 구동신호를 출력하는 센스앰프 동작 제어부(610), 3차 증폭된 데이터신호를 데이터 입출력 패드인 DQ 패드(612)로 출력하는 출력버퍼(514)를 포함한다.

여기서, 센스앰프 동작 제어부(610)는 익스클로시브 오어 게이트(Exclusive OR Gate)(이하, XOR 게이트라 칭함)로 구성된다.

이와 같이 구성된 본 발명에 따른 반도체 메모리의 데이터신호 증폭장치의 동작을 설명하면 다음과 같다.

비트라인 센스앰프(602)는 로우디코더(502)에 의해 선택된 워드라인(WL)에 게이트가 접속된 셀 트랜지스터(600)가 턴온 됨에 따라 셀 트랜지스터(600)가 연결된 비트라인(BL)과 연결되지 않은 비트라인(BLB)사이에 발생된 전위차를 센싱하여 1차 증폭한다.

또한, 비트라인 센스앰프(602)는 컬럼디코더(504)에 의해 선택된 컬럼어드레스에 해당하는 칼럼 제어신호(CSL)가 인에이블되면, 1차 증폭된 데이터 신호를 데이터 버스라인(IO,IOB)으로 전송한다.

딜레이부(606)는 외부로부터 입력되는 센스앰프 제어신호를 일정시간 지연시켜 제1 구동신호(LIOSA_EN)를 로컬 데이터라인 센스앰프(604)로 출력하고, 로컬 데이터라인 센스앰프(604)는 데이터 버스라인(IO,IOB)에 실린 데이터 신호를 2차 증폭하여 글로벌 데이터라인(GIO,GIOB)으로 출력한다. 여기서, 센스앰프 제어신호는 셀 트랜지스터(600)에 저장된 데이터 신호를 리드하기 위한 동작에 따른 제어신호이다.

이때, XOR 게이트(610)는 두 입력단에 로컬 데이터라인 센스앰프(604)에 의해 2차 증폭되어 글로벌 데이터라인(GIO,GIOB)에 실린 데이터 신호를 입력받고, 두 입력단에 입력된 데이터 신호의 전위차가 문턱 전압(Logical Threshold Voltage)에 도달하면, 게이트가 온되어 제2 구동신호(IOSA_EN)를 출력한다. 여기서, 문턱 전압은 글로벌 데이터라인 센스앰프(608)가 동작을 수행하기 위한 최적의 입력 전압이다.

즉, XOR 게이트(610)는 로컬 데이터라인 센스앰프(604)에 의해 증폭된 데이터 신호가 글로벌 데이터라인 센스앰프(608)의 최적 동작을 위한 전압 레벨에 도달하는 시점에 글로벌 데이터라인 센스앰프(608)를 구동시키기 위한 제2 구동신호(IOSA_EN)를 출력한다.

글로벌 데이터라인 센스앰프(608)는 제2 구동신호(IOSA_EN)에 따라 구동되어 로컬 데이터라인 센스앰프(604)에 의해 2차 증폭된 데이터신호를 3차 증폭하고, 3차 증폭된 데이터신호를 출력버퍼(514)를 통해 데이터 입출력 패드(DQ 패드)로 출력한다.

먼저, 비트라인 센스앰프(602)는 로우디코더(502) 및 컬럼디코더(504)에 따른 어드레싱에 의해 선택된 메모리 셀의 데이터신호를 1차 증폭하고, 1차 증폭된 데이터신호를 데이터라인(IO,IOB)으로 전송한다(S700).

이어, 딜레이부(614)는 비트라인 센스앰프(602)가 동작된 후 일정시간 경과한 후 로컬 데이터라인 센스앰프(604)가 동작되도록 외부로부터 입력되는 센스앰프 제어신호를 일정시간 지연시킨 제1 구동신호(LIOSA_EN)를 로컬 데이터라인 센스앰프(604)로 출력한다(S702).

로컬 데이터라인 센스앰프(604)는 제1 구동신호에 따라 구동되어 1차 증폭된 데이터 신호를 2차 증폭한다(S704).

이때, 센스앰프 동작 제어부(610)는 로컬 데이터라인 센스앰프(604)가 구동되어 출력되는 2차 증폭된 데이터 신호를 감지하고(S706), 감지된 데이터 신호의 전압 레벨이 글로벌 데이터라인 센스앰프(608)의 최적 동작을 위한 입력전압 레벨에 도달하는지를 판단한다(S708)

위의 단계(S708)에서 2차 증폭된 데이터 신호의 전압 레벨이 글로벌 데이터라인 센스앰프(608)의 최적 동작을 위한 입력 전압 레벨에 도달하면, 센스앰프 동작 제어부(610)는 제2 구동신호(IOSA_EN)를 출력한다(S710).

이어, 글로벌 데이터라인 센스앰프(608)는 제2 구동신호(IOSA_EN)에 따라 동작되어 로컬 데이터라인 센스앰프(604)에 의해 2차 증폭된 데이터 신호를 3차 증폭하고(S712), 출력 버퍼(514)는 3차 증폭된 데이터 신호를 DQ 패드(612)로 출력한다(S714).

도 8은 본 발명의 제2 실시예에 따른 반도체 메모리의 데이터 신호 증폭장치를 나타낸 구성도이고, 도 9는 도 8의 로컬 데이터라인 센스앰프 및 센스앰프 제어부의 상세 구성도이다.

도 8을 참조하면, 본 발명의 제2 실시예에 따른 반도체 메모리의 데이터신호 증폭장치는 비트라인 센스앰프(800), 로컬 데이터라인 센스앰프(802), 글로벌 데이터라인 센스앰프(804), 출력버퍼(806), 리드 구동신호 발생부(808), 라이트 구동신호 발생부(810), 센스앰프 동작 제어부(812) 및 DQ 패드(814)를 포함한다.

여기서, 리드 구동신호 발생부(808)는 셀 트랜지스터(801)에 저장된 데이터 신호를 리드하기 위하여 로컬 데이터라인 센스앰프(802)를 구동시키기 위한 제1 구동신호(LIOSA_EN(Read))를 발생한다. 또한, 라이트 구동신호 발생부(810)는 셀 트랜지스터(801)에 데이터 신호를 저장하기 위하여 로컬 데이터라인 센스앰프(802)를 구동하기 위한 제2 구동신호(LIOSA_EN(Write))를 발생하고, 발생된 제2 구동신호를 로컬 데이터라인 센스앰프(802) 및 센스앰프 동작 제어부(812)로 출력한다.

센스앰프 동작 제어부(812)는 로컬 데이터라인 센스앰프(802)에서 출력되는 데이터 신호의 전압 레벨을 감지하고, 제2 구동신호(LIOSA_EN(Write))에 따라 데이터 신호의 리드 동작에만 제3 구동신호(IOSA_EN)를 발생하여 글로벌 데이터라인 센스앰프(804)로 출력한다.

이와 같이 구성된 본 발명의 제2 실시예에 따른 반도체 메모리의 데이터신호 증폭장치의 동작은 다음과 같다.

비트라인 센스앰프(800)는 셀 트랜지스터(801)에 저장된 데이터 신호를 1차 증폭하여 데이터라인(IO,IOB)으로 전송하고, 리드 구동신호 발생부(808)는 리드 동작을 위하여 외부로부터 입력되는 제어신호를 일정시간 지연시켜 발생된 제1 구동신호(LIOSA_EN(Read))를 로컬 데이터라인 센스앰프(802)로 출력한다.

로컬 데이터라인 센스앰프(802)는 제1 구동신호(LIOSA_EN(Read))에 따라 동작되어 데이터 라인(IO,IOB)에 실린 1차 증폭된 데이터 신호를 2차 증폭하여 글로벌 데이터라인(GIO,GIOB)으로 전송한다.

이때, 센스앰프 동작 제어부(812)는 로컬 데이터라인 센스앰프(802)에 의해 2차 증폭되어 글로벌 데이터라인(GIO,GIOB)에 실린 데이터 신호를 입력받고, 입력된 데이터 신호의 전압 레벨이 문턱 전압(Logical Threshold Voltage)에 도달하면, 게이트가 온되어 제3 구동신호(IOSA_EN)를 출력한다. 여기서, 문턱 전압은 글로벌 데이터라인 센스앰프(804)가 최적의 동작을 수행하기 위한 입력 전압이다.

한편, 센스앰프 동작 제어부(812)는 라이트 구동신호 발생부(810)로부터 라이트 동작을 위한 제2 구동신호(LIOSA_EN(Write))가 입력되면, 제3 구동신호(IOSA_EN)를 출력하지 않는다.

이에 대하여 도 9를 참조하여 보다 상세히 설명한다.

도 9에 도시된 바와 같이, 로컬 데이터라인 센스앰프(802)는 제1 내지 제4NMOS(NM1,NM2NM3,NM4)로 구성된 증폭부(900), 커런트 소오스(910), 제5 및 제6 NMOS(NM5,NM6)로 구성된 스위치부(920)를 포함한다. 또한, 센스앰프 동작 제어부(812)는 제1 및 제2 XOR 게이트(930,940)로 구성된다.

증폭부(900)의 제1 및 제2 NMOS 트랜지스터(NM1,NM2)는 각각의 게이트에 리드 동작을 위해 로컬 데이터라인 센스앰프(802)를 구동하기 위한 제1 구동신호(LIOSA_EN(Read))가 입력되는 제1 입력단자(950)가 접속되고, 소오스에 제3 및 제4 NMOS 트랜지스터(NM3,NM4)의 드레인이 각각 접속된다. 또한, 제1 NMOS 트랜지스터(NM1)의 드레인에 제2 출력노드(N2)가 접속되고, 제2 NMOS 트랜지스터(NM2)의 드레인에 제1 출력노드(N1)가 접속된다.

스위치부(920)의 제5 및 제6 NMOS 트랜지스터(NM5,NM6)는 각각의 게이트에 저장(WRITE)을 위하여 로컬 데이터라인 센스앰프(802)를 구동하기 위한 제2 구동신호(LIOSA_EN(Write))가 입력되는 제2 입력단자(960)가 접속되고, 소오스에 로컬 데이터라인(LIO,LIOB)이 각각 접속되고, 드레인에 글로벌 데이터라인(GIO,GIOB)이 각각 접속된다.

소오스 커런트(910)는 제3 내지 제4NMOS 트랜지스터(NM3,NM4)의 소오스에 드레인이 공통으로 접속되고, 게이트에 제1 입력단자(950)가 접속되며, 소오스에 접지단자가 접속되는 제7 NMOS 트랜지스터(NM7)로 구성된다.

또한, 센스앰프 동작 제어부(812)의 제1 XOR 게이트(930)는 제1 출력 노드(N1) 및 제2 출력 노드(N2)에 입력단자가 접속되고, 제2 XOR 게이트(940)의 입력단자에는 제1 XOR 게이트(930)의 출력 단자 및 제2 입력단자(960)가 접속된다.

이처럼 구성된 로컬 데이터라인 센스앰프(802)의 제1 입력단자(950)에 제1 구동신호(LIOSA_EN(READ))가 입력되면, 증폭부(900)의 제1 및 제2 NMOS 트랜지스터(NM1,NM2)는 턴온되고, 소오스 커런트(910)의 제7 NMOS 트랜지스터(NM7)는 턴온된다. 이때, 제2 입력단자(960)에는 제2 구동신호가 입력되지 않는다.

또한, 증폭부(900)의 제3 및 제4 트랜지스터(NM3,NM4)는 로컬 데이터라인(LIO,LIOB)에 전송된 데이터 신호에 의해 교번적으로 턴온 또는 턴오프되므로, 제1 출력 노드(N1) 및 제2 출력 노드(N2)에는 서로 다른 값('1' 또는 '0')이 검출된다.

이때, 제1 출력 노드(N1) 및 제2 출력 노드(N2)에 서로 다른 값이 검출되므로, 제1 XOR 게이트(930)의 출력 신호는 하이 신호이다. 그러므로, 제2 XOR 게이트(940)는 제2 입력단자(960)에 접속된 입력단에는 로우 신호가 입력되고, 제1 XOR 게이트(930)의 출력단에 접속된 입력단에는 하이 신호가 입력되므로, 글로벌 데이터라인 센스앰프(804)를 구동하기 위한 제3 구동신호(IOSA_EN)를 출력한다.

한편, 라이트 동작을 위한 제2 구동신호(LIOSA_EN(Write))가 제2 입력단자(960)에 입력되면, 스위치부(920)의 제5 내지 제6 NMOS 트랜지스터(NM5,NM6)는 턴온된다. 이때, 제1 입력단자(950)에는 제1 구동신호가 입력되지 않으므로, 증폭부(900)의 제1 내지 제4 NMOS 트랜지스터(NM1,NM2,NM3,NM4)는 제1 및 제2 XOR 게이트(930,940)의 동작에 영향을 미치지 못한다.

여기서, 글로벌 데이터라인(GIO,GIOB)에 전송된 데이터 신호가 서로 다른 값('1' 또는 '0')을 가지므로, 제1 출력 노드(N1) 및 제2 출력 노드(N2)에는 서로다른 값이 검출된다.

이때, 제1 출력 노드(N1) 및 제2 출력 노드(N2)에 서로 다른 값이 검출되므로, 제1 XOR 게이트(930)의 출력 신호는 하이 신호이다. 그러므로, 제2 XOR 게이트(940)는 제2 입력단자(960)에 접속된 입력단에는 하이 신호가 입력되고, 제1 XOR 게이트(930)의 출력단에 접속된 입력단에는 하이 신호가 입력되므로, 제3 구동신호(IOSA_EN)를 출력하지 않는다.

글로벌 데이터라인 센스앰프(804)는 센스앰프 동작 제어부(812)로부터 입력되는 제3 구동신호(IOSA_EN)에 따라 동작되어 2차 증폭되어 글로벌 데이터라인(GIO,GIOB)에 실린 데이터 신호를 3차 증폭하고, 3차 증폭된 데이터 신호를 출력 버퍼(806)를 통해 DQ 패드(814)로 출력한다.

상술한 바와 같이, 본 발명에 따른 반도체 메모리의 데이터신호 증폭장치 및 그 증폭방법은 비트라인 센스앰프에 의해 증폭되어 데이터라인에 전송된 데이터 신호를 증폭하는 로컬 데이터라인 센스앰프에서 증폭되는 출력 신호의 전압 레벨을 감지한다. 이후 본 발명은 감지된 출력 신호의 전압 레벨이 다음단의 센스앰프인 글로벌 데이터라인 센스앰프의 최적 구동을 위한 입력 전압 레벨에 도달하는 경우 글로벌 데이터라인 센스앰프를 구동하기 위한 구동신호를 출력한다.

그러므로, 본 발명은 이전단의 센스앰프에서 증폭동작이 완전하게 이루어진 후 다음단에 위치하는 센스앰프를 동작시키므로, 완전하게 증폭되지 않은 신호를 증폭함에 따라 발생하는 신호의 유실을 방지할 수 있는 효과가 있다.

또한, 본 발명은 이전단에서 완전하게 증폭되지 않은 신호를 증폭함에 따라 데이터 신호의 적정 출력 레벨로 증폭하는데 소요되는 시간이 길어지는 것을 방지할 수 있는 효과도 있다.

본 발명은 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

데이터라인에 실린 데이터 신호를 증폭하는 데이터라인 센스앰프; 및

상기 데이터라인에 실린 데이터 신호의 전압 레벨을 감지하고, 상기 감지된 전압 레벨이 일정 전압 레벨에 도달하면 상기 데이터라인 센스 앰프를 구동하기 위한 구동신호를 출력하는 센스앰프 동작 제어부를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터신호 증폭장치.
제1항에 있어서, 상기 센스앰프 동작 제어부는 상기 글로벌 데이터라인에 실린 데이터신호를 입력받고, 상기 구동신호를 출력하는 익스클로시브 오어 게이트(Exclusive OR Gate)임을 특징으로 하는 반도체 메모리의 데이터신호 증폭장치.
제1항에 있어서, 상기 일정 전압 레벨은 상기 글로벌 데이터라인 센스앰프의 최적 동작을 위한 입력 전압 레벨임을 특징으로 하는 반도체 메모리의 데이터신호 증폭장치.
제1항에 있어서, 상기 데이터라인은 글로벌 데이터라인이고, 상기 데이터라인 센스앰프는 글로벌 데이터라인 센스앰프임을 특징으로 하는 반도체 메모리의 데이터신호 증폭장치.
비트라인에 접속된 메모리 셀에 저장된 데이터 신호를 1차 증폭하는 제1 센스앰프;

상기 1차 증폭된 데이터 신호를 2차 증폭하는 제2 센스앰프;

상기 2차 증폭된 데이터 신호를 3차 증폭하는 제3 센스앰프; 및

상기 제2 센스앰프에 의해 2차 증폭되는 데이터 신호의 전압 레벨을 감지하고, 상기 감지된 전압 레벨이 일정 전압 레벨에 도달하면, 상기 제3 센스앰프를 구동시키기 위한 구동 신호를 상기 제3 센스앰프로 출력하는 센스앰프 동작 제어부를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터신호 증폭장치.
제5항에 있어서, 상기 센스앰프 동작 제어부는 상기 제2 센스앰프에 의해 2차 증폭되는 데이터 신호를 입력받고, 상기 구동신호를 출력하는 익스클로시브 오어 게이트(Exclusive OR Gate)임을 특징으로 하는 반도체 메모리의 데이터신호 증폭장치.
제5항에 있어서, 상기 일정 전압 레벨은 상기 제3 센스앰프의 최적 동작을 위한 입력 전압 레벨임을 특징으로 하는 반도체 메모리의 데이터신호 증폭장치.
제5항에 있어서, 상기 센스앰프 동작 제어부는

상기 제2 센스앰프에 의해 2차 증폭되는 데이터 신호를 입력받는 제1 익스클로시브 오어 게이트; 및

상기 제1 익스클로시브 오어 게이트의 출력신호 및 상기 메모리 셀에 데이터를 저장하기 위한 라이트 동작신호를 입력받아 선택적으로 상기 구동신호를 출력하는 제2 익스클로시브 오어 게이트를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터신호 증폭장치.
제5항에 있어서, 상기 제1 센스앰프는 비트라인 센스앰프이고, 상기 제2 센스앰프는 로컬 데이터라인 센스앰프이며, 상기 제3 센스앰프는 글로벌 데이터라인 센스앰프임을 특징으로 하는 반도체 메모리의 데이터신호 증폭장치.
비트라인에 접속된 메모리 셀에 저장된 데이터 신호를 1차 증폭하는 비트라인 센스앰프;

상기 메모리 셀에 저장된 데이터 신호의 리드 동작에 따른 제1 구동신호를 출력하는 구동신호 발생부;

상기 제1 구동신호에 의해 구동되어 상기 1차 증폭된 데이터 신호를 2차 증폭하는 로컬 데이터라인 센스앰프;

상기 2차 증폭된 데이터 신호를 3차 증폭하는 글로벌 데이터라인 센스앰프; 및

상기 로컬 데이터라인 센스앰프에 의해 2차 증폭되는 데이터 신호의 전압 레벨을 감지하고, 상기 감지된 전압 레벨이 일정 전압 레벨에 도달하면, 상기 글로벌데이터라인 센스앰프를 구동시키기 위한 제2 구동 신호를 상기 글로벌 데이터라인 센스앰프로 출력하는 센스앰프 동작 제어부를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터신호 증폭장치.
제10항에 있어서, 상기 센스앰프 동작 제어부는 상기 로컬 데이터라인 센스앰프에 의해 2차 증폭되는 데이터 신호를 입력받고, 상기 제2 구동신호를 출력하는 익스클로시브 오어 게이트(Exclusive OR Gate)임을 특징으로 하는 반도체 메모리의 데이터신호 증폭장치.
제10항에 있어서, 상기 센스앰프 동작 제어부는

상기 로컬 데이터라인 센스앰프에 의해 2차 증폭되는 데이터 신호를 입력받는 제1 익스클로시브 오어 게이트; 및

상기 제1 익스클로시브 오어 게이트의 출력신호 및 상기 메모리 셀에 데이터를 저장하기 위한 라이트 동작신호를 입력받아 선택적으로 상기 제2 구동신호를 출력하는 제2 익스클로시브 오어 게이트를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터신호 증폭장치.
비트라인에 접속된 메모리 셀에 저장된 데이터 신호를 1차 증폭하는 단계;

상기 1차 증폭된 데이터 신호를 2차 증폭하는 단계;

상기 2차 증폭되는 데이터 신호의 전압 레벨을 감지하고, 상기 감지된 데이터 신호의 전압 레벨이 일정 전압 레벨에 도달하는 경우 상기 2차 증폭된 데이터 신호를 3차 증폭하기 위한 제어신호를 출력하는 단계;

상기 제어신호에 따라 2차 증폭된 데이터 신호를 3차 증폭하여 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터신호 증폭 방법.