KR20100083587A - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치를 공개한다. 이 장치는 센스 증폭기 구동 신호에 응답하여 비트 라인 및 반전 비트 라인의 신호를 감지하여 증폭하는 센스 증폭기, 제1 센스 증폭기 제어 신호에 응답하여 상기 센스 증폭기 구동 신호가 전송되는 라인을 구동하는 제1 구동 신호 드라이버 및 제2 센스 증폭기 제어 신호에 응답하여 상기 센스 증폭기 구동 신호가 전송되는 라인을 구동하고, 상기 제1 구동 신호 드라이버보다 구동 능력이 큰 제2 구동 신호 드라이버를 구비하는 센스 증폭기 구동 신호 드라이버, 및 외부로부터 입력되는 명령어 중 액티브 명령에 응답하여 상기 제1 센스 증폭기 제어 신호를 활성화시키고, 상기 제1 센스 증폭기 제어 신호가 활성화되는 구간에서 상기 제2 센스 증폭기 제어 신호를 토글링시키는 제어부를 구비하는 것을 특징으로 한다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로, 메모리 셀에 저장되어 있는 데이터를 감지 증폭하는 비트 라인 센스 증폭기의 제어 방법을 개선한 반도체 메모리 장치에 관한 것이다.
디램(DRAM:dynamic random access memory) 등의 반도체 메모리 장치에서는 일반적으로, 메모리 셀(memory cell)이 억세스(access)된 후 비트라인의 커패시턴스 성분과 메모리 셀 커패시터 사이의 전하 분배(charge sharing)에 의해 비트 라인에 발생한 작은 신호의 차이를 증폭함으로써, 상기 메모리 셀의 데이터를 리드할 수 있다. 이를 위하여, 반도체 메모리 장치는 상기 비트 라인에 발생한 작은 신호의 차이를 감지 증폭하기 위한 비트라인 센스 증폭기 회로를 구비하며, 이러한 비트라인 센스 증폭기 회로는 반도체 메모리 장치의 동작에서 중요한 회로이다.
본 발명의 목적은 센스 증폭기 동작시 누설 전류를 감소시킬 수 있는 센스 증폭기를 구비하는 반도체 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 센스 증폭기 구동 신호에 응답하여 비트 라인 및 반전 비트 라인의 신호를 감지하여 증폭하는 센스 증폭기, 제1 센스 증폭기 제어 신호에 응답하여 상기 센스 증폭기 구동 신호가 전송되는 라인을 구동하는 제1 구동 신호 드라이버 및 제2 센스 증폭기 제어 신호에 응답하여 상기 센스 증폭기 구동 신호가 전송되는 라인을 구동하고, 상기 제1 구동 신호 드라이버보다 구동 능력이 큰 제2 구동 신호 드라이버를 구비하는 센스 증폭기 구동 신호 드라이버, 및 외부로부터 입력되는 명령어 중 액티브 명령에 응답하여 상기 제1 센스 증폭기 제어 신호를 활성화시키고, 상기 제1 센스 증폭기 제어 신호가 활성화되는 구간에서 상기 제2 센스 증폭기 제어 신호를 토글링시키는 제어부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 센스 증폭기 구동 신호는 PMOS 센스 증폭기 구동 신호 및 NMOS 센스 증폭기 구동 신호로 구성되고, 상기 센스 증폭기는 상기 PMOS 센스 증폭기 구동 신호에 응답하여 상기 비트 라인 또는 상기 반전 비트 라인의 로우 레벨의 신호를 감지하여 상기 반전 비트 라인 또는 상기 비트 라인의 신호를 전원 전압 레벨로 증폭하는 PMOS 센스 증폭기, 및 상기 NMOS 센스 증폭기 구동 신호에 응답하여 상기 비트 라인 또는 상기 반전 비트 라인의 하이 레벨의 신호를 감지하여 상기 반전 비트 라인 또는 상기 비트 라인의 신호를 접지 전압 레벨로 증폭하는 NMOS 센스 증폭기를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 제1 센스 증폭기 제어 신호는 제1 PMOS 센스 증폭기 제어 신호 및 제1 NMOS 센스 증폭기 제어 신호로 구성되고, 상기 제2 센스 증폭기 제어 신호는 제2 PMOS 센스 증폭기 제어 신호 및 제2 NMOS 센스 증폭기 제어 신호로 구성되고, 상기 제1 구동 신호 드라이버는 상기 제1 PMOS 센스 증폭기 제어 신호에 응답하여 상기 PMOS 센스 증폭기 구동 신호가 전송되는 라인을 구동하는 제1 PMOS 구동 신호 드라이버, 및 상기 제1 NMOS 센스 증폭기 제어 신호에 응답하여 상기 NMOS 센스 증폭기 구동 신호가 전송되는 라인을 구동하는 제 1 NMOS 구동 신호 드라이버를 구비하고, 상기 제2 구동 신호 드라이버는 상기 제2 PMOS 센스 증폭기 제어 신호에 응답하여 상기 PMOS 센스 증폭기 구동 신호가 전송되는 라인을 구동하는 제2 PMOS 구동 신호 드라이버, 및 상기 제2 NMOS 센스 증폭기 제어 신호에 응답하여 상기 NMOS 센스 증폭기 구동 신호가 전송되는 라인을 구동하는 제2 NMOS 구동 신호 드라이버를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 구동 신호 드라이버의 상기 제1 및 제2 PMOS 구동 신호 드라이버들 각각은 전원 전압과 상기 PMOS 센스 증폭기 구동 신호가 전송되는 라인 사이에 연결되고, 제1 및 제2 PMOS 센스 증폭기 제어 신호가 각각 인가되는 PMOS 트랜지스터를 구비하고, 상기 제1 및 제2 NMOS 구동 신호 드라이버들 각각은 접지 전압과 상기 NMOS 센스 증폭기 구동 신호가 전송되는 라인 사이에 연결되고, 제1 및 제2 NMOS 센스 증폭기 제어 신호가 인가되는 NMOS 트랜지스터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 제어부는 상기 액티브 명령에 응답하여 상기 제1 PMOS 센스 증폭기 제어 신호 및 상기 제1 NMOS 센스 증폭기 제어 신호들을 활성화시키고, 상기 프리차지 명령에 응답하여 상기 제1 PMOS 센스 증폭기 제어 신호 및 상기 제1 NMOS 센스 증폭기 제어 신호를 비활성화시키는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 제어부의 제1 형태는 상기 액티브 명령에 응답하여 제1 PMOS 센스 증폭기 제어 신호 및 상기 제1 NMOS 센스 증폭기 제어 신호가 활성화된 이후에 소정의 시간이 지연된 시점부터 제1 시간동안 상기 제2 PMOS 센스 증폭기 제어 신호 및 상기 제2 NMOS 센스 증폭기 제어 신호를 활성화시키는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 제어부의 제2 형태는 상기 외부로부터 입력되는 명령어 중 리드 명령 또는 라이트 명령에 응답하여 제2 시간동안 상기 제2 PMOS 센스 증폭기 제어 신호 및 상기 제2 NMOS 센스 증폭기 제어 신호를 활성화시키는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 제어부의 제2 형태는 상기 리드 명령 또는 라이트 명령에 응답하여 상기 제2 PMOS 센스 증폭 기 제어 신호 및 상기 제2 NMOS 센스 증폭기 제어 신호를 활성화시키고, 버스트 동작이 끝나면 상기 제2 PMOS 센스 증폭기 제어 신호 및 상기 제2 NMOS 센스 증폭기 제어 신호를 비활성화시키는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 제어부의 제3 형태는 상기 프리차지 명령에 응답하여 제3 시간동안 상기 제2 PMOS 센스 증폭기 제어 신호 및 상기 제2 NMOS 센스 증폭기 제어 신호를 활성화시키는 것을 특징으로 한다.
따라서, 본 발명의 반도체 메모리 장치는 복수개의 구동 신호 드라이버 중 구동 능력이 큰 구동 신호 드라이버는 소정 시간 동안만 동작시킴으로써, 센스 증폭기 동작시 발생할 수 있는 누설 전류를 감소시킬 수 있다.
이하, 첨부된 도면을 참고로 하여 본 발명의 반도체 메모리 장치를 설명하면 다음과 같다.
도 1은 본 발명의 반도체 메모리 장치의 센스 증폭기 및 센스 증폭기 구동 신호 드라이버의 일실시예의 구성을 나타내는 것으로, PMOS 센스 증폭기 구동 신호 드라이버(10), NMOS 센스 증폭기 구동 신호 드라이버(20), PMOS 센스 증폭기(30), 및 NMOS 센스 증폭기(40)로 구성되어 있다. 도 1에서 BL은 비트 라인을, BLB는 반전 비트 라인을, LAPG1은 제1 PMOS 센스 증폭기 제어 신호를, LAPG2는 제2 PMOS 센스 증폭기 제어 신호를, LANG1은 제1 NMOS 센스 증폭기 제어 신호를, LANG2는 제2 센스 증폭기 제어 신호를, LA는 PMOS 센스 증폭기 구동 신호를, LAB는 NMOS 센스 증폭기 구동 신호를, VINTA는 전원 전압을, VSSA는 접지 전압을 각각 나타낸다. 도시하지는 않았지만, 메모리 셀들은 비트 라인(BL) 및 반전 비트 라인(BLB)과 직교하는 방향으로 배치된 워드 라인들(미도시)과 상기 비트 라인(BL) 및 반전 비트 라인(BLB) 각각의 사이에 연결된다.
도 1에 나타낸 블럭들 각각의 기능을 설명하면 다음과 같다.
구동 신호 드라이버들(10, 20)은 제어 신호들(LAPG1, LAPG2, LANG1, LANG2)에 응답하여 구동 신호들(LA, LAB)이 출력되는 신호 라인을 구동한다.
PMOS 센스 증폭기 구동 신호 드라이버(10)는 제1 PMOS 센스 증폭기 제어 신호(LAPG1) 및 제2 PMOS 센스 증폭기 제어 신호(LAPG2)에 응답하여 PMOS 센스 증폭기 구동 신호(LA)가 전송되는 신호 라인을 구동한다. 즉, PMOS 센스 증폭기 구동 신호 드라이버(10)는 제1 PMOS 센스 증폭기 제어 신호(LAPG1) 및 제2 PMOS 센스 증폭기 제어 신호(LAPG2)에 응답하여 전원 전압(VINTA) 레벨의 PMOS 센스 증폭기 구동 신호(LA)를 출력하도록 구성될 수 있다.
PMOS 센스 증폭기 구동 신호 드라이버(10)는 전원 전압(VINTA)과 PMOS 센스 증폭기 구동 신호(LA)가 전송되는 신호 라인 사이에 연결된 제1 PMOS 구동 신호 드라이버(P1) 및 제2 PMOS 구동 신호 드라이버(P2)로 구성되며, 제2 PMOS 구동 신호 드라이버(P2)는 상기 제1 PMOS 구동 신호 드라이버(P1)보다 큰 구동 능력을 가지도록 구성될 수 있다. 제1 PMOS 구동 신호 드라이버(P1)는 액티브 명령이 인가된 이후부터 프리차지 명령이 인가될 때까지 소정의 기간동안 동작하고, 제2 PMOS 구동 신호 드라이버(P2)는 액티브 명령, 리드 명령(또는 라이트 명령), 및/또는 프리차지 명령에 응답하여 상기 소정의 기간 중 일부의 기간 동안만 동작한다.
도 1에 도시한 바와 같이, 상기 제1 PMOS 구동 신호 드라이버(P1) 및 상기 제2 PMOS 구동 신호 드라이버(P2)들 각각은 PMOS 트랜지스터로 구성될 수 있으며, 이 경우, 제2 PMOS 구동 신호 드라이버(P2)를 구성하는 PMOS 트랜지스터의 폭(width)은 제1 PMOS 구동 신호 드라이버(P1)를 구성하는 PMOS 트랜지스터의 폭(width)보다 훨씬 크게 설계되거나, 제2 PMOS 구동 신호 드라이버(P2)를 구성하는 PMOS 트랜지스터의 게이트 산화막의 두께(tox)가 제1 PMOS 구동 신호 드라이버(P1)를 구성하는 PMOS 트랜지스터의 게이트 산화막의 두께(tox)보다 훨씬 작게 설계될 수도 있다.
NMOS 센스 증폭기 구동 신호 드라이버(20)는 제1 NMOS 센스 증폭기 제어 신호(LANG1) 및 제2 NMOS 센스 증폭기 제어 신호(LANG2)에 응답하여 NMOS 센스 증폭기 구동 신호(LAB)가 전송되는 신호 라인을 구동한다. 즉, NMOS 센스 증폭기 구동 신호 드라이버(20)는 제1 NMOS 센스 증폭기 제어 신호(LANG1) 및 제2 NMOS 센스 증폭기 제어 신호(LANG2)에 응답하여 접지 전압(VSSA) 레벨의 NMOS 센스 증폭기 구동 신호(LAB)를 출력하도록 구성될 수 있다.
NMOS 구동 신호 드라이버(20)는 접지 전압(VSSA)과 NMOS 센스 증폭기 구동 신호(LAB)가 전송되는 신호 라인 사이에 연결된 제1 NMOS 구동 신호 드라이버(N1) 및 제2 NMOS 구동 신호 드라이버(N2)로 구성되며, 상기 제2 NMOS 구동 신호 드라이버(N2)는 상기 제1 NMOS 구동 신호 드라이버(N1)보다 큰 구동 능력을 가지도록 구 성될 수 있다. 제1 NMOS 구동 신호 드라이버(N1)는 액티브 명령이 인가된 이후부터 프리차지 명령이 인가될 때까지 소정의 기간동안 동작하고, 제2 NMOS 구동 신호 드라이버(N2)는 액티브 명령, 리드/라이트 명령, 및/또는 프리차지 명령에 응답하여 상기 소정의 기간 중 일부의 기간 동안만 동작한다.
도 1에 도시한 바와 같이, 상기 제1 NMOS 구동 신호 드라이버(N1) 및 상기 제2 NMOS 구동 신호 드라이버(N2)들 각각은 NMOS 트랜지스터로 구성될 수 있으며, 이 경우, 제2 NMOS 구동 신호 드라이버(N2)를 구성하는 NMOS 트랜지스터의 폭(width)은 제1 NMOS 구동 신호 드라이버(N1)를 구성하는 NMOS 트랜지스터의 폭(width)보다 훨씬 크게 설계되거나, 제2 NMOS 구동 신호 드라이버(N2)를 구성하는 NMOS 트랜지스터의 게이트 산화막의 두께(tox)가 제1 NMOS 구동 신호 드라이버(N1)를 구성하는 NMOS 트랜지스터의 게이트 산화막의 두께(tox)보다 훨씬 작게 설계될 수도 있다.
PMOS 센스 증폭기(30) 및 NMOS 센스 증폭기(40)로 구성된 센스 증폭기는 PMOS 센스 증폭기 구동 신호(LA) 및 NMOS 센스 증폭기 구동 신호(LAB)에 응답하여 비트 라인(BL) 및 반전 비트 라인(BLB)의 신호를 감지하여 증폭한다.
PMOS 센스 증폭기(30)는 전원 전압(VINTA) 레벨의 PMOS 센스 증폭기 구동 신호(LA)가 인가되면 비트 라인(BL) 또는 반전 비트 라인(BLB)의 로우 레벨의 신호를 감지하여 반전 비트 라인(BLB) 또는 비트 라인(BL)의 전압을 전원 전압(VINTA) 레벨로 증폭한다.
NMOS 센스 증폭기(40)는 접지 전압(VSSA) 레벨의 NMOS 센스 증폭기 구동 신 호(LAB)가 인가되면 비트 라인(BL) 또는 반전 비트 라인(BLB)의 하이 레벨의 신호를 감지하여 반전 비트 라인(BLB) 또는 비트 라인(BL)의 전압을 접지 전압(VSSA) 레벨로 증폭한다.
도 2는 도 1에 나타낸 본 발명의 반도체 메모리 장치의 센스 증폭기 및 센스 증폭기 구동 신호 드라이버의 동작을 설명하기 위한 동작 타이밍도를 나타낸 것으로서, 도 2에서 ACT는 액티브 명령을, RD는 리드 명령을, PRE는 프리차지 명령을, BL/BLB는 비트 라인 및 반전 비트 라인의 전압을, LAPG1은 제1 PMOS 센스 증폭기 제어 신호를, LAPG2는 제2 PMOS 센스 증폭기 제어 신호를, LANG1은 제1 NMOS 센스 증폭기 제어 신호를, LANG2는 제2 센스 증폭기 제어 신호를 각각 나타낸다.
도 2를 참고하여 본 발명의 반도체 메모리 장치의 센스 증폭기의 동작을 설명하면 다음과 같다.
제1 PMOS 센스 증폭기 제어 신호(LAPG1)는 액티브 명령(ACT)에 응답하여 하이 레벨로 활성화되고, 프리차지 명령(PRE)에 응답하여 로우 레벨로 비활성화된다. 또한, 제1 NMOS 센스 증폭기 제어 신호(LANG1)는 액티브 명령(ACT)에 응답하여 로우 레벨로 활성화되고, 프리차지 명령(PRE)에 응답하여 하이 레벨로 비활성화된다.
즉, 제1 PMOS 센스 증폭기 제어 신호(LAPG1) 및 제1 NMOS 센스 증폭기 제어 신호(LANG1) 각각은 액티브 명령이 인가되면 메모리 셀과 비트 라인(BL) 또는 반전 비트 라인(BLB) 사이의 전하 공유 동작에 필요한 소정의 시간이 경과한 후에 하이 레벨 및 로우 레벨로 활성화되고, 프리차지 명령이 인가되면 메모리 셀에 데이터를 리스토어하기 위한 데이터 리스토어 동작에 필요한 소정의 시간이 경과한 후에 로 우 레벨 및 하이 레벨로 비활성화된다.
제2 PMOS 센스 증폭기 제어 신호(LAPG2)는 액티브 명령(ACT)에 응답하여 소정 시간동안 하이 레벨로 활성화되고, 리드 명령(RD)에 응답하여 소정 시간동안 하이 레벨로 활성화되고, 프리차지 명령(PRE)에 응답하여 소정 시간동안 하이 레벨로 활성화된다. 또한, 제2 NMOS 센스 증폭기 제어 신호(LANG2)는 액티브 명령(ACT)에 응답하여 소정 시간동안 로우 레벨로 활성화되고, 리드 명령(RD)에 응답하여 소정 시간동안 로우 레벨로 활성화되고, 프리차지 명령(PRE)에 응답하여 소정 시간동안 로우 레벨로 활성화된다.
즉, 제2 PMOS 센스 증폭기 제어 신호(LAPG2) 및 제2 NMOS 센스 증폭기 제어 신호(LANG2) 각각은 액티브 명령이 인가되면 메모리 셀과 비트 라인(BL) 또는 반전 비트 라인(BLB) 사이의 전하 공유 동작에 필요한 소정의 시간이 경과한 후에 비트 라인(BL) 및 반전 비트 라인(BLB)의 전압을 충분히 증폭할 소정의 시간(t2) 동안 하이 레벨 및 로우 레벨로 활성화된다. 이 때, 제2 PMOS 센스 증폭기 제어 신호(LAPG2) 및 제2 NMOS 센스 증폭기 제어 신호(LANG2)는 센싱 동작시 발생될 수 있는 노이즈의 영향을 감소시키기 위해 제1 PMOS 센스 증폭기 제어 신호(LAPG1) 및 제1 NMOS 센스 증폭기 제어 신호(LANG1)가 액티브 명령이 인가된 후 활성화된 후 소정의 시간(t1)이 경과한 후에 활성화될 수 있다.
또한, 제2 PMOS 센스 증폭기 제어 신호(LAPG2) 및 제2 NMOS 센스 증폭기 제어 신호(LANG2) 각각은 리드 명령(RD)이 인가되면 메모리 셀의 데이터를 리드하는 동작을 완료하는데 필요한 소정의 시간(t3) 동안 하이 레벨 및 로우 레벨로 활성화 된다. 이 때, 제2 PMOS 센스 증폭기 제어 신호(LAPG2) 및 제2 NMOS 센스 증폭기 제어 신호(LANG2) 각각은 리드 명령(RD)에 응답하여 활성화되고, 버스트 동작을 나타내는 신호(미도시)에 응답하여 버스트 동작이 완료되면 비활성화되도록 제어될 수 있다.
또한, 제2 PMOS 센스 증폭기 제어 신호(LAPG2) 및 제2 NMOS 센스 증폭기 제어 신호(LANG2) 각각은 프리차지 명령(PRE)이 인가되면 메모리 셀에 데이터를 리스토어하는 데이터 리스토어 동작에 필요한 소정의 시간(t4) 동안 하이 레벨 및 로우 레벨로 활성화된다.
즉, 본 발명의 반도체 메모리 장치의 센스 증폭기 및 센스 증폭기 구동 신호 드라이버는, 도 2에 나타낸 바와 같이, 제1 PMOS 구동 신호 드라이버(P1) 및 제1 NMOS 구동 신호 드라이버(N1)와 제2 PMOS 구동 신호 드라이버(P2) 및 제2 NMOS 구동 신호 드라이버(N2)가 서로 다르게 동작한다.
즉, 액티브 명령(ACT)이 인가되면 먼저 제1 PMOS 센스 증폭기 제어 신호(LAPG1) 및 제1 NMOS 센스 증폭기 제어 신호(LANG1)가 활성화되어 제1 PMOS 구동 신호 드라이버(P1) 및 제1 NMOS 구동 신호 드라이버(N1)가 동작한다. 제1 PMOS 센스 증폭기 제어 신호(LAPG1) 및 제1 NMOS 센스 증폭기 제어 신호(LANG1)는 프리차지 명령(PRE)이 인가되고 소정의 시간이 경과할 때까지 활성화 상태를 유지하며, 따라서 제1 PMOS 구동 신호 드라이버(P1) 및 제1 NMOS 구동 신호 드라이버(N1)도 프리차지 명령(PRE)이 인가되고 소정의 시간이 경과할 때까지 동작한다.
액티브 명령(ACT)이 인가되고, 제1 PMOS 센스 증폭기 제어 신호(LAPG1) 및 제1 NMOS 센스 증폭기 제어 신호(LANG1)가 활성화된 후 소정의 시간(t1)이 경과하면 제2 PMOS 센스 증폭기 제어 신호(LAPG2) 및 제2 NMOS 센스 증폭기 제어 신호(LANG2)가 소정의 시간(t2) 동안 활성화되어 제2 PMOS 구동 신호 드라이버(P2) 및 제2 NMOS 구동 신호 드라이버(N2)가 동작한다. 소정의 시간(t2)이 경과하면 제2 PMOS 센스 증폭기 제어 신호(LAPG2) 및 제2 NMOS 센스 증폭기 제어 신호(LANG2)는 비활성화되고, 따라서, 제2 PMOS 구동 신호 드라이버(P2) 및 제2 NMOS 구동 신호 드라이버(N2)는 동작하지 않는다.
이후, 리드 명령(RD)이 인가되면 제2 PMOS 센스 증폭기 제어 신호(LAPG2) 및 제2 NMOS 센스 증폭기 제어 신호(LANG2)가 소정의 시간(t3) 동안 활성화되어 제2 PMOS 구동 신호 드라이버(P2) 및 제2 NMOS 구동 신호 드라이버(N2)가 동작한다. 소정의 시간(t3)이 경과하면 제2 PMOS 센스 증폭기 제어 신호(LAPG2) 및 제2 NMOS 센스 증폭기 제어 신호(LANG2)는 비활성화되고, 따라서, 제2 PMOS 구동 신호 드라이버(P2) 및 제2 NMOS 구동 신호 드라이버(N2)는 동작하지 않는다. 상술한 바와 같이, 소정의 시간(t3)은 버스트 길이(burst length)에 의해 결정될 수 있다. 즉, 제2 PMOS 센스 증폭기 제어 신호(LAPG2) 및 제2 NMOS 센스 증폭기 제어 신호(LANG2)는 리드 명령(RD)에 응답하여 활성화되고, 버스트 동작이 끝나면 비활성화 되도록 구성될 수 있다.
이후에, 프리차지 명령(PRE)이 인가되면 제2 PMOS 센스 증폭기 제어 신호(LAPG2) 및 제2 NMOS 센스 증폭기 제어 신호(LANG2)가 소정의 시간(t4) 동안 활성화되어 제2 PMOS 구동 신호 드라이버(P2) 및 제2 NMOS 구동 신호 드라이버(N2)가 동작한다. 소정의 시간(t4)이 경과하면 제1 및 제2 PMOS 센스 증폭기 제어 신호(LAPG1, LAPG2)와 제1 및 제2 NMOS 센스 증폭기 제어 신호(LANG1, LANG2)는 모두 비활성화되고, 따라서, 제1 및 제2 PMOS 구동 신호 드라이버(P1, P2)와 제1 및 제2 NMOS 구동 신호 드라이버(N1, N2)는 동작하지 않는다.
도 2에서는 리드 명령(RD)이 인가되면 제2 PMOS 센스 증폭기 제어 신호(LAPG2) 및 제2 NMOS 센스 증폭기 제어 신호(LANG2)가 소정 시간(t3) 동안 활성화 되는 경우를 예시하였으나, 제2 PMOS 센스 증폭기 제어 신호(LAPG2) 및 제2 NMOS 센스 증폭기 제어 신호(LANG2)는 라이트 명령이 인가되면 소정 시간(t3) 동안 활성화 되도록 구성될 수도 있으며, 이 경우, 제2 PMOS 구동 신호 드라이버(P2) 및 제2 NMOS 구동 신호 드라이버(N2)는 라이트 명령이 인가된 경우에도 소정 시간(t3) 동안 동작하게 된다.
도 3은 본 발명의 반도체 메모리 장치의 일실시예를 나타낸 것으로서, 메모리 셀 어레이(100) 및 제어부(200)로 구성되어 있으며, 메모리 셀 어레이(100)는 접합 영역(CJ), 센싱 영역(SA), 서브 워드 라인 드라이브 영역(SWD), 및 서브 메모리 셀 어레이 영역(SMCA)으로 구성되어 있다.
도 3에 나타낸 본 발명의 반도체 메모리 장치의 메모리 셀 어레이(100)는 접합 영역(CJ), 서브 워드 라인 드라이버 영역(SWD), 센싱 영역(SA), 및 서브 메모리 셀 어레이 영역(SMCA)으로 구성된 블록이 가로 방향과 세로 방향으로 반복적으로 배치된다. 그리고, 센싱 영역(SA)에는 비트 라인 프리차지 회로(미도시), NMOS 센스 증폭기와 PMOS 센스 증폭기로 구성된 센스 증폭기(미도시)등이 배치되고, 서브 워드 라인 드라이버 영역(SWD)에는 서브 워드 라인 드라이버들(미도시)이 배치되고, 접합 영역(CJ)에는 서브 워드 라인 드라이버를 제어하기 위한 제어신호 발생회로(미도시) 및 비트 라인 프리차지 회로(미도시)와 센스 증폭기(미도시)를 제어하는 구동 신호 라인을 구동하는 구동 신호 드라이버(미도시)가 배치된다.
도 3에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
메모리 셀 어레이 영역(100)의 서브 메모리 셀 어레이 영역(SMCA)은 워드 라인들(미도시)과 상기 워드 라인들과 직교하는 방향으로 배치된 비트 라인들(미도시) 각각의 사이에 연결된 메모리 셀(미도시)을 구비하고, 선택된 메모리 셀로/로부터 데이터를 라이트/리드 한다.
메모리 셀 어레이 영역(100)의 서브 워드 라인 드라이브 영역(SWD)은 서브 메모리 셀 어레이 영역(SMCA)의 상기 워드 라인 방향의 일측에 배치되고, 서브 워드 라인 드라이브 영역(SWD)의 서브 워드 라인 드라이버는 접합 영역(CJ)에 배치된 제어신호 발생회로(미도시)의 출력 신호 및 제어부(200)로부터 메인 워드 라인(미도시)으로 전송되는 신호를 조합하여 워드 라인을 선택하여 구동한다.
센싱 영역(SA)은 서브 메모리 셀 어레이 영역(SMCA)의 상기 비트 라인 방향의 일측에 배치되고, 센싱 영역(SA)의 비트 라인 프리차지 회로(미도시)는 비트 라인을 프리차지하고, 센싱 영역(SA)의 센스 증폭기(미도시)는 비트 라인의 데이터를 감지하여 증폭한다.
접합 영역(CJ)은 서브 워드 라인 드라이브 영역(SWD)과 센싱 영역(SA)의 교차점에 배치되고, 접합 영역(CJ)의 구동 신호 드라이버(미도시)는 제어부(200)에서 출력되는 제어 신호에 응답하여 비트 라인 프리차지 회로 및 센스 증폭기를 구동하기 위한 구동 신호 라인을 구동한다.
예를 들면, 도 1에 나타낸 PMOS 센스 증폭기 구동 신호 드라이버(10) 및 NMOS 센스 증폭기 구동 신호 드라이버(20)는 접합 영역(CJ)에 배치될 수 있으며, PMOS 센스 증폭기(30) 및 NMOS 센스 증폭기(40)는 센싱 영역(SA)에 배치될 수 있다. 이 경우, 접합 영역(CJ)에 배치된 PMOS 센스 증폭기 구동 신호 드라이버(10) 및 NMOS 센스 증폭기 구동 신호 드라이버(20)는 제어부(200)로부터 출력되는 제1 및 제2 PMOS 센스 증폭기 제어 신호(LAPG1, LAPG2)와 제1 및 제2 NMOS 센스 증폭기 제어 신호(LANG1, LANG2)에 응답하여 PMOS 센스 증폭기 구동 신호(LA) 및 NMOS 센스 증폭기 구동 신호(LAB)가 전송되는 신호 라인을 구동하도록 구성될 수 있다.
제어부(200)는 외부로부터 입력되는 명령어, 예를 들면, 액티브 명령(ACT), 라이트/리드 명령(WR), 및 프리차지 명령(PRE)에 응답하여 도 2에 나타낸 동작 타이밍도와 동일하게 제1 및 제2 PMOS 센스 증폭기 제어 신호(LAPG1, LAPG2)와 제1 및 제2 NMOS 센스 증폭기 제어 신호(LANG1, LANG2)를 출력하도록 구성될 수 있다. 이 경우, 제어부(200)는 외부로부터 입력되는 어드레스(ADD) 신호를 디코딩하여 복수개의 제1 및 제2 PMOS 센스 증폭기 제어 신호(LAPG1, LAPG2)들와 제1 및 제2 NMOS 센스 증폭기 제어 신호(LANG1, LANG2)들 중 선택된 제어 신호들만 도 2에 나타낸 동작 타이밍도와 동일하게 활성화 시키도록 구성될 수도 있다.
즉, 제어부(200)는 외부로부터 입력되는 명령어 중 액티브 명령(ACT)에 응답하여 제1 PMOS 센스 증폭기 제어 신호(LAPG1) 및 제1 NMOS 센스 증폭기 제어 신 호(LANG1)를 활성화시키고, 제1 PMOS 센스 증폭기 제어 신호(LAPG1) 및 제1 NMOS 센스 증폭기 제어 신호(LANG1)가 활성화된 구간에서 도 2에 나타낸 바와 같이 토글링하는 제2 PMOS 센스 증폭기 제어 신호(LAPG2) 및 제2 NMOS 센스 증폭기 제어 신호(LANG2)를 출력하도록 구성될 수 있다. 따라서, 제어부(200)는 제1 및 제2 PMOS 센스 증폭기 제어 신호(LAPG1, LAPG2)와 제1 및 제2 NMOS 센스 증폭기 제어 신호(LANG1, LANG2)를 도 2에 나타낸 바와 같이 출력함으로써 PMOS 구동 신호 드라이버(10) 및 NMOS 구동 신호 드라이버(20)의 동작을 제어하여 센스 증폭기(30, 40)의 동작을 제어한다.
도시하지는 않았지만, 제어부(200)는 프리차지 명령(PRE)에 응답하여 센싱 영역(SA)의 비트 라인 프리차지 회로를 구동하기 위한 제어 신호를 출력하도록 구성될 수도 있으며, 메인 워드 라인을 구동하여 서브 워드 라인 드라이브 영역(SWD)의 서브 워드 라인 드라이버가 워드 라인을 선택하여 구동하도록 제어할 수도 있다.
상기에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 반도체 메모리 장치의 센스 증폭기 및 구동 신호 드라이버의 실시예의 구성을 나타내는 것이다.
도 2는 도 1에 나타낸 본 발명의 반도체 메모리 장치의 센스 증폭기 및 구동 신호 드라이버의 실시예의 동작을 설명하기 위한 동작 타이밍도이다.
도 3은 본 발명의 반도체 메모리 장치의 실시예의 구성을 나타내는 것이다.

Claims (10)

  1. 센스 증폭기 구동 신호에 응답하여 비트 라인 및 반전 비트 라인의 신호를 감지하여 증폭하는 센스 증폭기;
    제1 센스 증폭기 제어 신호에 응답하여 상기 센스 증폭기 구동 신호가 전송되는 라인을 구동하는 제1 구동 신호 드라이버 및 제2 센스 증폭기 제어 신호에 응답하여 상기 센스 증폭기 구동 신호가 전송되는 라인을 구동하고, 상기 제1 구동 신호 드라이버보다 구동 능력이 큰 제2 구동 신호 드라이버를 구비하는 센스 증폭기 구동 신호 드라이버; 및
    외부로부터 입력되는 명령어 중 액티브 명령에 응답하여 상기 제1 센스 증폭기 제어 신호를 활성화시키고, 상기 제1 센스 증폭기 제어 신호가 활성화되는 구간에서 상기 제2 센스 증폭기 제어 신호를 토글링시키는 제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 센스 증폭기 구동 신호는 PMOS 센스 증폭기 구동 신호 및 NMOS 센스 증폭기 구동 신호로 구성되고,
    상기 센스 증폭기는
    상기 PMOS 센스 증폭기 구동 신호에 응답하여 상기 비트 라인 또는 상기 반전 비트 라인의 로우 레벨의 신호를 감지하여 상기 반전 비트 라인 또는 상기 비트 라인의 신호를 전원 전압 레벨로 증폭하는 PMOS 센스 증폭기; 및
    상기 NMOS 센스 증폭기 구동 신호에 응답하여 상기 비트 라인 또는 상기 반전 비트 라인의 하이 레벨의 신호를 감지하여 상기 반전 비트 라인 또는 상기 비트 라인의 신호를 접지 전압 레벨로 증폭하는 NMOS 센스 증폭기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 제1 센스 증폭기 제어 신호는 제1 PMOS 센스 증폭기 제어 신호 및 제1 NMOS 센스 증폭기 제어 신호로 구성되고, 상기 제2 센스 증폭기 제어 신호는 제2 PMOS 센스 증폭기 제어 신호 및 제2 NMOS 센스 증폭기 제어 신호로 구성되고,
    상기 제1 구동 신호 드라이버는
    상기 제1 PMOS 센스 증폭기 제어 신호에 응답하여 상기 PMOS 센스 증폭기 구동 신호가 전송되는 라인을 구동하는 제1 PMOS 구동 신호 드라이버; 및
    상기 제1 NMOS 센스 증폭기 제어 신호에 응답하여 상기 NMOS 센스 증폭기 구동 신호가 전송되는 라인을 구동하는 제 1 NMOS 구동 신호 드라이버를 구비하고,
    상기 제2 구동 신호 드라이버는
    상기 제2 PMOS 센스 증폭기 제어 신호에 응답하여 상기 PMOS 센스 증폭기 구동 신호가 전송되는 라인을 구동하는 제2 PMOS 구동 신호 드라이버; 및
    상기 제2 NMOS 센스 증폭기 제어 신호에 응답하여 상기 NMOS 센스 증폭기 구동 신호가 전송되는 라인을 구동하는 제2 NMOS 구동 신호 드라이버를 구비하는 것 을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 제1 및 제2 PMOS 구동 신호 드라이버들 각각은
    전원 전압과 상기 PMOS 센스 증폭기 구동 신호가 전송되는 라인 사이에 연결되고, 제1 및 제2 PMOS 센스 증폭기 제어 신호가 각각 인가되는 PMOS 트랜지스터를 구비하고,
    상기 제1 및 제2 NMOS 구동 신호 드라이버들 각각은
    접지 전압과 상기 NMOS 센스 증폭기 구동 신호가 전송되는 라인 사이에 연결되고, 제1 및 제2 NMOS 센스 증폭기 제어 신호가 인가되는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제3항에 있어서, 상기 제어부는
    상기 액티브 명령에 응답하여 상기 제1 PMOS 센스 증폭기 제어 신호 및 상기 제1 NMOS 센스 증폭기 제어 신호들을 활성화시키고, 상기 프리차지 명령에 응답하여 상기 제1 PMOS 센스 증폭기 제어 신호 및 상기 제1 NMOS 센스 증폭기 제어 신호를 비활성화시키는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 제어부는
    상기 액티브 명령에 응답하여 제1 PMOS 센스 증폭기 제어 신호 및 상기 제1 NMOS 센스 증폭기 제어 신호가 활성화된 이후에 소정의 시간이 지연된 시점부터 제 1 시간동안 상기 제2 PMOS 센스 증폭기 제어 신호 및 상기 제2 NMOS 센스 증폭기 제어 신호를 활성화시키는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제5항에 있어서, 상기 제어부는
    상기 외부로부터 입력되는 명령어 중 리드 명령 또는 라이트 명령에 응답하여 제1 시간동안 상기 제2 PMOS 센스 증폭기 제어 신호 및 상기 제2 NMOS 센스 증폭기 제어 신호를 활성화시키는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 제어부는
    상기 리드 명령 또는 라이트 명령에 응답하여 상기 제2 PMOS 센스 증폭기 제어 신호 및 상기 제2 NMOS 센스 증폭기 제어 신호를 활성화시키고, 버스트 동작이 끝나면 상기 제2 PMOS 센스 증폭기 제어 신호 및 상기 제2 NMOS 센스 증폭기 제어 신호를 비활성화시키는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제5항에 있어서, 상기 제어부는
    상기 프리차지 명령에 응답하여 제1 시간동안 상기 제2 PMOS 센스 증폭기 제어 신호 및 상기 제2 NMOS 센스 증폭기 제어 신호를 활성화시키는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제6항에 있어서, 상기 제어부는
    상기 명령어 중 리드 명령 또는 라이트 명령에 응답하여 제2 시간동안 상기 제2 PMOS 센스 증폭기 제어 신호 및 상기 제2 NMOS 센스 증폭기 제어 신호를 활성화시키고,
    상기 프리차지 명령에 응답하여 제3 시간동안 상기 제2 PMOS 센스 증폭기 제어 신호 및 상기 제2 NMOS 센스 증폭기 제어 신호를 활성화시키는 것을 특징으로 하는 반도체 메모리 장치.
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